KR20060062605A - 표시 패널 및 이의 검사 방법 - Google Patents

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Abstract

비쥬얼 검사가 용이한 표시 패널 및 이의 검사 방법이 개시된다. 홀수번째 게이트 라인에 게이트신호를 출력하는 제1 쉬프트레지스터와 짝수번째 게이트 라인에 게이트신호를 출력하는 제2 쉬프트레지스터를 포함한다. 제1 게이트 검사부는 제1 쉬프트레지스터의 제어신호 입력단과 연결된 제1 패드와 제1 쉬프트레지스터의 게이트전압이 입력단과 연결된 제2 패드를 포함한다. 제2 게이트 검사부는 제2 쉬프트레지스터에 제어신호 입력단과 연결된 제3 패드와 제2 쉬프트레지스터의 게이트전압 입력단과 연결된 제4 패드를 포함한다. 이에 따라, 홀수번째 게이트 라인에 연결된 제1 화소부들과 짝수번째 게이트 라인에 연결된 제2 화소부들에 각각 표시되는 테스트 영상으로 비쥬얼 검사를 용이하게 할 수 있다.
비쥬얼 검사, 쉬프트레지스터, 2G

Description

표시 패널 및 이의 검사 방법{DISPLAY PANEL AND METHOD OF TESTING}
도 1은 본 발명의 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1에 도시된 제1 및 제2 쉬프트 레지스터에 대한 상세한 블록도이다.
도 3은 도 2의 N번째 스테이지에 대한 상세한 회로도이다.
도 4a 및 도 4b는 홀수번째 게이트 라인에 연결된 화소들에 대한 비쥬얼 검사 공정을 설명하기 위한 개념도들이다.
도 5a 및 도 5b는 짝수번째 게이트 라인에 연결된 화소들에 대한 비쥬얼 검사 공정을 설명하기 위한 개념도들이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 어레이기판 120 : 칼라필터기판
130 : 제1 쉬프트레지스터 140 : 제2 쉬프트레지스터
131,135 : 제1 게이트검사부 141,145 : 제2 게이트검사부
본 발명은 표시 패널 및 이의 검사 방법에 관한 것으로, 보다 상세하게는 비 쥬얼 검사가 용이한 표시 패널 및 이의 검사 방법에 관한 것이다.
일반적인 액정표시장치의 기본 화소 구조는 한 개의 데이터 라인과, 한 개의 게이트 라인과 연결된 스위칭 소자와 상기 스위칭 소자에 연결된 화소 전극에 의해 정의된다.
최근 데이터 라인의 수를 1/2로 줄이고, 게이트 라인의 수를 2배로 증가시켜, 데이터 구동 칩의 개수를 줄이기 위한 화소 구조(이하, '듀얼 게이트 구조' 라 함)가 개발되고 있다.
구체적으로 상기 듀얼 게이트 구조는 데이터 라인이 배열된 방향으로 인접한 두 개의 화소들로 설명될 수 있다. 제1 화소는 임의의 데이터 라인과 홀수번째 게이트 라인에 연결된 제1 스위칭 소자를 포함하고, 제2 화소는 임의의 데이터 라인과 짝수번째 게이트 라인에 연결된 제2 스위칭 소자를 포함한다.
상기 듀얼 게이트 구조를 갖는 표시 패널에 대한 비쥬얼 검사 공정은 일반적으로 기존 화소 구조를 갖는 표시 패널에 적용된 1G1D 방식으로 진행되고 있다. 상기 1G1D 방식은 표시 패널에 형성된 복수의 데이터 라인들을 하나로 묶어 하나의 테스트 데이터신호를 인가하고, 상기 표시 패널에 형성된 복수의 게이트 라인들을 하나로 묶어 하나의 테스트 게이트신호를 인가하여 비쥬얼 검사를 수행하는 방식이다.
이에 본 발명의 목적은 비쥬얼 검사를 용이하게 하기 위한 검사패드를 갖는 표시 패널을 제공하는 것이다.
상기 본 발명의 다른 목적은 상기 표시 패널의 검사 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 패널은 복수의 데이터 라인들과 복수의 게이트 라인들이 형성되고, 임의의 데이터 라인과 홀수번째 게이트 라인들에 연결된 제1 화소부들와, 상기 임의의 데이터 라인과 짝수번째 게이트 라인에 연결된 제2 화소부들가 형성된다.
상기 표시 패널의 제1 주변영역에는 상기 홀수번째 게이트 라인들에 게이트 신호를 출력하는 제1 쉬프트레지스터가 형성되고, 제2 주변영역에는 상기 짝수번째 게이트 라인들에 게이트 신호를 출력하는 제2 쉬프트레지스터가 형성된다.
상기 표시 패널은 제1 게이트 검사부와 제2 게이트 검사부를 포함한다. 상기 게이트 검사부는 상기 제1 쉬프트레지스터의 제어신호 입력단과 연결된 제1 패드와 상기 제1 쉬프트레지스터의 게이트전압이 입력단과 연결된 제2 패드를 포함한다. 상기 제2 게이트 검사부는 제2 쉬프트레지스터에 제어신호 입력단과 연결된 제3 패드와 상기 제2 쉬프트레지스터의 게이트전압 입력단과 연결된 제4 패드를 포함한다.
바람직하게 상기 제1 화소부들은 제1 사선방향으로 배치되고, 상기 제2 화소부들은 상기 제1 사선방향과 교차하는 제2 사선 방향으로 배치된다.
또한, 상기 표시 패널은 상기 복수의 데이터 라인들을 하나로 연결하여 테스트 데이터 전압을 인가하는 데이터 패드를 포함한다.
예컨대, 상기 제1 화소부들의 동작상태를 검사할 경우, 상기 제1 패드 및 제2 패드에 테스트 전압을 인가하고, 상기 제3 패드는 오픈시키고 상기 제4 패드에는 접지 전압을 인가하고, 상기 데이터 패드에 테스트 데이터 전압을 인가한다.
상기 제2 화소부들의 동작상태를 검사할 경우, 상기 제3 패드 및 제4 패드에 테스트 전압을 인가하고, 상기 제1 패드는 오픈시키고 상기 제2 패드에 접지 전압을 인가하고, 상기 데이터 패드에 테스트 데이터 전압을 인가한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 영역에는 임의의 데이터 라인과 홀수번째 게이트 라인들에 연결된 제1 화소부들와, 상기 임의의 데이터 라인과 짝수번째 게이트 라인에 연결된 제2 화소부들가 형성되고, 제1 주변영역에는 상기 홀수번째 게이트 라인들에 게이트 신호를 출력하는 제1 쉬프트레지스터가 형성되고, 제2 주변영역에는 상기 짝수번째 게이트 라인들에 게이트 신호를 출력하는 제2 쉬프트레지스터가 형성된 표시 패널의 검사 방법은 상기 제1 및 제2 화소부들에 테스트 데이터 전압을 인가하는 단계와, 상기 제1 쉬프트레지스터의 입력단에 테스트 전압을 인가하는 단계와, 상기 제2 쉬프트레지스터의 제어신호 입력단을 오픈시키는 단계 및 상기 제2 쉬프트레지스터의 게이트전압 입력단에 접지 전압을 인가하는 단계를 포함한다.
또한, 상기 제2 쉬프트레지스터의 입력단에 테스트 전압을 인가하는 단계와, 상기 제1 쉬프트레지스터의 제어신호 입력단은 오픈시키는 단계 및 상기 제1 쉬프트레지스터의 게이트전압 입력단에 접지 전압을 인가하는 단계를 더 포함한다.
이러한 표시 패널 및 이의 검사 방법에 의하면, 듀얼 게이트 구조의 표시 패 널의 비쥬얼 검사 공정을 용이하게 할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 패널의 평면도이다.
도 1을 참조하면, 상기 표시 패널은 어레이 기판(110), 칼라 필터 기판(120) 및 액정층(미도시)을 포함한다.
상기 어레이 기판(110)은 표시 영역(DA)과, 상기 표시 영역(DA)의 주변인 주변 영역(PA)으로 이루어진다. 상기 표시 영역(DA)에는 복수의 게이트 라인(GL)들과, 복수의 데이터 라인(DL)들과, 상기 게이트 라인들과 데이터 라인들에 의해 정의되는 화소 영역들을 포함한다. 상기 화소 영역에는 상기 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 상기 스위칭 소자에 연결된 화소 전극을 포함한다.
상기 어레이 기판(110)에 형성된 화소 구조는 듀얼 게이트 구조이다. 상기 듀얼 게이트 구조는 인접한 2개의 데이터 라인과 인접한 4개의 게이트 라인에 연결된 4개의 화소부(P1,P2,P3,P4)로 정의된다.
제1 화소부(P1)는 짝수번째 데이터 라인(DL2p)과 홀수번째 게이트 라인(GL2q-1)에 연결된 제1 스위칭 소자와, 상기 제1 스위칭 소자에 연결된 제1 화소 전극을 포함한다. 상기 제2 화소부(P2)는 짝수번째 데이터 라인(DL2p)과 짝수번째 게이트 라인(GL2q)에 연결된 제2 스위칭 소자와, 상기 제2 스위칭 소자에 연결된 제2 화소 전극을 포함한다.
제3 화소부(P3)는 홀수번째 데이터 라인(DL2p-1)과 홀수번째 게이트 라인(GL2q+1)에 연결된 제3 스위칭 소자와, 상기 제3 스위칭 소자에 연결된 제3 화소 전극을 포함한다. 상기 제4 화소부(P4)는 홀수번째 데이터 라인(DL2p-1)과 짝수번째 게이트 라인(GL2q+2)에 연결된 제4 스위칭 소자와, 상기 제4 스위칭 소자에 연결된 제4 화소 전극을 포함한다.
상기 주변 영역(PA)은 상기 데이터 라인이 연장된 방향과 평행한 제2 및 제3 주변 영역(PA1,PA2)과 상기 게이트 라인이 연장된 방향과 평행한 제1 주변 영역(PA3)을 포함한다.
상기 제1 주변 영역(PA1)에는 홀수번째 게이트 라인들에 게이트 신호들을 출력하는 제1 쉬프트 레지스터(130)가 집적되고, 상기 제1 쉬프트 레지스터(130)의 입력단자들에 테스트 신호를 인가하기 위한 제1 게이트 검사부가 형성된다. 상기 제1 게이트 검사부는 제1 패드(131)와 제2 패드(135)를 갖는다.
상기 제1 패드(131)는 상기 제1 쉬프트 레지스터(130)에 게이트 전압(VSS)이 인가되는 입력단자와 전기적으로 연결된다. 상기 제2 패드(135)는 제1 클럭신호(CKV)가 인가되는 제1 입력단자(132), 제2 클럭신호(CKVB)가 인가되는 제2 입력단자(133), 및 개시신호(STV)가 인가되는 제3 입력단자(134)와 전기적으로 연결된다.
상기 제2 주변 영역(PA2)에는 짝수번째 게이트 라인들에 게이트 신호들을 출력하는 제2 쉬프트 레지스터(140)가 집적되고, 상기 제2 쉬프트 레지스터(140)의 입력단자들에 테스트 신호를 인가하기 위한 제2 게이트 검사부가 형성된다. 상기 제2 게이트 검사부는 제3 패드(141)와 제4 패드(145)를 갖는다.
상기 제3 패드(141)는 상기 제2 쉬프트 레지스터(140)에 게이트 전압(VSS)이 인가되는 입력단자와 전기적으로 연결된다. 상기 제4 패드(145)는 상기 제2 쉬프트 레지스터(140)의 제어신호들인 제1 클럭신호(CK)와 제2 클럭신호(CKB) 및 개시신호(STV)가 인가되는 입력단자들(142,143,144)과 전기적으로 연결된다.
상기 제3 주변 영역(PA3)에는 복수의 데이터 라인들에 데이터 전압을 출력하는 데이터 구동 칩이 실장되는 실장영역(150)과, 데이터 검사부가 형성된다. 상기 데이터 검사부는 상기 복수의 데이터 라인들을 하나로 묶어 테스트 신호를 인가하는 데이터 패드(117)를 포함한다.
도 2는 도 1에 도시된 제1 및 제2 쉬프트 레지스터에 대한 상세한 블록도이다.
도 2를 참조하면, 상기 쉬프트 레지스터는 홀수번째 또는 짝수번째 게이트 라인들에 대응하는 n/2개의 스테이지들(SRC1,SRC2,...,SRCn/2)과 더미 스테이지(SRCd)로 구성된다.
상기 단위 스테이지는 입력단자들과 출력단자를 갖는다. 상기 입력단자들은 개시신호인 수직개시신호(STV) 또는 이전 스테이지 출력신호가 입력되는 입력단자(IN)와, 다음 스테이지의 출력신호 또는 더미 스테이지의 출력신호가 입력되는 제어단자(CL), 제1 클럭신호(CKV) 또는 제2 클럭신호(CKVB)가 입력되는 클럭단자(CK)와, 게이트 전압(VSS)이 인가되는 전압단자(VSS)를 포함한다. 상기 출력단자는 해당하는 게이트 라인들에 연결되어 게이트 신호를 출력한다.
첫 번째 스테이지(SRC1)는 수직개시신호(STV), 제1 클럭신호(CKV) 또는 제2 클럭신호(CKVB) 및 게이트 전압(VSS)에 의해 구동이 개시된다. 첫 번째 스테이지 이외의 나머지 스테이지들은 입력단자(IN)에 이전 스테이지의 출력신호가 입력되 고, 제어단자(CL)에 다음 스테이지의 출력신호가 입력되어 구동된다.
각 스테이지의 제어단자(CL)에는 다음 스테이지의 출력신호가 제어신호로 입력된다. 즉, 제어단자(CL)에 입력되는 제어신호는 이전 스테이지의 출력신호를 로우 레벨로 다운시키는 리셋 기능을 수행한다. 상기 로우 레벨은 전압단자(VSS)에 인가되는 게이트 전압에 의해 설정된다.
홀수번째 스테이지들에는 제1 클럭신호(CKV)가 제공되고, 짝수번째 스테이지들에는 제2 클럭신호(CKVB)가 제공된다. 이때, 제1 클럭신호(CKV)와 제2 클럭신호(CKVB)는 서로 반대되는 위상을 갖는다.
도 3은 도 2의 N번째 스테이지에 대한 상세한 회로도이다.
도 3을 참조하면, N번째 스테이지(SRCN)는 출력단자(OUTN)로부터 출력되는 제N 출력신호를 제2 클럭신호(CK2)로 풀-업시키는 풀업부(101) 및 제N+1 스테이지(SRCN+1)의 제N+1 출력신호에 응답하여 풀업된 상기 제N 출력신호를 풀다운시키는 풀다운부(102)를 포함한다.
상기 풀업부(101)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭단자(CK1)에 연결되며, 소스 전극이 상기 출력단자(OUTN)에 연결된 제1 트랜지스터(TFT1)를 포함한다. 상기 풀다운부(102)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUTN)에 연결되며, 소스 전극에 오프전압(VSS)이 제공되는 제2 트랜지스터(TFT2)를 포함한다.
상기 제N 스테이지(SRCN)는 제N-1 스테이지(SRCN-1)의 제N-1 출력신호에 응답하여 상기 풀업부(101)를 턴온 시키고, 제N+1 스테이지(SRCN+1)의 제N+1 출력신 호에 응답하여 상기 풀업부(101)를 턴 오프시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(103), 충전부(104) 및 방전부(105)를 포함한다.
상기 버퍼부(103)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된 제4 트랜지스터(TFT4)를 포함한다. 상기 충전부(104)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된 제1 캐패시터(C1)를 포함한다. 상기 제1 방전부(105)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극에 상기 오프전압(VSS)이 제공되는 제9 트랜지스터(TFT9)를 포함한다.
상기 제N 스테이지(SRCN)는 상기 제N 출력신호를 상기 오프전압(VSS) 상태로 홀딩시키는 홀딩부(106)와 상기 홀딩부(106)의 구동을 제어하는 스위칭부(108)를 더 포함한다.
상기 홀딩부(106)는 게이트 전극이 제3 노드(N3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소스 전극에 상기 오프전압(VSS)이 제공되는 제3 트랜지스터(TFT3)를 포함한다. 상기 스위칭부(108)는 제7, 제8, 제12 및 제13 트랜지스터(TFT7, TFT8, TFT12, TFT13), 제2 및 제3 캐패시터(C2, C3)를 포함한다.
상기 제12 트랜지스터(TFT7)의 게이트 전극과 드레인 전극은 제1 클럭단자(CK1)에 연결되고, 소스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제7 트랜지스터(TFT7)의 드레인 전극은 상기 제1 클럭단자(CK1)에 연결되고, 게이트 전극은 상기 제2 캐패시터(C2)를 통해 상기 제1 클럭단자(CK1)에 연결되며, 소스 전극은 상 기 제3 노드(N3)에 연결된다. 상기 제7 트랜지스터(TFT7)의 게이트 전극과 소스 전극과의 사이에는 상기 제3 캐패시터(C3)가 연결된다.
상기 제13 트랜지스터(TFT13)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제12 트랜지스터(TFT12)의 소스 전극에 연결되며, 소스 전극에는 상기 오프전압(VSS)이 제공된다. 상기 제10 트랜지스터(TFT10)의 게이트 전극은 상기 제2 노드에 연결되고, 드레인 전극은 상기 제3 노드(N3)에 연결되며, 소스 전극에는 상기 오프전압(Voff)이 제공된다.
상기 제N 스테이지(SRCN)는 리플 방지부(109) 및 리셋부(110)를 더 포함한다.
상기 리플 방지부(109)는 제10 및 제11 트랜지스터(TFT10, TFT11)를 포함한다. 상기 제10 트랜지스터(TFT10)의 게이트 전극은 제1 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제11 트렌지스터(TFT11)의 소스 전극에 연결되며, 소스 전극은 제2 노드(N2)에 연결된다. 상기 제11 트랜지스터(TFT11)의 게이트 전극은 제2 클럭(CK2)이 입력된다.
상기 리셋부(110)는 게이트 전극이 마지막 스테이지의 출력신호(OUT LAST)가 인가되는 리셋 단자와, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극에 상기 오프전압(VSS)이 제공되는 제6 트랜지스터(TFT6)를 포함한다.
도 4a 내지 도 5b는 도 1에 도시된 표시 패널에 대한 2G 방식을 적용하여 비쥬얼 검사 공정을 수행하는 과정을 설명하기 위한 개념도들이다.
도 4a 및 도 4b는 홀수번째 게이트 라인에 연결된 화소들에 대한 비쥬얼 검 사 공정을 설명하기 위한 개념도들이다.
도 4a 및 도 4b를 참조하면, 표시 패널의 제1 주변영역에 형성된 제1 게이트 검사부와, 제2 게이트 검사부와 데이터 검사부에 테스트 신호를 인가하여 홀수번째 게이트 라인에 연결된 화소부들에 대한 비쥬얼 검사 공정을 수행한다.
구체적으로, 도 4a에 도시된 바와 같이, 제1 게이트 검사부의 제1 패드(131)와 제2 패드(135)에는 소정의 테스트 전압(20V)을 인가한다. 상기 제2 게이트 검사부의 제3 패드(141)에는 테스트 전압을 인가하지 않고(OPEN), 제4 패드(143)에는 접지전압(GND)를 인가한다. 한편, 데이터 검사부의 데이터 패드(117)에 임의의 데이터 전압(Black Data)를 인가한다.
상기 제1 게이트 검사부의 제1 패드(131)는 제1 쉬프트 레지스터(130)의 입력단자 중 제어신호들(STV,CKV,CKVB)이 입력되는 단자들과 전기적으로 연결되며, 상기 제2 패드(133)는 제1 쉬프트 레지스터(130)의 입력단자 중 게이트 전압(VSS)이 입력되는 단자와 전기적으로 연결된다. 상기 제1 패드(131)와 제2 패드(133)에 게이트 테스트 전압을 인가함으로서 상기 제1 쉬프트 레지스터(130)가 구동된다. 이에 의해 표시 패널상의 홀수번째 게이트 라인에 게이트 신호들이 출력된다.
한편, 데이터 패드(117)로부터 인가된 데이터 전압, 즉 블랙 데이터 전압이 상기 표시 패널의 데이터 라인들에 인가된다. 따라서, 도 4b에 도시된 바와 같이, 표시 패널의 홀수번째 게이트 라인에 연결된 화소부들이 구동되어 블랙 데이터를 표시한다.
도 4b를 참조하면, 표시 패널의 화소 구조는 듀얼 게이트 구조이다. 상기 듀 얼 게이트 구조는 인접한 2개의 데이터 라인과 인접한 4개의 게이트 라인에 연결된 4개의 화소부(P1,P2,P3,P4)로 정의된다. 제1 화소부(P1)는 짝수번째 데이터 라인(DL2p)과 홀수번째 게이트 라인(GL2q-1)에 연결되고, 제2 화소부(P2)는 짝수번째 데이터 라인(DL2p)과 짝수번째 게이트 라인(GL2q)에 연결된다. 제3 화소부(P3)는 홀수번째 데이터 라인(DL2p-1)과 홀수번째 게이트 라인(GL2q+1)에 연결되고, 상기 제4 화소부(P4)는 홀수번째 데이터 라인(DL2p-1)과 짝수번째 게이트 라인(GL2q+2)에 연결된다.
이에 의해, 상기 홀수번째 게이트 라인에 게이트 신호가 인가되면, 상기 인접한 4개의 제1 내지 제4 화소부(P1 내지 P4) 중 홀수번째 게이트 라인에 연결된 제1 및 제3 화소부(P1,P3)에 블랙 데이터가 표시된다. 전체 표시패널 상에는 격자 무늬 형태의 블랙 데이터가 표시된다.
따라서, 검사자의 육안에 의해 검사되는 비쥬얼 검사 공정시 전체 표시 패널이 블랙 데이터를 표시하는 경우 보다 격자 무늬 형태로 블랙 데이터가 표시됨에 따라서 검사자의 육안에 의한 불량 검출을 용이하게 할 수 있다.
도 5a 및 도 5b는 짝수번째 게이트 라인에 연결된 화소들에 대한 비쥬얼 검사 공정을 설명하기 위한 개념도들이다.
도 5a 및 도 5b는 표시 패널의 제1 주변영역에 형성된 제1 게이트 검사부와, 제2 게이트 검사부와 데이터 검사부에 테스트 신호를 인가하여 짝수번째 게이트 라인에 연결된 화소부들에 대한 비쥬얼 검사 공정을 수행한다.
도 4a에 도시된 바와 같이, 제2 게이트 검사부의 제3 패드(141)와 제4 패드 (145)에는 소정의 테스트 전압(20V)을 인가한다. 상기 제1 게이트 검사부의 제1 패드(131)에는 테스트 전압을 인가하지 않고(OPEN), 제2 패드(133)에는 접지전압(GND)을 인가한다. 한편, 데이터 검사부의 데이터 패드(117)에 임의의 데이터 전압(Black Data)을 인가한다.
상기 제2 게이트 검사부의 제3 패드(141)는 제2 쉬프트 레지스터(140)의 입력단자 중 제어신호들(STV,CKV,CKVB)이 입력되는 단자들과 전기적으로 연결되며, 상기 제4 패드(143)는 제2 쉬프트 레지스터(140)의 입력단자 중 게이트 전압(VSS)이 입력되는 단자와 전기적으로 연결된다. 상기 제3 패드(141)와 제4 패드(143)에 게이트 테스트 전압을 인가함으로써 상기 제2 쉬프트 레지스터(140)가 구동된다. 이에 의해 표시 패널상의 홀수번째 게이트 라인에 게이트 신호들이 출력된다.
한편, 데이터 패드(117)로부터 인가된 데이터 전압, 즉 블랙 데이터 전압이 상기 표시 패널의 데이터 라인들에 인가된다. 따라서, 도 5b에 도시된 바와 같이, 표시 패널의 홀수번째 게이트 라인에 연결된 화소부들이 구동되어 블랙 데이터를 표시한다.
도 5b를 참조하면, 표시 패널의 화소 구조는 듀얼 게이트 구조이다. 상기 듀얼 게이트 구조는 인접한 2개의 데이터 라인과 인접한 4개의 게이트 라인에 연결된 4개의 화소부(P1,P2,P3,P4)로 정의된다. 제1 화소부(P1)는 짝수번째 데이터 라인(DL2p)과 홀수번째 게이트 라인(GL2q-1)에 연결되고, 제2 화소부(P2)는 짝수번째 데이터 라인(DL2p)과 짝수번째 게이트 라인(GL2q)에 연결된다. 제3 화소부(P3)는 홀수번째 데이터 라인(DL2p-1)과 홀수번째 게이트 라인(GL2q+1)에 연결되고, 상기 제4 화소부(P4)는 홀수번째 데이터 라인(DL2p-1)과 짝수번째 게이트 라인(GL2q+2)에 연결된다.
이에 의해, 상기 짝수번째 게이트 라인에 게이트 신호가 인가되면, 상기 인접한 두 개의 제1 내지 제4 화소부(P1 내지 P4) 중 짝수번째 게이트 라인에 연결된 제2 및 제4 화소부(P2,P4)에 블랙 데이터가 표시된다. 전체 표시패널 상에는 격자 무늬 형태의 블랙 데이터가 표시된다.
따라서, 검사자의 육안에 의해 검사되는 비쥬얼 검사 공정시 전체 표시 패널이 블랙 데이터를 표시하는 경우 보다 격자 무늬 형태로 블랙 데이터가 표시됨에 따라서 검사자의 육안에 의한 불량 검출을 용이하게 할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 듀얼 게이트 구조의 표시 패널에 제1 게이트 검사부와 제2 게이트 검사부를 형성하여 홀수번째 게이트 라인 및 짝수번째 게이트 라인을 각각 활성화시킴으로써 격자 무늬 형태로 표시되는 테스트 영상을 통해 비쥬얼 검사을 용이하게 할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 복수의 데이터 라인들과 복수의 게이트 라인들이 형성되고, 임의의 데이터 라인과 홀수번째 게이트 라인들에 연결된 제1 화소부들과, 상기 임의의 데이터 라인과 짝수번째 게이트 라인들에 연결된 제2 화소부들이 형성된 표시 패널에서,
    제1 주변영역에 형성되어, 상기 홀수번째 게이트 라인들에 게이트 신호를 출력하는 제1 쉬프트레지스터;
    제2 주변영역에 형성되어, 상기 짝수번째 게이트 라인들에 게이트 신호를 출력하는 제2 쉬프트레지스터;
    상기 제1 쉬프트레지스터의 입력단에 테스트 전압을 인가하는 제1 게이트 검사부; 및
    상기 제2 쉬프트레지스터의 입력단에 테스트 전압을 인가하는 제2 게이트 검사부를 포함하는 표시 패널.
  2. 제1항에 있어서, 상기 제1 게이트 검사부는,
    상기 제1 쉬프트레지스터의 제어신호 입력단과 연결된 제1 패드; 및
    상기 제1 쉬프트레지스터의 오프전압 입력단과 연결된 제2 패드를 포함하는 것을 특징으로 하는 표시 패널.
  3. 제1항에 있어서, 상기 제2 게이트 검사부는,
    상기 제2 쉬프트레지스터에 제어신호 입력단과 연결된 제3 패드; 및
    상기 제2 쉬프트레지스터의 오프전압 입력단과 연결된 제4 패드를 포함하는 것을 특징으로 하는 표시 패널.
  4. 제1항에 있어서, 상기 제1 화소부들 및 상기 제2 화소부들은 상기 임의의 데이터 라인의 연장된 방향으로 지그재그 형상으로 형성된 것을 특징으로 하는 표시 패널.
  5. 제1항에 있어서, 상기 복수의 데이터 라인들을 하나로 연결하여 테스트 데이터 전압을 인가하는 데이터 패드를 더 포함하는 것을 특징으로 하는 표시 패널.
  6. 표시 영역에는 임의의 데이터 라인과 홀수번째 게이트 라인들에 연결된 제1 화소부들과, 상기 임의의 데이터 라인과 짝수번째 게이트 라인들에 연결된 제2 화소부들과 형성되고, 제1 주변영역에는 상기 홀수번째 게이트 라인들에 게이트 신호를 출력하는 제1 쉬프트레지스터가 형성되고, 제2 주변영역에는 상기 짝수번째 게이트 라인들에 게이트 신호를 출력하는 제2 쉬프트레지스터가 형성된 표시 패널의 검사 방법에서,
    상기 제1 및 제2 화소부에 테스트 데이터 전압을 인가하는 단계;
    상기 제1 쉬프트레지스터의 입력단에 테스트 전압을 인가하는 단계; 및
    상기 제2 쉬프트레지스터의 제어신호 입력단을 오픈시키고 상기 제2 쉬프트 레지스터의 오프전압 입력단에 접지 전압을 인가하는 단계를 포함하는 표시 패널의 검사 방법.
  7. 제6항에 있어서,
    상기 제2 쉬프트레지스터의 입력단에 테스트 전압을 인가하는 단계; 및
    상기 제1 쉬프트레지스터의 제어신호 입력단을 오픈시키고 상기 제1 쉬프트레지스터의 오프전압 입력단에 접지 전압을 인가하는 단계를 더 포함하는 표시 패널의 검사 방법.
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