KR20070017600A - 쉬프트 레지스터 및 이를 갖는 표시장치 - Google Patents

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KR20070017600A
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Abstract

쉬프트 레지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 각 스테이지는 구동부 및 방전부를 포함한다. 구동부는 개시신호 및 이전 스테이지의 출력신호 중의 하나와, 클럭신호를 입력받아 출력신호를 출력한다. 방전부는 다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터, 및 다음 스테이지의 출력신호를 입력받는 게이트 전극을 가지며 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 출력신호를 방전한다. 따라서, 쉬프트 레지스터의 불량이 감소되고, 표시장치의 화질이 향상된다.

Description

쉬프트 레지스터 및 이를 갖는 표시장치 {Shift Register And Display Device Having The Same}
도 1은 본 발명의 제1 실시예에 따른 스테이지를 나타내는 회로도이다.
도 2는 상기 도 1에 도시된 제4 트랜지스터 및 보조 트랜지스터를 나타내는 평면도이다.
도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 4는 상기 도 3에서 제4 트랜지스터가 파티클에 오염된 것을 나타내는 단면도이다.
도 5는 상기 도 1에 도시된 스테이지를 포함하는 쉬프트 레지스터를 나타내는 평면도이다.
도 6은 상기 도 5에 도시된 쉬프트 레지스터의 타이밍도이다.
도 7은 상기 도 5에 도시된 쉬프트 레지스터를 포함하는 표시장치를 나타내는 평면도이다.
도 8은 본 발명의 제2 실시예에 따른 스테이지를 나타내는 회로도이다.
도 9는 상기 도 8에 도시된 스테이지를 포함하는 쉬프트 레지스터를 나타내는 평면도이다.
도 10은 상기 도 9에 도시된 쉬프트 레지스터의 타이밍도이다.
도 11은 상기 도 9에 도시된 쉬프트 레지스터를 포함하는 표시장치를 나타내는 평면도이다.
도 12는 본 발명의 제3 실시예에 따른 스테이지를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 절연기판 3 : 게이트 절연막
5 : 패시베이션막 7a, 7b : N+ 아몰퍼스 실리콘층
8, 10 : 채널층 9a, 11a : 소오스 전극
9b, 11b : 게이트 전극 9c, 11c : 드레인 전극
10, 1110 : 버퍼부 20, 1120 : 충전부
30, 1130 : 구동부 40, 1140 : 방전부
1150 : 제1 홀딩부 1160 : 제2 홀딩부
1170 : 캐리부 1050 : 단위화소
1070 : 단위 스테이지 100, 1102 : 게이트 구동회로
300, 1300 : 표시패널 310, 1310 : 제1 기판
320, 1320 : 제2 기판 370, 1370 : 데이터 구동회로
1372 : 데이터 신호 선택부 400, 1400 : 연성회로기판
500, 1500 : 표시장치
본 발명은 쉬프트 레지스터 및 이를 갖는 표시장치에 관한 것으로 보다 상세하게는 불량이 감소된 쉬프트 레지스터 및 이를 가져서 화질이 향상된 표시장치 에 관한 것이다.
일반적인 표시장치는 표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널은 어레이기판 및 대향기판을 포함한다. 상기 어레이 기판은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 스위칭 소자들을 포함한다. 상기 대향기판은 상기 어레이기판에 대향된다. 상기 게이트 구동회로는 복수개의 박막트랜지스터들을 포함하며, 게이트 신호를 상기 게이트 라인들에 인가한다. 상기 데이터 구동회로는 데이터 신호를 상기 데이터 라인들에 인가한다.
상기 게이트 구동회로, 상기 스위칭 소자들 등은 박막증착공정을 통하여 형성된다. 상기 박막증착공정 중의 식각불량, 불순물 등에 의해, 상기 박막트랜지스터의 소오스 전극이 드레인 전극과 단락되어 상기 게이트 구동회로, 상기 데이터 구동회로, 상기 스위칭 소자 등이 오동작한다. 또한, 상기 박막트랜지스터에 과도한 전압이 인가되는 경우, 상기 박막트랜지스터가 파손된다.
상기 게이트 구동회로, 상기 데이터 구동회로, 상기 스위칭 소자 등이 오동작하는 경우, 표시장치의 화질이 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은, 불량이 감소된 쉬프트 레지스터를 제공하는데 있다.
본 발명의 제2 목적은 이를 가져서 화질이 향상된 표시장치를 제공하는데 있 다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 구동부 및 방전부를 포함한다. 상기 구동부는 개시신호 및 이전 스테이지의 출력신호 중의 하나와, 클럭신호를 입력받아 출력신호를 출력한다. 상기 방전부는 다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터, 및 상기 다음 스테이지의 출력신호를 입력받는 게이트 전극을 가지며 상기 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 상기 출력신호를 방전한다.
상기 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 쉬프트 레지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 구동부 및 방전부를 포함한다. 상기 구동부는 개시신호 및 이전 스테이지의 출력신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력한다. 상기 방전부는 다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터, 및 상기 다음 스테이지의 출력신호를 입력받는 보조 게이트 전극을 가지며 상기 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 상기 출력신호를 방전한다.
상기 제1 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 쉬프트 레 지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 구동부 및 방전부를 포함한다. 상기 구동부는 출력신호를 제어하는 제어 트랜지스터 및 상기 제어 트랜지스터와 직렬연결된 보조 트랜지스터를 포함하고, 개시신호 및 이전 스테이지의 출력신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 상기 출력신호를 출력한다. 상기 방전부는 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전한다.
상기 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 표시장치는 표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널은 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시한다. 상기 게이트 구동회로는 개시신호 및 이전 스테이지의 출력신호 중의 하나와, 클럭신호를 입력받아 출력신호를 출력하는 구동부와, 다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터 및 상기 다음 스테이지의 출력신호를 입력받는 보조 게이트 전극을 가지며 상기 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비한다. 상기 게이트 구동회로는 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성된다. 상기 데이터 구동회로는 복수개의 데이터 신호들을 상기 데이터 라인들에 인가한다.
상기 트랜지스터의 제1 및 제2 전극들은 각각 소오스 및 드레인전극들이거 나, 드레인 및 소오스전극들이다.
상기와 같은 본 발명에 따르면, 상기 각 스테이지가 상기 보조 트랜지스터를 포함하여, 상기 보조 트랜지스터와 직렬연결된 스위칭 트랜지스터가 오동작하더라도 상기 각 스테이지는 정상적으로 동작한다. 따라서, 상기 게이트 구동회로의 오동작이 감소하여 상기 표시장치의 화질이 향상된다. 또한, 상기 보조 트랜지스터는 상기 스위칭 트랜지스터에 인가되는 전압을 분할하여 상기 스위칭 트랜지스터의 수명이 연장되고, 상기 각 스테이지의 구동이 안정된다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 스테이지를 나타내는 회로도이다.
도 1을 참조하면, 상기 스테이지는 버퍼부(10), 충전부(20), 구동부(30) 및 방전부(40)를 포함하여, 스캔개시신호 또는 이전 스테이지의 출력신호를 근거로 게이트 신호(또는 스캔 신호)를 액정표시패널의 게이트 라인에 출력한다. 본 실시예에서, 트랜지스터의 제1 및 제2 전극들은 각각 소오스 및 드레인 전극들이다. 이때, 상기 트랜지스터의 상기 제1 및 제2 전극들이 각각 드레인 및 소오스 전극들일 수도 있다.
상기 버퍼부(10)는 제1 트랜지스터(Q1)를 포함한다. 상기 제1 트랜지스터(Q1)의 게이트 전극은 상기 제1 트랜지스터(Q1)의 제1 전극 및 제1 입력단자(IN1)와 전기적으로 연결된다. 상기 스테이지가 첫 번째 스테이지인 경우, 상기 제1 입 력단자(IN1)에는 상기 스캔개시신호가 인가된다. 상기 스테이지가 첫 번째 스테이지가 아닌 경우, 상기 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 인가된다. 상기 제1 트랜지스터(Q1)의 제2 전극은 제1 노드(N1)에 전기적으로 연결된다.
상기 충전부(20)는 캐패시터(C)를 포함한다. 상기 캐패시터(C)의 제1 스토리지 전극은 상기 제1 노드(N1)에 전기적으로 연결되어, 상기 제1 트랜지스터(Q1)의 제2 전극 및 상기 방전부(40)에 전기적으로 연결된다. 상기 캐패시터(C)의 제2 스토리지 전극은 상기 구동부(30)에 전기적으로 연결된다.
상기 구동부(30)는 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)를 포함한다.
상기 제2 트랜지스터(Q2)의 제1 전극은 클럭단자(CK)에 전기적으로 연결된다. 홀수번째 스테이지의 클럭단자(CK)에는 제1 클럭신호가 인가되고, 짝수번째 스테이지의 클럭단자(CK)에는 제2 클럭신호가 인가된다. 상기 제2 트랜지스터(Q2)의 게이트 전극은 상기 제1 노드(N1)를 통하여 상기 캐패시터(C)의 상기 제1 스토리지 전극, 상기 제1 트랜지스터(Q1)의 상기 제2 전극 및 상기 방전부(40)에 전기적으로 연결된다. 상기 제2 트랜지스터(Q2)의 제2 전극은 상기 캐패시터(C)의 제2 전극 및 출력단자(OUT)에 전기적으로 연결된다.
상기 제3 트랜지스터(Q3)의 게이트 전극은 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 제2 입력단자(IN2)에는 다음 스테이지의 출력신호가 인가된다. 상기 제3 트랜지스터(Q3)의 제1 전극은 상기 캐패시터(C)의 제2 스토리지 전극, 상기 제2 트랜지스터의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다. 상기 제3 트랜지스터(Q3)의 제2 전극은 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 방전부(40)는 제4 트랜지스터(Q4) 및 보조 트랜지스터(Q4a)를 포함한다. 상기 제4 트랜지스터(Q4)의 게이트 전극은 상기 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 제4 트랜지스터(Q4)의 제1 전극은 상기 보조 트랜지스터(Q4a)에 전기적으로 연결된다. 상기 제4 트랜지스터(Q4)의 제2 전극은 상기 오프전압단자(VOFF) 및 상기 제3 트랜지스터(Q3)의 상기 제2 전극에 전기적으로 연결된다.
상기 보조 트랜지스터(Q4a)의 게이트 전극은 상기 제2 입력단자(IN2) 및 상기 제4 트랜지스터(Q4)의 상기 게이트 전극에 전기적으로 연결된다. 상기 제4 트랜지스터(Q4)의 제1 전극은 상기 제1 노드(N1)를 통하여 상기 제1 트랜지스터(Q1)의 상기 제2 전극, 상기 캐패시터(C)의 상기 제1 스토리지 전극 및 상기 제2 트랜지스터(Q2)의 상기 게이트 전극에 전기적으로 연결된다. 상기 보조 트랜지스터(Q4a)의 제2 전극은 상기 제4 트랜지스터(Q4)의 상기 제1 전극에 전기적으로 연결된다. 즉, 상기 보조 트랜지스터(Q4a)는 상기 제4 트랜지스터(Q4)와 직렬연결된다.
도 2는 상기 도 1에 도시된 제4 트랜지스터 및 보조 트랜지스터를 나타내는 평면도이고, 도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 2 및 도 3을 참조하면, 상기 제4 트랜지스터(Q4) 및 상기 보조 트랜지스터(Q4a)는 절연기판(1) 상에 배치된다. 상기 제4 트랜지스터(Q4)는 상기 게이트 전극(9b), 상기 제1 전극(9c), 상기 제2 전극(9a), 채널층(8) 및 N+아몰퍼스 실리콘층(7a)을 포함한다. 상기 보조 트랜지스터(Q4a)는 상기 게이트 전극(11b), 상기 제1 전극(11c), 상기 제2 전극(11a), 채널층(10) 및 N+아몰퍼스 실리콘층(7b)을 포함한다.
상기 제4 트랜지스터(Q4)의 상기 게이트 전극(9b) 및 상기 보조 트랜지스터(Q4a)의 상기 게이트 전극(11b)은 상기 절연기판(1) 상에 배치된다. 제1 절연막(3)은 상기 제4 트랜지스터(Q4)의 상기 게이트 전극(9b) 및 상기 보조 트랜지스터(Q4a)의 상기 게이트 전극(11b)이 형성된 절연기판(1) 상에 배치되어, 상기 제4 트랜지스터(Q4)의 상기 게이트 전극(9b) 및 상기 보조 트랜지스터(Q4a)의 상기 게이트 전극(11b)을 상기 제4 트랜지스터(Q4)의 상기 제1 전극(9c), 상기 제4 트랜지스터(Q4)의 상기 제2 전극(9a), 상기 제4 트랜지스터(Q4)의 상기 채널층(8), 상기 제4 트랜지스터(Q4)의 상기 N+아몰퍼스 실리콘층(7a), 상기 보조 트랜지스터(Q4a)의 상기 제1 전극(11c), 상기 보조 트랜지스터(Q4a)의 상기 제2 전극(11a), 상기 보조 트랜지스터(Q4a)의 상기 채널층(10), 및 상기 보조 트랜지스터(Q4a)의 상기 N+아몰퍼스 실리콘층(7b)과 전기적으로 절연한다.
상기 제4 트랜지스터(Q4)의 상기 채널층(8) 및 상기 보조 트랜지스터(Q4a)의 상기 채널층(10)은 각각 상기 제4 트랜지스터(Q4)의 상기 게이트 전극(9b) 및 상기 보조 트랜지스터(Q4a)의 상기 게이트 전극(11b)에 대응되는 상기 제1 절연막(3) 상에 형성된다. 본 실시예에서, 상기 제4 트랜지스터(Q4)의 상기 채널층(8) 및 상기 보조 트랜지스터(Q4a)의 상기 채널층(10)은 아몰퍼스 실리콘(Amorphous Silicon)을 포함한다. 이때, 상기 제4 트랜지스터(Q4)의 상기 채널층(8) 및 상기 보조 트랜지스터(Q4a)의 상기 채널층(10)이 폴리 실리콘(Poly-Silicon)을 포함할 수도 있다. 상기 제4 트랜지스터(Q4)의 상기 오믹콘택층(7a)은 상기 채널층(8) 상에 서로 이격되어 배치된다. 또한, 상기 보조 트랜지스터(Q4a)의 상기 오믹콘택층(7b)은 상기 채널층(8) 상에 서로 이격되어 배치된다. 본 실시예에서, 상기 제4 트랜지스터(Q4)의 상기 오믹콘택층(7a) 및 상기 보조 트랜지스터(Q4a)의 상기 오믹콘택층(7b)은 N+불순물이 주입된 N+아몰퍼스 실리콘을 포함한다. 상기 제4 트랜지스터(Q4)의 상기 제1 및 제2 전극들(9c, 9a)은 상기 제4 트랜지스터(Q4)의 상기 오믹콘택층(7a) 및 상기 제1 절연막(3) 상에 서로 이격되어 배치된다. 또한, 상기 보조 트랜지스터(Q4a)의 상기 제1 및 제2 전극들(11c, 11a)은 상기 보조 트랜지스터(Q4a)의 상기 오믹콘택층(7b) 및 상기 제1 절연막(3) 상에 서로 이격되어 배치된다.
제2 절연막(5)은 상기 제4 트랜지스터(Q4)의 상기 제1 및 제2 전극들(9c, 9a), 상기 보조 트랜지스터(Q4a)의 상기 제1 및 제2 전극들(11c, 11a) 및 상기 채널층들(8, 10)이 형성된 상기 제1 절연막(3) 상에 배치된다.
본 실시예에서, 상기 제4 트랜지스터(Q4)의 상기 제1 및 제2 전극들(9c, 9a)에 의해 노출된 채널층(8)은 I형상을 갖는다. 또한, 상기 보조 트랜지스터(Q4a)의 상기 제1 및 제2 전극들(11c, 11a)에 의해 노출된 채널층(10)은 I형상을 갖는다. 또한, 상기 제4 트랜지스터(Q4) 및 상기 보조 트랜지스터(Q4a)는 상기 스테이지의 코너(Corner)에 인접하게 배치된다.
도 4는 상기 도 3에서 제4 트랜지스터가 파티클에 오염된 것을 나타내는 단면도이다. 상기 파티클은 도전성 파티클이다.
도 4를 참조하면, 상기 도전성 파티클(21)에 의해 상기 제4 트랜지스터(Q4)의 제1 전극(9c)이 제2 전극(9a)과 전기적으로 쇼트(Short)된다. 상기 제4 트랜지스터(Q4)의 제1 및 제2 전극들(9c, 9a)이 전기적으로 쇼트되는 경우, 상기 제4 트 랜지스터(Q4)가 오동작하여 상기 제4 트랜지스터(Q4)의 게이트 전극(9b)에 전압이 인가되지 않는 경우에도, 상기 제4 트랜지스터(Q4)의 상기 제1 및 제2 전극들(9c, 9a) 사이에 전류가 흐른다. 그러나, 보조 트랜지스터(Q4a)의 게이트 전극(11b)에 전압이 인가되지 않는 경우, 상기 보조 트랜지스터(Q4a)의 제1 전극(11c)과 제2 전극(11a)의 사이에는 전류가 흐르지 않는다.
따라서, 상기 제4 트랜지스터(Q4)가 쇼트되더라도, 상기 보조 트랜지스터(Q4a)에 의하여 방전부(40)가 정상동작한다.
도 1을 다시 참조하면, 동작시 상기 스캔개시신호 또는 이전 스테이지의 출력신호가 상기 제1 입력단자(IN1)를 통하여 상기 제1 트랜지스터(Q1)에 인가되면, 상기 스캔개시신호 또는 이전 스테이지의 출력신호가 상기 제1 트랜지스터(Q1)를 통하여 상기 캐패시터(C)에 충전된다. 상기 스캔개시신호 또는 이전 스테이지의 출력신호가 상기 캐패시터(C)에 충전되면, 상기 제2 트랜지스터(Q2)가 턴온된다. 상기 제2 트랜지스터(Q2)가 턴온되면, 상기 클럭단자(CK)를 통하여 상기 제2 트랜지스터(Q2)의 상기 제1 전극에 인가된 클럭신호가 상기 제2 트랜지스터(Q2)의 상기 채널층(도 2의 8)을 통하여 상기 출력단자(OUT)에 인가된다. 따라서, 상기 출력단자(OUT)를 통하여 출력신호가 출력된다.
상기 제2 입력단자(IN2)를 통하여 상기 다음 스테이지의 출력신호가 상기 제3 트랜지스터(Q3)의 상기 게이트 전극, 상기 제4 트랜지스터(Q4)의 상기 게이트 전극 및 상기 보조 트랜지스터(Q4a)의 상기 게이트 전극에 인가되는 경우, 상기 제4 트랜지스터(Q4) 및 상기 보조 트랜지스터(Q4a)가 턴온되어 상기 캐패시터(C)에 충 전된 전하가 상기 제3 트랜지스터(Q3)의 채널층 및 상기 오프전압단자(VOFF)를 통하여 방전된다.
본 실시예에 따르면, 상기 스테이지가 상기 보조 트랜지스터(Q4a)를 포함하여, 상기 제4 트랜지스터(Q4)가 오동작하더라도 상기 방전부(40)는 정상적으로 동작한다. 또한, 상기 보조 트랜지스터(Q4a)는 상기 제4 트랜지스터(Q4)에 인가되는 전압을 분할하여 상기 제4 트랜지스터(Q4)의 수명이 연장된다.
도 5는 상기 도 1에 도시된 스테이지를 포함하는 쉬프트 레지스터를 나타내는 평면도이다.
도 5를 참조하면, 상기 쉬프트 레지스터는 제1 내지 제N 스테이지들(SRC1, SRC2, ... SRCN)을 포함한다.
상기 각각의 스테이지들(SRC1, SRC2, ... SRCN)은 등가 로직적으로 하나의 S-R 래치(72)와 하나의 엔드 게이트(74)를 포함한다.
상기 스캔개시신호(STV)는 첫 번째 스테이지(SRC1)에 인가된다. 상기 제1 클럭(CKV)은 홀수번째 스테이지들(SRC1, SRC3, ... SRCN-1)에 인가되며, 상기 제2 클럭(CKVB)은 짝수번째 스테이지들(SRC2, SRC4, ... SRCN)에 인가된다.
동작시, 상기 쉬프트 레지스터의 각 스테이지는 이전 스테이지의 출력신호에 의해 활성화되고, 다음 스테이지의 출력신호에 의해 비활성화된다. 상기 앤드 게이트(74)는 상기 S-R 래치(72)가 활성화되고, 상기 클럭단자(CK)를 통해서 인가된 상기 제1 클럭(CKV) 또는 상기 제2 클럭(CKVB)이 하이 레벨일 때, 상기 출력신호들(G1, ...GN)을 게이트라인들 중의 하나에 인가한다.
도 6은 상기 도 5에 도시된 쉬프트 레지스터의 타이밍도이다.
도 5 및 도 6을 참조하면, 상기 제1 클럭(CKV)과 상기 제2 클럭(CKVB)은 서로 반대되는 위상을 갖는다. 상기 스캔개시신호(STV)는 각 프레임(Frame)의 초기(Initial Stage)에만 하이상태를 갖는다. 상기 출력신호들(G1, G2, G3, ... GN)은 상기 게이트라인들에 순차적으로 인가된다.
도 7은 상기 도 5에 도시된 쉬프트 레지스터를 포함하는 표시장치를 나타내는 평면도이다.
도 5 및 도 7을 참조하면, 상기 표시장치(500)는 게이트 구동회로(100), 표시패널(300), 데이터 구동회로(370) 및 연성회로기판(400)을 포함한다.
상기 표시패널(300)은 제1 기판(310), 제2 기판(320) 및 액정층(도시되지 않음)을 포함한다. 상기 제2 기판(320)은 상기 제1 기판(310)과 마주본다. 상기 액정층(도시되지 않음)은 상기 제1 기판(310)과 상기 제2 기판(320)의 사이에 배치된다.
상기 제1 기판(310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접하는 제1 및 제2 주변영역들(PA1, PA2)로 구분된다. 상기 제1 주변영역(PA1)은 상기 제1 기판(310)의 일측면에 배치되고, 상기 제2 주변영역(PA2)은 상기 제1 주변영역(PA2)에 인접하는 상기 제1 기판의 타측면에 배치된다.
상기 제1 기판(310)은 상기 표시영역(DA) 내에 복수개의 게이트 라인들(GL1, ... GLN), 복수개의 데이터 라인들(DL1, ... DLM), 복수개의 화소 박막트랜지스터들(TFT) 및 복수개의 액정 캐패시터들(Clc)을 포함한다.
상기 게이트 라인들(GL1, ... GLN)은 제1 방향(D1)으로 연장되고, 상기 제1 주변영역(PA1) 내에서 상기 게이트 구동회로(100)의 각 스테이지의 출력단자에 전기적으로 연결된다. 상기 데이터 라인들(DL1, ... DLN)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 연장되고, 상기 제2 주변영역(PA2) 내에서 상기 데이터 라인들(DL1, ... DLN)은 상기 데이터 구동회로(370)에 전기적으로 연결된다. 상기 게이트 라인들(GL1, ... GLN)과 상기 데이터 라인들(DL1, ... DLM)은 매트릭스 형상으로 배열된 복수개의 화소영역들을 정의한다.
상기 각 화소 박막트랜지스터(TFT)는 상기 게이트 라인들(GL1, ... GLN) 중의 하나에 전기적으로 연결되는 게이트 전극, 상기 데이터 라인들(DL1, ... DLN) 중의 하나에 전기적으로 연결되는 소오스 전극, 및 상기 액정 캐패시터(Clc)의 제1 전극에 전기적으로 연결되는 드레인 전극을 포함한다. 상기 액정 캐패시터(Clc)의 제2 전극은 상기 제2 기판(320)의 공통전극(도시되지 않음)에 전기적으로 연결된다.
상기 게이트 구동회로(100)는 도 5에 도시된 상기 쉬프트 레지스터를 포함하며, 상기 제1 주변영역(PA1) 내에 배치된다. 상기 게이트 구동회로(100)는 상기 게이트 라인들(GL1, ... GLN)과 전기적으로 연결되어 상기 게이트 라인들(GL1, ... GLN)에 상기 게이트 신호들(G1, ... GN)을 순차적으로 인가한다. 본 실시예에서, 상기 게이트 구동회로(100)는 상기 제1 기판(310) 상에 상기 화소 박막트랜지스터(TFT)와 동일한 층으로부터 형성된다. 이때, 상기 게이트 구동회로(100)가 칩의 형태로 상기 제1 기판(310) 상에 배치될 수도 있다.
상기 데이터 구동회로(370)는 상기 제2 주변영역(PA2) 내에 배치되고, 상기 데이터 라인들(DL1, ... DLM)과 전기적으로 연결되어 상기 데이터 라인들(DL1, ... DLM)에 데이터 신호들을 인가한다. 본 실시예에서는, 상기 데이터 구동회로(370)는 칩의 형태로 상기 제1 기판(310) 상에 배치된다. 이때, 상기 데이터 드라이버(370)가 상기 제1 기판(310) 상에 상기 화소 박막트랜지스터(TFT)와 동일한 층으로부터 형성될 수도 있다.
상기 연성회로기판(400)은 상기 주변영역(PA2)의 일부에 부착되어 외부장치(도시되지 않음)와 상기 데이터 드라이버(370)를 전기적으로 연결한다. 본 실시예에서, 상기 외부장치(도시되지 않음)는 그래픽 콘트롤러(Graphic Controller)이다.
상기와 같은 본 실시예에 따르면, 상기 각 스테이지가 상기 보조 트랜지스터(Q4a)를 포함하여, 상기 제4 트랜지스터(Q4)가 오동작하더라도 상기 방전부(40)는 정상적으로 동작한다. 따라서, 상기 게이트 구동회로(100)의 오동작이 감소하여 상기 표시장치의 화질이 향상된다. 또한, 상기 보조 트랜지스터(Q4a)는 상기 제4 트랜지스터(Q4)에 인가되는 전압을 분할하여 상기 제4 트랜지스터(Q4)의 수명이 연장되고, 상기 방전부(40)의 구동이 안정된다.
실시예 2
도 8은 본 발명의 제2 실시예에 따른 스테이지를 나타내는 회로도이다. 본 실시예에서, 트랜지스터의 제1 및 제2 전극들은 각각 소오스 및 드레인 전극들이다. 이때, 상기 트랜지스터의 상기 제1 및 제2 전극들이 각각 드레인 및 소오스 전극들일 수도 있다.
도 8을 참조하면, 상기 스테이지(1070)는 게이트 라인(GL)을 통하여 화소(1050)와 전기적으로 연결된다.
상기 화소(1050)는 화소 박막 트랜지스터(TFT), 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)를 포함한다.
상기 화소 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인(GL)에 전기적으로 연결되고, 상기 화소 박막 트랜지스터(TFT)의 제1 전극은 상기 액정 캐패시터(Clc) 및 상기 스토리지 캐패시터(Cst)와 전기적으로 연결된다. 상기 화소 박막 트랜지스터(TFT)의 제2 전극은 데이터 라인(DL)에 전기적으로 연결된다.
상기 스테이지(1070)는 버퍼부(1110), 충전부(1120), 구동부(1130), 방전부(1140), 제1 홀딩부(1150), 제2 홀딩부(1160) 및 캐리부(1170)를 포함하여, 스캔개시신호 또는 이전 스테이지의 캐리신호를 근거로 게이트 신호(또는 스캔 신호)를 상기 게이트 라인(GL)에 출력한다.
상기 버퍼부(1110)는 버퍼 트랜지스터(Q1)를 포함한다. 상기 버퍼 트랜지스터(Q1)의 게이트 전극은 상기 버퍼 트랜지스터(Q1)의 제1 전극 및 제1 입력단자(IN1)와 전기적으로 연결된다. 상기 스테이지가 첫 번째 스테이지인 경우, 상기 제1 입력단자(IN1)에는 상기 스캔개시신호가 인가된다. 상기 스테이지가 첫 번째 스테이지가 아닌 경우, 상기 제1 입력단자(IN1)에는 이전 스테이지의 캐리신호가 인가된다. 상기 버퍼 트랜지스터(Q1)의 제2 전극은 상기 충전부(1120), 상기 구동부(1130), 상기 방전부(1150) 및 상기 홀딩부(1160)에 전기적으로 연결된다. 본 실시예에서, 상기 버퍼 트랜지스터(Q1)는 수소화 아몰퍼스 실리콘(a-Si:H)을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 충전부(1120)는 충전 캐패시터(C1)를 포함하여, 상기 스캔개시신호 또는 상기 이전 스테이지의 캐리신호를 상기 충전 캐패시터(C1)에 충전한다. 상기 충전 캐패시터(C1)의 제1 스토리지 전극은 상기 버퍼 트랜지스터(Q1)의 제2 전극 및 상기 방전부(140)에 전기적으로 연결된다. 상기 충전 캐패시터(C1)의 제2 스토리지 전극은 출력단자에 전기적으로 연결된다.
상기 구동부(1130)는 제1 구동 트랜지스터(Q2) 및 제2 구동 트랜지스터(Q3)를 포함한다.
상기 제1 구동 트랜지스터(Q2)의 제1 전극은 제1 클럭단자(CK1)에 전기적으로 연결된다. 홀수번째 스테이지의 상기 제1 클럭단자(CK1)에는 제1 클럭신호가 인가되고, 짝수번째 스테이지의 제1 클럭단자(CK1)에는 제2 클럭신호가 인가된다. 상기 제1 구동 트랜지스터(Q2)의 게이트 전극은 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 방전부(1140) 및 상기 제2 홀딩부(1160)에 전기적으로 연결된다. 상기 제1 구동 트랜지스터(Q2)의 제2 전극은 상기 충전 캐패시터(C1)의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다. 본 실시예에서, 상기 제1 구동 트랜지스터(Q2)는 수소화 아몰퍼스 실리콘(a-Si:H)을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제2 구동 트랜지스터(Q3)의 게이트 전극은 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 제2 입력단자(IN2)에는 다음 스테이지의 출력신호가 인가된다. 상기 제2 구동 트랜지스터(Q3)의 제1 전극은 상기 충전 캐패시터(C1)의 제2 스 토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다. 상기 제2 구동 트랜지스터(Q3)의 제2 전극은 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제2 구동 트랜지스터(Q3)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 방전부(1140)는 제1 방전 트랜지스터(Q51), 제2 방전 트랜지스터(Q52) 및 보조 트랜지스터(Q52a)를 포함한다. 상기 방전부(1140)는 상기 제2 입력단자(IN2)를 통하여 인가되는 상기 다음 스테이지의 출력신호에 응답하여 상기 충전 캐패시터(C1)에 충전된 전하를 상기 오프전압단자(VOFF)로 1차 방전한다. 또한, 상기 방전부(1140)는 마지막 스캔신호 단자(GOUT_LAST)를 통하여 인가되는 마지막 스캔신호에 응답하여 상기 충전 캐패시터(C1)에 충전된 전하를 상기 오프전압단자(VOFF)로 2차 방전한다.
상기 제1 방전 트랜지스터(Q51)의 게이트 전극은 상기 제2 입력단자(IN2)에 전기적으로 연결되고, 상기 제1 방전 트랜지스터(Q51)의 제1 전극은 상기 충전 캐패시터(C1)의 제1 스토리지 전극에 전기적으로 연결된다. 상기 제1 방전 트랜지스터(Q51)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제1 방전 트랜지스터(Q51)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제2 방전 트랜지스터(Q52)의 게이트 전극은 상기 마지막 스캔신호 단자(GOUT_LAST)에 전기적으로 연결되고, 상기 제2 방전 트랜지스터(Q52)의 제1 전극은 상기 보조 트랜지스터(Q52a)에 전기적으로 연결된다. 상기 제2 방전 트랜지스터 (Q52)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제2 방전 트랜지스터(Q52)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 보조 트랜지스터(Q52a)의 게이트 전극은 상기 마지막 스캔신호 단자(GOUT_LAST)에 전기적으로 연결되고, 상기 보조 트랜지스터(Q52a)의 제1 전극은 상기 버퍼부(1110)를 통하여 상기 충전 캐패시터(C1)에 전기적으로 연결된다. 상기 보조 트랜지스터(Q52a)의 제2 전극은 상기 제2 방전 트랜지스터(Q52)의 상기 제1 전극에 전기적으로 연결된다. 즉, 상기 보조 트랜지스터(Q52a)는 상기 제2 방전 트랜지스터(Q52)와 직렬연결된다. 본 실시예에서, 상기 보조 트랜지스터(Q52a)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제1 홀딩부(1150)는 제1 홀딩 트랜지스터(Q31), 제2 홀딩 트랜지스터(Q32), 제3 홀딩 트랜지스터(Q33), 제4 홀딩 트랜지스터(Q34), 제1 홀딩 캐패시터(C2) 및 제2 홀딩 캐패시터(C3)를 포함한다.
상기 제1 홀딩 트랜지스터(Q31)의 제1 전극은 상기 제1 홀딩 트랜지스터(Q31)의 게이트 전극 및 상기 제1 클럭단자(CK1)에 전기적으로 연결된다. 상기 제2 홀딩 트랜지스터(Q32)의 게이트 전극은 상기 제1 홀딩 캐패시터(C2)를 통하여 상기 제2 홀딩 트랜지스터(Q32)의 제1 전극에 전기적으로 연결되고, 상기 제2 홀딩 캐패시터(C3)를 통하여 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극에 전기적으로 연결된다. 상기 제2 홀딩 트랜지스터(Q32)의 상기 제1 전극은 상기 제1 홀딩 트랜지스터(Q31)의 제1 전극 및 상기 제1 클럭 단자(CK1)에 전기적으로 연결된다. 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극은 상기 제2 홀딩부(360)에 전기적으로 연결된다. 본 실시예에서, 상기 제1 홀딩 트랜지스터(Q31)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제3 홀딩 트랜지스터(Q33)의 게이트 전극은 상기 출력단자(OUT), 상기 제2 홀딩부(1160) 및 상기 제4 홀딩 트랜지스터(Q34)의 게이트 전극에 전기적으로 연결된다. 상기 제3 홀딩 트랜지스터(Q33)의 제1 전극은 상기 제1 홀딩 트랜지스터(Q31)의 상기 제2 전극 및 상기 제2 홀딩 트랜지스터(Q32)의 게이트 전극에 전기적으로 연결된다. 상기 제3 홀딩 트랜지스터(Q33)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제2 홀딩 트랜지스터(Q32) 및 상기 제3 홀딩 트랜지스터(Q33)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제4 홀딩 트랜지스터(Q34)의 게이트 전극은 상기 출력단자(OUT), 상기 제2 홀딩부(1160) 및 상기 제3 홀딩 트랜지스터(Q33)의 상기 게이트 전극에 전기적으로 연결된다. 상기 제4 홀딩 트랜지스터(Q34)의 제1 전극은 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극 및 상기 제2 홀딩부(1160)에 전기적으로 연결된다. 상기 제4 홀딩 트랜지스터(Q34)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제4 홀딩 트랜지스터(Q34)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제2 홀딩부(1160)는 제5 홀딩 트랜지스터(Q53), 제6 홀딩 트랜지스터(Q54), 제7 홀딩 트랜지스터(Q55) 및 제8 홀딩 트랜지스터(Q56)를 포함하여 상기 출력단자(OUT)가 플로팅되는 것을 방지한다.
상기 제5 홀딩 트랜지스터(Q53)의 게이트 전극은 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극 및 상기 제4 홀딩 트랜지스터(Q34)의 제1 전극에 전기적으로 연결된다. 상기 제5 홀딩 트랜지스터(Q53)의 제1 전극은 상기 제1 구동 트랜지스터(Q2)의 상기 제2 전극, 상기 제2 구동 트랜지스터(Q3)의 제1 전극, 상기 충전 캐패시터(C1)의 제2 스토리지 전극, 상기 제7 홀딩 트랜지스터(Q55)의 제2 전극 및 상기 제8 홀딩 트랜지스터(Q56)의 제1 전극에 전기적으로 연결된다. 상기 제5 홀딩 트랜지스터(Q53)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 제6 홀딩 트랜지스터(Q54)의 게이트 전극은 제2 클럭단자(CK2) 및 상기 제8 홀딩 트랜지스터(Q56)의 게이트 전극과 전기적으로 연결된다. 상기 홀수번째 스테이지의 상기 제2 클럭단자(CK2)에는 제2 클럭신호가 인가되고, 상기 짝수번째 스테이지의 상기 제2 클럭단자(CK2)에는 제1 클럭신호가 인가된다. 본 실시예에서, 상기 제2 클럭단자(CK2)에 인가되는 신호는 상기 제1 클럭단자(CK1)에 인가되는 신호와 서로 반대 위상을 갖는다. 상기 제6 홀딩 트랜지스터(Q54)의 제1 전극은 상기 제1 입력단자(IN1), 상기 버퍼 트랜지스터(Q1)의 제1 전극 및 상기 보조 트랜지스터(Q52a)의 제1 전극에 전기적으로 연결된다. 상기 제6 홀딩 트랜지스터(Q54)의 제2 전극은 상기 제7 홀딩 트랜지스터(Q55)의 제1 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 제1 방전 트랜지스터(Q51)의 상기 제1 전극, 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 상기 게이트 전극 및 상기 캐리부(1170)에 전기적으로 연결된다.
상기 제7 홀딩 트랜지스터(Q55)의 게이트 전극은 상기 제1 클럭 단자(CK1)에 전기적으로 연결된다. 상기 제7 홀드 트랜지스터(Q55)의 상기 제1 전극은 상기 제6 홀딩 트랜지스터(Q54)의 제2 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 제1 방전 트랜지스터(Q51)의 상기 제1 전극, 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 상기 게이트 전극 및 상기 캐리부(1170)에 전기적으로 연결된다. 상기 제7 홀드 트랜지스터(Q55)의 상기 제2 전극은 상기 제8 홀드 트랜지스터(Q56)의 제1 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다.
상기 제8 홀딩 트랜지스터(Q56)의 상기 게이트 전극은 상기 제2 클럭단자(CK2) 및 상기 제6 홀딩 트랜지스터(Q54)의 상기 게이트 전극에 전기적으로 연결되고, 상기 제8 홀딩 트랜지스터(Q56)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 출력단자(OUT)에 인가되는 상기 출력신호가 하이레벨인 경우, 상기 제2 홀딩 트랜지스터(Q32) 및 상기 제4 홀딩 트랜지스터(Q34)는 상기 제5 홀딩 트랜지스터(Q53)의 상기 게이트 전극을 상기 오프전압으로 풀다운(Pull-down)한다.
상기 출력단자(OUT)를 통하여 인가된 상기 출력신호가 로우레벨인 경우, 상기 제1 클럭단자(CK1)를 통하여 인가된 신호가 상기 제2 홀드 트랜지스터(Q32)를 통하여 상기 제5 홀드 트랜지스터(Q53)의 상기 게이트 전극에 인가된다. 본 실시예에서, 상기 출력신호가 하이레벨이 아닌 경우, 상기 제2 홀드 트랜지스터(Q32)의 상기 게이트 전극에 인가되는 전압의 레벨은 상기 제1 클럭단자(CK1)를 통하여 인 가된 신호의 하이레벨에서 상기 제1 홀딩 트랜지스터(Q31)의 문턱전압을 뺀 값과 동일하다. 즉, 상기 출력신호가 하이레벨이 아닌 경우, 상기 제1 클럭단자(CK1)을 통하여 인가된 신호와 동기된 신호가 상기 제5 홀딩 트랜지스터(Q53)의 상기 게이트 전극에 인가된다.
상기 제2 클럭단자(CK2)를 통하여 인가된 신호가 하이레벨인 경우, 상기 제8 홀딩 트랜지스터(Q56)는 상기 오프전압단자(VOFF)에 인가된 상기 오프전압은 상기 제8 홀딩 트랜지스터(Q56)를 통하여 상기 출력단자(OUT)에 인가된다.
상기 캐리부(1170)는 캐리 트랜지스터(Q6)를 포함하고, 상기 충전 캐패시터(C1)에 충전된 전하와, 상기 제1 클럭단자(CK1)를 통하여 인가된 신호를 근거로 상기 캐리신호를 출력한다.
상기 캐리 트랜지스터(Q6)의 게이트 전극은 상기 버퍼 트랜지스터(Q1)의 제2 전극에 전기적으로 연결되고, 상기 캐리 트랜지스터(Q6)의 제1 전극은 상기 제1 클럭단자(CK1)에 전기적으로 연결된다. 상기 캐리 트랜지스터(Q6)의 제2 전극은 상기 출력단자(OUT)와 전기적으로 분리된 캐리단자(CR[N+1])에 캐리신호를 인가한다. 따라서, 상기 출력단자(OUT)를 통하여 출력되는 상기 출력신호가 왜곡되더라도, 상기 캐리신호의 레벨은 균일하게 유지된다.
도 9는 상기 도 8에 도시된 스테이지를 포함하는 쉬프트 레지스터를 나타내는 평면도이다.
도 9를 참조하면, 상기 쉬프트 레지스터는 제1 내지 제N 스테이지들(SRC1, SRC2, SRC3, ... SRCN)을 포함한다.
상기 스캔개시신호(STVP)는 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1)에 인가된다. 상기 캐리신호는 이전 스테이지(SRCp-1)의 캐리단자(CRp-1)에서 출력되어 현재 스테이지(SRCp)의 제1 입력단자(IN1)에 인가된다. 상기 현재 스테이지(SRCp)의 출력단자(OUT)를 통하여 출력된 출력신호(Gp)는 이전 스테이지(SRCp-1)의 제2 입력단자(IN2)에 인가된다. 상기 제1 클럭(CKV)은 홀수번째 스테이지들(SRC1, SRC3, ... SRCN-1)의 제1 클럭단자(CK1) 및 짝수번째 스테이지들(SRC2, SRC4, ... SRCN)의 제2 클럭단자(CK2)에 인가된다. 상기 제2 클럭(CKVB)은 상기 짝수번째 스테이지들(SRC2, SRC4, ... SRCN)의 제1 클럭단자(CK1) 및 상기 홀수번째 스테이지들(SRC1, SRC3, ... SRCN-1)의 제2 클럭단자(CK2)에 인가된다. 상기 오프전압(VSS)은 상기 각 스테이지의 상기 오프전압단자(VOFF)에 인가된다. 마지막 스테이지(SRCN)의 출력신호(GOUT LAST)는 상기 각 스테이지의 단자에 인가된다. 상기 마지막 스테이지(SRCN)의 출력신호(GOUT LAST)는 N번째 게이트 라인에 인가되는 출력신호(GN)이다.
동작시, 상기 쉬프트 레지스터의 각 스테이지는 상기 스캔개시신호(STVP), 상기 제1 클럭신호(CKV), 상기 제2 클럭신호(CKVB), 상기 오프전압(VSS), 제1 내지 제N-1 캐리신호들(CR1, ... CRN-1) 및 상기 마지막 스테이지의 출력신호(GOUT LAST)에 근거하여 제1 내지 제N 게이트 라인들에 순차적으로 출력신호들(G1, ... GN)을 인가한다.
도 10은 상기 도 9에 도시된 쉬프트 레지스터의 타이밍도이다.
도 9 및 도 10을 참조하면, 상기 제1 클럭(CKV)과 상기 제2 클럭(CKVB)은 서 로 반대되는 위상을 갖는다. 상기 스캔개시신호(STV)는 각 프레임(Frame)의 초기(Initial Stage)에만 하이상태를 갖는다. 상기 오프전압(VSS)은 로우레벨을 유지한다. 상기 출력신호들(G1, G2, G3, ... GN)은 상기 게이트라인들에 순차적으로 인가된다.
도 11은 상기 도 9에 도시된 쉬프트 레지스터를 포함하는 표시장치를 나타내는 평면도이다.
도 9 및 도 11을 참조하면, 상기 표시장치(1500)는 게이트 구동회로(1102), 표시패널(1300), 데이터 드라이버(1370), 신호선택회로(1372) 및 연성회로기판(1400)을 포함한다.
상기 표시패널(1300)은 제1 기판(1310), 상기 제1 기판(1310)과 마주보는 제2 기판(1320) 및 상기 제1 기판(1310)과 상기 제2 기판(1320)과의 사이에 개재된 액정층(미도시)을 포함한다.
상기 제1 기판(1310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 구분된다.
상기 제1 기판(1310)은 상기 표시영역(DA) 내에 복수개의 게이트 라인들(GL1, ... GLN), 복수개의 데이터 라인들(DL1, ... DLM), 복수개의 화소 박막트랜지스터들(TFT) 및 복수개의 액정 캐패시터들(Clc)을 포함한다.
상기 게이트 라인들(GL1, ... GLN)은 제1 방향(D1)으로 연장되고, 상기 제1 주변영역(PA1) 내에서 상기 게이트 구동회로(1102)의 각 스테이지의 출력단자에 전기적으로 연결된다. 상기 데이터 라인들(DL1, ... DLN)은 상기 제1 방향(D1)에 수 직한 제2 방향(D2)으로 연장되고, 상기 제2 주변영역(PA2) 내에서 상기 신호선택회로(1372)와 전기적으로 연결된다. 상기 게이트 라인들(GL1, ... GLN)과 상기 데이터 라인들(DL1, ... DLM)은 매트릭스 형상으로 배열된 복수개의 화소영역들을 정의한다.
상기 각 화소 박막트랜지스터(TFT)는 상기 게이트 라인들(GL1, ... GLN) 중의 하나 및 상기 데이터 라인들(DL1, ... DLN) 중의 하나에 전기적으로 연결되어 상기 액정 캐패시터(Clc)에 데이터 신호를 인가한다.
상기 게이트 구동회로(1102)는 도 9에 도시된 상기 쉬프트 레지스터를 포함하며, 상기 제1 주변영역(PA1) 내에 배치된다. 상기 게이트 구동회로(100)는 상기 게이트 라인들(GL1, ... GLN)과 전기적으로 연결되어 상기 게이트 라인들(GL1, ... GLN)에 상기 게이트 신호들(G1, ... GN)을 순차적으로 인가한다. 본 실시예에서, 상기 게이트 구동회로(1102)는 상기 제1 기판(1310) 상에 상기 화소 박막트랜지스터(TFT)와 동일한 층으로부터 형성된다. 이때, 상기 게이트 구동회로(1102)가 칩의 형태로 상기 제1 기판(1310) 상에 배치될 수도 있다.
상기 데이터 구동회로(1370)는 상기 제2 주변영역(PA2) 내에 배치되고, 데이터 신호전송라인들(DTL1, ... DTLK)을 통하여 상기 신호선택회로(1372)와 전기적으로 연결되어 상기 신호선택회로(1372)에 원시 데이터 신호들을 인가한다. 본 실시예에서는, 상기 데이터 구동회로(1370)는 칩의 형태로 상기 제1 기판(1310) 상에 배치된다. 이때, 상기 데이터 드라이버(1370)가 상기 제1 기판(1310) 상에 상기 화소 박막트랜지스터(TFT)와 동일한 층으로부터 형성될 수도 있다.
상기 신호선택회로(1372)는 상기 제2 주변영역(PA2) 내에 배치된다. 상기 신호선택회로(1372)는 상기 데이터 라인들(DL1, ... DLM)과 전기적으로 연결되어 상기 데이터 신호전송라인들(DTL1, ... DTLK)을 통하여 인가받은 원시 데이터 신호들을 분리하여 상기 데이터 라인들(DL1, ... DLM)에 인가한다. 본 실시예에서, 상기 신호선택회로(1372)는 복수개의 신호선택 트랜지스터들(도시되지 않음)을 포함하고, 상기 데이터 라인들(DL1, ... DLM)의 수는 상기 데이터 신호전송라인들(DTL1, ... DTLK)의 수의 2배이다. 상기 신호선택회로(1372)는 상기 제1 기판(1310) 상에 직접 형성되며, 상기 화소 박막트랜지스터(TFT)와 동일한 층으로부터 형성된다. 상기 표시장치(1500)가 상기 신호선택회로(1372)를 포함하여 상기 데이터 구동회로(1370)의 디자인마진이 향상된다.
상기 연성회로기판(1400)은 상기 주변영역(PA2)의 일부에 부착되어 외부장치(도시되지 않음)와 상기 데이터 드라이버(1370)를 전기적으로 연결한다.
상기와 같은 본 실시예에 따르면, 상기 각 스테이지가 상기 보조 트랜지스터(Q52a)를 포함하여, 상기 제2 방전 트랜지스터(Q52)가 오동작하더라도 상기 방전부(1140)는 정상적으로 동작한다. 또한, 상기 보조 트랜지스터(Q52a)는 상기 제2 방전 트랜지스터(Q52)에 인가되는 전압을 분할하여 상기 제2 방전 트랜지스터(Q52)의 수명이 연장되고, 상기 방전부(1140)의 구동이 안정된다.
실시예 3
도 12는 본 발명의 제3 실시예에 따른 스테이지를 나타내는 회로도이다. 본 실시예에서, 구동부를 제외한 나머지 구성요소는 실시예 2와 동일하므로 중복되는 상세한 설명은 생략한다. 본 실시예에서, 트랜지스터의 제1 및 제2 전극들은 각각 소오스 및 드레인 전극들이다. 이때, 상기 트랜지스터의 상기 제1 및 제2 전극들이 각각 드레인 및 소오스 전극들일 수도 있다.
도 12를 참조하면, 상기 스테이지(1071)는 게이트 라인(GL)을 통하여 화소(1050)와 전기적으로 연결된다.
상기 스테이지(1071)는 버퍼부(1110), 충전부(1120), 구동부(1131), 방전부(1141), 제1 홀딩부(1150), 제2 홀딩부(1160) 및 캐리부(1170)를 포함하여, 스캔개시신호 또는 이전 스테이지의 캐리신호를 근거로 게이트 신호(또는 스캔 신호)를 상기 게이트 라인(GL)에 출력한다.
상기 구동부(1131)는 제1 구동 트랜지스터(Q2), 제2 구동 트랜지스터(Q3) 및 보조 트랜지스터(Q3a)를 포함한다.
상기 제1 구동 트랜지스터(Q2)의 제1 전극은 제1 클럭단자(CK1)에 전기적으로 연결된다. 홀수번째 스테이지의 상기 제1 클럭단자(CK1)에는 제1 클럭신호가 인가되고, 짝수번째 스테이지의 제1 클럭단자(CK1)에는 제2 클럭신호가 인가된다. 상기 제1 구동 트랜지스터(Q2)의 게이트 전극은 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 방전부(1140) 및 상기 제2 홀딩부(1160)에 전기적으로 연결된다. 상기 제1 구동 트랜지스터(Q2)의 제2 전극은 상기 충전 캐패시터(C1)의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다.
상기 제2 구동 트랜지스터(Q3)의 게이트 전극은 제2 입력단자(IN2)에 전기적 으로 연결된다. 상기 제2 구동 트랜지스터(Q3)의 제1 전극은 상기 보조 트랜지스터(Q3a)의 제2 전극에 전기적으로 연결된다. 상기 제2 구동 트랜지스터(Q3)의 제2 전극은 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 보조 트랜지스터(Q3a)의 게이트 전극은 상기 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 보조 트랜지스터(Q3a)의 제1 전극은 상기 충전 캐패시터(C1)의 제2 스토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다. 상기 보조 트랜지스터(Q3a)의 제2 전극은 상기 제2 구동 트랜지스터(Q3)의 상기 제1 전극에 전기적으로 연결된다. 즉, 상기 보조 트랜지스터(Q3a)는 상기 제2 구동 트랜지스터(Q3)와 직렬연결된다.
상기 방전부(1141)는 제1 방전 트랜지스터(Q51) 및 제2 방전 트랜지스터(Q52)를 포함한다. 상기 방전부(1141)는 제2 입력단자(IN2)를 통하여 인가되는 다음 스테이지의 출력신호에 응답하여 상기 충전 캐패시터(C1)에 충전된 전하를 상기 오프전압단자(VOFF)로 1차 방전한다. 또한, 상기 방전부(1141)는 마지막 스캔신호 단자(GOUT_LAST)를 통하여 인가되는 마지막 스캔신호에 응답하여 상기 충전 캐패시터(C1)에 충전된 전하를 상기 오프전압단자(VOFF)로 2차 방전한다.
상기 제1 방전 트랜지스터(Q51)의 게이트 전극은 상기 제2 입력단자(IN2)에 전기적으로 연결되고, 상기 제1 방전 트랜지스터(Q51)의 제1 전극은 상기 충전 캐패시터(C1)의 제1 스토리지 전극에 전기적으로 연결된다. 상기 제1 방전 트랜지스터(Q51)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 제2 방전 트랜지스터(Q52)의 게이트 전극은 상기 마지막 스캔신호 단자 (GOUT_LAST)에 전기적으로 연결되고, 상기 제2 방전 트랜지스터(Q52)의 제1 전극은 상기 버퍼부(1110)를 통하여 상기 충전 캐패시터(C1)에 전기적으로 연결된다. 상기 제2 방전 트랜지스터(Q52)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다.
상기와 같은 본 실시예에 따르면, 상기 각 스테이지가 상기 보조 트랜지스터(Q3a)를 포함하여, 상기 제2 구동 트랜지스터(Q3)가 오동작하더라도 상기 구동부(1141)는 정상적으로 동작한다. 또한, 상기 보조 트랜지스터(Q3a)는 상기 제2 구동 트랜지스터(Q3)에 인가되는 전압을 분할하여 상기 제2 구동 트랜지스터(Q3)의 수명이 연장되고, 상기 방전부(1141)의 구동이 안정된다.
상기 실시예들에서는 상기 보조 트랜지스터가 상기 방전 트랜지스터 및 상기 구동 트랜지스터에 직렬연결된다. 그러나, 상기 보조 트랜지스터가 다른 트랜지스터에 직렬연결될 수도 있다.
상기와 같은 본 발명에 따르면, 상기 각 스테이지가 상기 보조 트랜지스터를 포함하여, 상기 보조 트랜지스터와 직렬연결된 스위칭 트랜지스터가 오동작하더라도 상기 각 스테이지는 정상적으로 동작한다. 따라서, 상기 게이트 구동회로의 오동작이 감소하여 상기 표시장치의 화질이 향상된다. 또한, 상기 보조 트랜지스터는 상기 스위칭 트랜지스터에 인가되는 전압을 분할하여 상기 스위칭 트랜지스터의 수명이 연장되고, 상기 각 스테이지의 구동이 안정된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,
    상기 각 스테이지는
    개시신호 및 이전 스테이지의 출력신호 중의 하나와, 클럭신호를 입력받아 출력신호를 출력하는 구동부; 및
    다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터, 및 상기 다음 스테이지의 출력신호를 입력받는 게이트 전극을 가지며 상기 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 상기 출력신호를 방전하는 방전부를 포함하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 방전 트랜지스터 및 상기 보조 트랜지스터는 아몰퍼스 실리콘 박막트랜지스터인 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1항에 있어서, 상기 방전 트랜지스터의 상기 게이트 전극은 상기 보조 트랜지스터의 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제3항에 있어서, 상기 방전 트랜지스터의 드레인 전극은 상기 보조 트랜지스 터의 소오스 전극과 전기적으로 연결되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제3항에 있어서, 상기 방전 트랜지스터의 소오스 전극은 상기 보조 트랜지스터의 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제1항에 있어서, 상기 방전 트랜지스터는 상기 게이트 전극 상에 배치된 채널층, 상기 채널층 상에 배치된 제1 전극, 상기 채널층 상에 상기 제1 전극과 이격되어 배치된 제2 전극을 더 포함하고, 상기 방전 트랜지스터의 상기 제1 및 제2 전극들에 의해 노출된 채널층은 I형상을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제1항에 있어서, 상기 방전 트랜지스터 및 상기 보조 트랜지스터는 상기 각 스테이지의 코너(Corner)에 인접하게 배치되는 것을 특징으로 하는 쉬프트 레지스터.
  8. 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,
    상기 각 스테이지는
    개시신호 및 이전 스테이지의 출력신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부; 및
    다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터, 및 상기 다음 스테이지의 출력신호를 입력받는 보조 게이트 전극을 가지며 상기 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 상기 출력신호를 방전하는 방전부를 포함하는 쉬프트 레지스터.
  9. 제8항에 있어서, 상기 방전 트랜지스터 및 상기 보조 트랜지스터는 아몰퍼스 실리콘 박막트랜지스터인 것을 특징으로 하는 쉬프트 레지스터.
  10. 제8항에 있어서, 상기 구동부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 하나와, 상기 제1 클럭신호 및 상기 제2 클럭신호 중의 상기 하나를 근거로 출력신호를 출력하고,
    상기 각 스테이지는 상기 개시신호 및 상기 이전 스테이지의 상기 캐리신호 중의 상기 하나를 입력받아 상기 출력신호와 분리된 캐리신호를 출력하는 캐리부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,
    상기 각 스테이지는
    출력신호를 제어하는 제어 트랜지스터 및 상기 제어 트랜지스터와 직렬연결된 보조 트랜지스터를 포함하고, 개시신호 및 이전 스테이지의 출력신호 중의 하나 와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 상기 출력신호를 출력하는 구동부; 및
    다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 쉬프트 레지스터.
  12. 제11항에 있어서, 상기 제어 트랜지스터 및 상기 보조 트랜지스터는 아몰퍼스 실리콘 박막트랜지스터인 것을 특징으로 하는 쉬프트 레지스터.
  13. 제11항에 있어서, 상기 방전 트랜지스터의 상기 게이트 전극은 상기 보조 트랜지스터의 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 쉬프트 레지스터.
  14. 제13항에 있어서, 상기 방전 트랜지스터의 드레인 전극은 상기 보조 트랜지스터의 소오스 전극과 전기적으로 연결되는 것을 특징으로 하는 쉬프트 레지스터.
  15. 제13항에 있어서, 상기 방전 트랜지스터의 소오스 전극은 상기 보조 트랜지스터의 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 쉬프트 레지스터.
  16. 제11항에 있어서, 상기 구동부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 하나와, 상기 제1 클럭신호 및 상기 제2 클럭신호 중의 상기 하나를 근거로 출력신호를 출력하고,
    상기 각 스테이지는 상기 개시신호 및 상기 이전 스테이지의 상기 캐리신호 중의 상기 하나를 입력받아 상기 출력신호와 분리된 캐리신호를 출력하는 캐리부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  17. 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시하는 표시패널;
    개시신호 및 이전 스테이지의 출력신호 중의 하나와, 클럭신호를 입력받아 출력신호를 출력하는 구동부와, 다음 스테이지의 출력신호를 입력받는 게이트 전극을 갖는 방전 트랜지스터 및 상기 다음 스테이지의 출력신호를 입력받는 보조 게이트 전극을 가지며 상기 방전 트랜지스터에 직렬연결된 보조 트랜지스터를 구비하여 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성되는 게이트 구동회로; 및
    복수개의 데이터 신호들을 상기 데이터 라인들에 인가하는 데이터 구동회로를 포함하는 표시장치.
  18. 제17항에 있어서, 상기 데이터 구동회로는 칩의 형태로 상기 표시패널 상에 부착되는 것을 특징으로 하는 표시장치.
  19. 제17항에 있어서, 상기 데이터 구동회로와 상기 데이터 라인 사이에 배치되어 상기 데이터 구동회로로부터 인가된 원시 데이터 신호들을 분할하여 상기 데이터 신호들을 생성하는 신호선택회로를 더 포함하는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 신호선택회로는 상기 표시패널 상에 직접 형성되는 것을 특징으로 하는 표시장치.
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