CN110010078B - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路和显示装置 Download PDF

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Abstract

本公开提供了一种移位寄存器单元、栅极驱动电路和显示装置。移位寄存器单元包括衬底，以及设置在衬底上的第一充电晶体管、第一放电晶体管和第一存储电容。第一放电晶体管的沟道宽长比小于第一充电晶体管的沟道宽长比。衬底包括第一矩形区域，所述第一矩形区域具有沿第一方向的长度和沿与第一方向垂直的第二方向的宽度。第一放电晶体管在所述衬底上的正投影与第一存储电容在所述衬底上的正投影沿第一方向排列在所述第一矩形区域中，并且第一放电晶体管和第一存储电容在所述衬底上的正投影与第一充电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中。

Description

移位寄存器单元、栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，具体地涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
在基于薄膜晶体管(Thin Film Transistor，TFT)的液晶显示器(Liquid CrystalDevice，LCD)或有源矩阵有机发光显示器(Active Matrix Organic Light EmittingDisplay,AMOLED)中，可以将阵列基板栅极驱动电路(Gate drive On Array，GOA)形成于显示面板的边框处，以向各个像素行提供栅极驱动信号。GOA包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一个像素行。移位寄存器单元在像素行排列方向的尺寸受到像素尺寸的限制。
发明内容
本公开提出了一种移位寄存器单元、栅极驱动电路和显示装置。
根据本公开的一个方面，提供了一种移位寄存器单元。所述移位寄存器单元包括衬底以及设置在衬底上的第一充电晶体管、第一放电晶体管和第一存储电容。第一放电晶体管的沟道宽长比小于第一充电晶体管的沟道宽长比。所述衬底包括第一矩形区域，所述第一矩形区域具有沿第一方向的长度和沿与第一方向垂直的第二方向的宽度。第一放电晶体管在所述衬底上的正投影与第一存储电容在所述衬底上的正投影沿第一方向排列在所述第一矩形区域中，并且第一放电晶体管和第一存储电容在所述衬底上的正投影与第一充电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中。
在一些实施例中，所述第一放电晶体管、第一存储电容和第一充电晶体管在所述衬底上的正投影紧密地覆盖所述第一矩形区域。
在一些实施例中，第一放电晶体管的沟道为沿第一方向延伸的条状结构。
在一些实施例中，第一充电晶体管的沟道为沿第一方向延伸的条状结构或包括多个沿第一方向延伸的条状结构的叉指结构。
在一些实施例中，所述第一方向是所述移位寄存器单元用于驱动的像素行的延伸方向，以及第一矩形区域的宽度等于像素尺寸。
在一些实施例中，第一放电晶体管的第一极和第二极之一与第一充电晶体管的第一极和第二极之一的一部分复用同一电极结构。
在一些实施例中，所述移位寄存器单元还包括第一输出信号端、第一充电信号端和第一放电信号端。第一充电晶体管的控制极与充电节点电连接，第一充电晶体管的第一极与第一充电信号端电连接，第一充电晶体管的第二极与第一输出信号端电连接，第一充电晶体管被配置为在充电节点的电压的控制下将来自第一充电信号端的第一充电信号传送到第一输出信号端。第一放电晶体管的控制极与放电节点电连接，第一放电晶体管的第一极与第一放电信号端电连接，第一放电晶体管的第二极与第一输出信号端电连接，第一放电晶体管被配置为在放电节点的电压的控制下将来自第一放电信号端的第一放电信号传送到第一输出信号端。第一存储电容的第一端电连接到充电节点，第一存储电容的第二端电连接到第一输出信号端。
在一些实施例中，移位寄存器单元还包括第一附加放电晶体管。第一附加放电晶体管在所述衬底上的正投影与第一放电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中，第一放电晶体管和第一附加放电晶体管在所述衬底上的正投影与第一存储电容在所述衬底上的正投影沿第一方向排列在所述第一矩形区域中，并且第一放电晶体管、第一附加放电晶体管和第一存储电容在所述衬底上的正投影与第一充电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中。
在一些实施例中，所述第一放电晶体管、第一附加放电晶体管、第一存储电容和第一充电晶体管在所述衬底上的正投影紧密地覆盖所述第一矩形区域。
在一些实施例中，第一附加放电晶体管的沟道为沿第一方向延伸的条状结构。
在一些实施例中，第一附加放电晶体管的第一极和第二极之一与第一放电晶体管的第一极和第二极之一复用同一电极结构。
在一些实施例中，移位寄存器单元还包括第一附加放电信号端。第一附加放电晶体管的控制极与附加放电节点电连接，第一附加放电晶体管的第一极与第一附加放电信号端电连接，第一附加放电晶体管的第二极与第一输出信号端电连接，第一附加放电晶体管被配置为在附加放电节点的电压的控制下将来自第一附加放电信号端的第一附加放电信号传送到第一输出信号端。
在一些实施例中，移位寄存器单元还包括设置在衬底上的第二充电晶体管、第二放电晶体管和第二存储电容。第二放电晶体管的沟道宽长比小于第二充电晶体管的沟道宽长比。所述衬底包括第二矩形区域，第二矩形区域与第一矩形区域具有公共边，并且第一矩形区域与第二矩形区域相对于所述公共边是镜面对称的。第二充电晶体管、第二放电晶体管和第二存储电容在第二矩形区域中的布置与第一充电晶体管、第一放电晶体管和第一存储电容在第一矩形区域中的布置相对于所述公共边是镜面对称的。
根据本公开的另一方面，提供了一种栅极驱动电路。所述栅极驱动电路包括多个级联的根据上述任一实施例所述的移位寄存器单元。
根据本公开的另一方面，提供了一种显示装置。所述显示装置包括根据上述任一实施例所述的栅极驱动电路。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A示出了单个薄膜晶体管的示意电路图。
图1B示出了图1A所示的薄膜晶体管的示意分层结构图。
图1C和图1D分别示出了图1A所示的薄膜晶体管的具有不同示例结构的示意版图。
图2A示出了根据本公开实施例的移位寄存器单元的示意电路图。
图2B示出了图2A所示的移位寄存器单元的输出子电路的一种示意元件布局。
图2C示出了图2A所示的移位寄存器单元的输出子电路的另一示意元件布局。
图2D示出了在图2C所示的元件布局下输出子电路的示意版图。
图3A示出了根据本公开另一实施例的移位寄存器单元的输出子电路的示意电路图。
图3B示出了图3A所示的移位寄存器单元的输出子电路的示意元件布局。
图3C示出了图3B所示的元件布局下输出子电路的示意版图。
图4A示出了根据本公开另一实施例的移位寄存器单元的第一输出子电路和第二输出子电路的示意电路图。
图4B示出了图4A所示的第一输出子电路和第二输出子电路的的示意元件布局。
图4C示出了图4B所示的布局下第一输出子电路和第二输出子电路的示意版图。
图5示出了根据本公开实施例的显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“连接”或“电连接”可以是指两个组件直接连接或电连接，也可以是指两个组件之间经由一个或多个其他组件连接或电连接。此外，这两个组件可以通过有线或无线方式连接或电连接。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。根据在电路中的作用，本公开实施例使用的晶体管主要为开关晶体管。本公开中使用的晶体管包括“控制极”、“第一极”和“第二极”。在使用薄膜晶体管的实施例中，控制极指的是薄膜晶体管的栅极，第一极指代薄膜晶体管的源极和漏极中的一个，第二极指代薄膜晶体管的源极和漏极中的另一个。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在以下示例中以N型薄膜晶体管作为示例进行描述。类似地，在其他实施例中，也可以P型薄膜晶体管来实现本公开的技术方案。
在本公开的采用N型薄膜晶体管进行描述的示例中，通过术语“上拉”来限定用于实现向输出信号端周期性地提供高电平信号的晶体管、节点和信号端等(例如，上拉晶体管)，通过术语“下拉”来限定用于实现向输出信号端提供恒定低电平信号的晶体管、节点和信号端等(例如，下拉晶体管)。应该理解的是，在采用P型薄膜晶体管的示例中，“上拉”和“下拉”应该互换。本领域技术人员应该理解的是，本公开实施例中，限定术语“上拉”可以与限定术语“充电”互换，而限定术语“下拉”可以与限定术语“放电”互换。
以下参考附图对本公开进行具体描述。
图1A示出了单个薄膜晶体管T1的示意电路图。
在图1A中，T1的控制极连接控制信号端CON，第一极连接输入信号端IN，第二极连接输出信号端OUT。T1在来自控制信号端CON的控制信号的控制下将来自输入信号端IN的信号传送到输出信号端OUT。
图1B示出了T1的示意分层结构图。图1B所示的结构中依次堆叠了衬底110、层间介质层130和覆盖层140。T1(如虚线框所示)形成在这一层叠结构中，因此可以将这一层叠结构称为阵列基板。应该理解的是，图1B中只是示例性的层叠结构，在其他实施例中，可以去除图1B中所示结构中的某些层，或增加新的层，本公开对此不加以限制。
T1的具体结构包括形成在衬底110上的有源层，有源层包括沟道131和位于沟道131两侧的掺杂区132。在有源区上形成有栅极绝缘层133，在栅极绝缘层133上形成有栅极134，二者都被层间介质层130覆盖于有源层上。有源层的沟道131在衬底110上的正投影与栅极134在衬底110上的正投影的位置相对应。层间介质层130还在掺杂区132上方的位置处具有通孔，在通孔中形成有第一极135和第二极136。第一极135和第二极136分别与沟道131两侧的掺杂区132电连接。如图1B所示，在本实施例中，晶体管T1被示例为具有顶栅结构，但应该理解的是，在其他实施例中，晶体管T1也可以具有底栅结构或其他适当的结构，都不会影响本公开实施例的实现。
应该指出的是，薄膜晶体管T1导通时会沿图1B中沟道131延伸的方向(即图1B中的y方向)产生电流，电子所必须移动的距离定义为晶体管T1的沟道长度(即沟道131的长度)，这一方向也称为晶体管T1的长度方向。
图1C示出了T1的示意版图。在版图中，通过沟道131、第一极135和第二极136来标示薄膜晶体管T1的结构。图1C中还通过黑色方块示出了多个接触孔，以使得第一极135和第二极136能够与其它层进行电连接。例如，第一极135通过接触孔与输入信号端IN电连接，第二极136通过接触孔与输出信号端OUT电连接。此外，沟道131也与控制信号端CON电连接。
沟道131在与y方向垂直的x方向的尺寸称为晶体管T1的沟道宽度，这一方向也称为晶体管T1的宽度方向。该沟道宽度与沟道长度之比即为晶体管T1的沟道宽长比。
在图1C中，晶体管T1的沟道具有沿x方向的单个条状结构。在其他实施例中，晶体管T1可以实现为其他的版图结构。
图1D示出了根据另一实施例的具有叉指结构的薄膜晶体管T1的版图。如图1D所示，T1的第一极135、第二极136和沟道131分别具有叉指结构。其中，第一极135包括两个叉指，第二极136包括两个叉指，沟道131包括三个叉指。其中，每个叉指都沿x方向延伸。
假定每个接触孔对应的沟道宽度相同，可以看出如图1D所示的薄膜晶体管T1的沟道宽度是如图1C所示的薄膜晶体管T1的沟道宽度的三倍。
图2A示出了根据本公开实施例的移位寄存器单元200的示意电路图。应该理解的是，图2A中的电路结构只是示例，在本公开的其他实施例中，移位寄存器单元可以具有任何适当的结构。本公开关注移位寄存器单元200的输出子电路210的结构。图2A所示的输出子电路210包括第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1。一般地，第一上拉晶体管Tu1的沟道宽长比往往要比第一下拉晶体管Td1的沟道宽长比大得多。
通常，第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1在衬底上是沿面板上像素行延伸的方向依次布置的。例如，如图2B所示，第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1沿x方向顺序地布置，并且每个元件在y方向的尺寸受到像素尺寸的限制。其中，x方向对应于面板上像素行延伸的方向。
在像素尺寸确定的情况下，为了实现更窄的边框，期望输出子电路210的各个元件在x方向上覆盖的长度较小(移位寄存器单元位于面板的边框区域)。因此，应该尽可能地优化输出子电路210的面板空间利用率，即减少输出子电路210所覆盖的面板区域内未布置元件的区域。在图2B所示的元件版图布局中，为了实现较高的空间利用率，需要每个元件都在y方向上覆盖像素尺寸。这需要将第一上拉晶体管Tu1和第一下拉晶体管Td1分别实现为具有多个叉指的叉指结构，其中每个叉指沿x方向延伸，每个叉指结构中的多个叉指沿y方向排列并覆盖像素尺寸。
一方面，对于沟道宽长比较小的第一下拉晶体管Td1，为了保证晶体管性能的稳定，往往不希望将其实现为具有多个短叉指的叉指结构，这导致第一下拉晶体管Td1的区域空间不能充分利用；另一方面，对于每个晶体管，叉指结构中的叉指数量越多，每个叉指的长度就越短，这不利于晶体管的散热。
图2C示出了图2A所示的移位寄存器单元200的输出子电路210的另一种示意元件布局。与图2B中的元件布局不同的是，图2C中的第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1并不是沿x方向依次布置的。在图2C中，输出子电路210中的第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1布置在衬底上的第一矩形区域220中，并且第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1紧密覆盖第一矩形区域220。
应该理解的是，这里的“第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1紧密覆盖第一矩形区域220”并不表示第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1之间无缝隙地布置在第一矩形区域220上，而是指第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1在工艺和结构允许的情况下尽可能地在第一矩形区域220相互接近，而不会刻意在第一矩形区域220上留存空白区域。实际上，如例如下图2D所示，在第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1还需要设置用于进行电连接的连接线。“紧密覆盖”并不是指不为连接线提供布置空间，而是意味着在满足通过连接线实现电连接的基本电路需要的情况下，第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1尽可能地占据第一矩形区域220的最大面积。下文中的“紧密覆盖”也应类似地理解，不再赘述。
在第一矩形区域220中，第一下拉晶体管Td1和第一存储电容C1沿x方向布置，并且第一下拉晶体管Td1和第一存储电容C1的整体与第一上拉晶体管Tu1沿y方向布置。如此，第一上拉晶体管Tu1和第一下拉晶体管Td1每一个的范围都被拉长，不但能够使第一下拉晶体管Td1的空间利用率提高，还能够改善第一上拉晶体管Tu1和第一下拉晶体管Td1的散热能力。由于空间利用率提高，输出子电路210在x方向的长度能够更短，更有利于窄边框的实现。
图2D示出了在图2C所示的元件布局下输出子电路210的示意版图。
如图2D所示，第一下拉晶体管Td1在衬底上的正投影与第一存储电容C1在衬底上的正投影沿x方向排列在第一矩形区域220中，并且第一下拉晶体管Td1和第一存储电容C1在衬底上的正投影与第一上拉晶体管Tu1在衬底上的正投影沿y方向排列在第一矩形区域220中。
在图2D所示的实施例中，第一下拉晶体管Td1的第一极和第二极之一(即，第一下拉晶体管Td1的在图2D中更靠近下方的电极)与第一上拉晶体管Tu1的第一极和第二极之一(即，第一上拉晶体管Tu1的在图2D中更靠近上方的电极)的一部分复用同一电极结构，在图2D中，这一复用的电极结构通过表示Td1的虚线框和表示Tu1的虚线框的交叠部分示出。
在图2D中，由于第一下拉晶体管Td1的沟道宽长比与第一上拉晶体管Tu1的宽长比相比小得多，因此将其实现为与图1C中的结构类似的单指结构，其中，第一下拉晶体管Td1的沟道为沿x方向的条状结构，其一端连接到下拉节点PD。
在图2D中，将沟道宽长比较大的第一上拉晶体管Tu1实现为与图1D中的结构类似的叉指结构，其中第一上拉晶体管Tu1的沟道包括多个沿第一方向延伸的条状结构(即叉指)，每个叉指都连接到上拉节点PU。应该理解的是，在其他实施例中，第一上拉晶体管Tu1亦可实现为单指结构。
第一下拉晶体管Td1与第一上拉晶体管Tu1中部分复用的电极共同电连接到第一输出信号端OUT1。第一下拉晶体管Td1的第一极和第二极中的另一电极电连接到下拉信号端(即VSS)(在其他实施例中，可以连接到与VSS不同的另一下拉信号端)。第一上拉晶体管Tu1的第一极和第二极中的另一电极电连接到第一上拉信号端(即CLK1)。
第一存储电容C1的一端电连接到上拉节点PU，第一存储电容C1的另一端电连接到第一输出信号端OUT1。第一存储电容C1的大小可根据C1在衬底上的正投影的面积、制作C1所使用的材料以及各层之间的距离等多种因素来调节。
应该理解的是，图2D中的结构只是为了示出本公开实施例中各元件之间的示例位置关系，各元件与各信号端之间的接线连接位置是示例性地，并不用于对本公开实施例的范围进行限制。
图3A示出了根据本公开另一实施例的移位寄存器单元的输出子电路310的示意电路图。与图2A中所示的输出子电路210相比，图3A中的输出子电路310还包括一个第一附加下拉晶体管Tda1。Tda1的沟道宽长比与Td1的沟道宽长比相同或接近。
如图3A所示，第一附加下拉晶体管Tda1的控制极与附加下拉节点PDa电连接，第一极与下拉信号端VSS电连接(在其他实施例中，也可连接到与VSS不同的其他下拉信号端)，第二极与第一输出信号端OUT1电连接。第一附加下拉晶体管Tda1被配置为在附加下拉节点PDa的电压的控制下将来自第一下拉信号端VSS的信号传送到第一输出信号端OUT1。
图3B示出了图3A所示的输出子电路310的示意元件布局。在图3B中，输出子电路310中的第一上拉晶体管Tu1、第一下拉晶体管Td1、第一附加下拉晶体管Tda1和第一存储电容C1布置在衬底上的第一矩形区域320中，并紧密覆盖第一矩形区域320。
第一附加下拉晶体管Tda1在衬底上的正投影与第一下拉晶体管Td1在衬底上的正投影沿y方向排列在第一矩形区域320中。进而，第一下拉晶体管Td1和第一附加下拉晶体管Tda1在衬底上的正投影与第一存储电容C1在衬底上的正投影沿x方向排列在第一矩形区域320中。并且，第一下拉晶体管Td1、第一附加下拉晶体管Tda1和第一存储电容C1在衬底上的正投影与第一上拉晶体管在衬底上的正投影沿y方向排列在第一矩形区域320中。
图3C示出了在图3B所示的元件布局下的示意版图。
在图3C所示的实施例中，第一附加下拉晶体管Tda1的第一极和第二极之一(即，第一附加下拉晶体管Tda1的在图3C中更靠近下方的电极)与第一下拉晶体管Td1的第一极和第二极之一(即，第一下拉晶体管Td1的在图3C中更靠近上方的电极)复用同一电极结构。在图3C中，这一复用的电极结构通过表示Tda1的虚线框和表示Td1的虚线框的交叠部分示出。
第一下拉晶体管Td1的第一极和第二极中的另一电极(即，第一下拉晶体管Td1的在图3C中更靠近下方的电极)与第一上拉晶体管Tu1的第一极和第二极之一(即，第一上拉晶体管Tu1的在图3C中更靠近上方的电极)的一部分复用同一电极结构。在图3C中，这一复用的电极结构通过表示Td1的虚线框和表示Tu1的虚线框的交叠部分示出。
在图3C中，由于第一下拉晶体管Td1和第一附加下拉晶体管Tda1的沟道宽长比都与第一上拉晶体管Tu1的宽长比相比小得多，因此将二者实现为单指结构，其中，第一附加下拉晶体管Tda1的沟道为沿x方向的条状结构，其一端连接到附加下拉节点PDa；第一下拉晶体管Td1的沟道为沿x方向的条状结构，其一端连接到下拉节点PD。
在图3C中，将沟道宽长比较大的第一上拉晶体管Tu1实现为叉指结构，其中第一上拉晶体管Tu1的沟道包括多个沿第一方向延伸的条状结构(即叉指)，每个叉指都连接到上拉节点PU。应该理解的是，在其他实施例中，第一上拉晶体管Tu1亦可实现为单指结构。
第一附加下拉晶体管Tda1与第一下拉晶体管Td1中复用的电极共同电连接到下拉信号端VSS。第一附加下拉晶体管Tda1的第一极和第二极中的另一电极连接到第一输出信号端OUT1。
第一下拉晶体管Td1与第一上拉晶体管Tu1中部分复用的电极共同电连接到第一输出信号端OUT1。第一下拉晶体管Td1的第一极和第二极中的另一电极电连接到下拉信号端VSS。
第一上拉晶体管Tu1的第一极和第二极中的另一电极电连接到第一上拉信号端CLK1。
第一存储电容C1的一端电连接到上拉节点PU，第一存储电容C1的另一端电连接到第一输出信号端OUT1。第一存储电容C1的大小可根据C1在衬底上的正投影的面积、制作C1所使用的材料以及各层之间的距离等多种因素来调节。
应该理解的是，图3C中的结构只是为了示出本公开实施例中各元件之间的示例位置关系，各元件与各信号端之间的接线连接位置是示例性地，并不用于对本公开实施例的范围进行限制。
图4A示出了根据本公开另一实施例的移位寄存器单元的第一输出子电路410和第二输出子电路420的示意电路图。第一输出子电路410与图2A中所示的输出子电路210相同。第二输出子电路420与第一输出子电路410具有相同的电路结构。第二输出子电路420包括设置在衬底上的第二上拉晶体管Tu2、第二下拉晶体管Td2和第二存储电容C2。第二输出子电路420中的第二上拉晶体管Tu2、第二下拉晶体管Td2和第二存储电容C2分别对应于第一输出子电路420中的第一上拉晶体管Tu1、第一下拉晶体管Td1和第一存储电容C1。
图4B示出了图4A所示的第一输出子电路410和第二输出子电路420的示意元件布局。
如图4B所示，衬底包括第一矩形区域430和第二矩形区域440。第二矩形区域440与第一矩形区域430具有公共边，并且第一矩形区域430与第二矩形区域440相对于所述公共边是镜面对称的。
第一输出子电路410布置在第一矩形区域430中，并且第二输出子电路420布置在第二矩形区域440中。其中，第一输出子电路410在第一矩形区域430中的布置与图2C中的输出子电路210在第一矩形区域220中的布置相同，在此不再赘述。第二输出子电路420在第二矩形区域440中的布置与第一输出子电路410在第一矩形区域430中的布置相对于所述公共边是镜面对称的。
图4C示出了在图4B所示的元件布局下第一输出子电路410和第二输出子电路420的示意版图。
在图4C中，第一输出子电路410的版图与图2D中的输出子电路210的版图相同，第二输出子电路420的版图与第一输出子电路410的版图镜面对称。因此，上文中参照图2D对输出子电路210进行的解释和说明在此同样适应性地使用，不再赘述。
本公开还提出了一种栅极驱动电路，所述栅极驱动电路包括根据本公开实施例的多个移位寄存器单元。每个移位寄存器单元可以包括参照图2A、2C和2D描述的输出子电路210或参照图3A、3B和3C描述的输出子电路310，或者可以包括参照图4A、4B和4C描述的第一输出子电路410和第二输出子电路420。
图5示出了根据本公开实施例的显示装置的示意方框图。如图5所示，显示装置500包括栅极驱动电路510。所述栅极驱动电路510可以通过如上所述的根据本公开的栅极驱动电路来实现。根据本公开实施例的显示装置500可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上的详细描述通过使用示意图、流程图和/或示例，已经阐述了众多实施例。在这种示意图、流程图和/或示例包含一个或多个功能和/或操作的情况下，本领域技术人员应理解，这种示意图、流程图或示例中的每一功能和/或操作可以通过各种结构、硬件、软件、固件或实质上它们的任意组合来单独和/或共同实现。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (14)

1.一种移位寄存器单元，包括衬底，以及设置在衬底上的第一充电晶体管、第一放电晶体管和第一存储电容，其中，第一放电晶体管的沟道宽长比小于第一充电晶体管的沟道宽长比，其中，
所述衬底包括第一矩形区域，所述第一矩形区域具有沿第一方向的长度和沿与第一方向垂直的第二方向的宽度，
第一放电晶体管在所述衬底上的正投影与第一存储电容在所述衬底上的正投影沿第一方向排列在所述第一矩形区域中，并且第一放电晶体管和第一存储电容在所述衬底上的正投影与第一充电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中；
其中，所述第一方向是所述移位寄存器单元用于驱动的像素行的延伸方向，且第一放电晶体管和第一充电晶体管的宽度方向为所述第一方向；
所述移位寄存器单元还包括第一附加放电晶体管，其中，
第一附加放电晶体管在所述衬底上的正投影与第一放电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中，第一放电晶体管和第一附加放电晶体管在所述衬底上的正投影与第一存储电容在所述衬底上的正投影沿第一方向排列在所述第一矩形区域中，并且第一放电晶体管、第一附加放电晶体管和第一存储电容在所述衬底上的正投影与第一充电晶体管在所述衬底上的正投影沿第二方向排列在所述第一矩形区域中。
2.根据权利要求1所述的移位寄存器单元，其中，所述第一放电晶体管、第一存储电容和第一充电晶体管在所述衬底上的正投影紧密地覆盖所述第一矩形区域。
3.根据权利要求1所述的移位寄存器单元，其中，第一放电晶体管的沟道为沿第一方向延伸的条状结构。
4.根据权利要求1所述的移位寄存器单元，其中，第一充电晶体管的沟道为沿第一方向延伸的条状结构或包括多个沿第一方向延伸的条状结构的叉指结构。
5.根据权利要求1所述的移位寄存器单元，其中，第一矩形区域的宽度等于像素尺寸。
6.根据权利要求1所述的移位寄存器单元，其中，第一放电晶体管的第一极和第二极之一与第一充电晶体管的第一极和第二极之一的一部分复用同一电极结构。
7.根据权利要求1所述的移位寄存器单元，还包括第一输出信号端、第一充电信号端和第一放电信号端，
第一充电晶体管的控制极与充电节点电连接，第一充电晶体管的第一极与第一充电信号端电连接，第一充电晶体管的第二极与第一输出信号端电连接，第一充电晶体管被配置为在充电节点的电压的控制下将来自第一充电信号端的第一充电信号传送到第一输出信号端，
第一放电晶体管的控制极与放电节点电连接，第一放电晶体管的第一极与第一放电信号端电连接，第一放电晶体管的第二极与第一输出信号端电连接，第一放电晶体管被配置为在放电节点的电压的控制下将来自第一放电信号端的第一放电信号传送到第一输出信号端，
第一存储电容的第一端电连接到充电节点，第一存储电容的第二端电连接到第一输出信号端。
8.根据权利要求1所述的移位寄存器单元，其中，所述第一放电晶体管、第一附加放电晶体管、第一存储电容和第一充电晶体管在所述衬底上的正投影紧密地覆盖所述第一矩形区域。
9.根据权利要求1所述的移位寄存器单元，其中，第一附加放电晶体管的沟道为沿第一方向延伸的条状结构。
10.根据权利要求1所述的移位寄存器单元，其中，第一附加放电晶体管的第一极和第二极之一与第一放电晶体管的第一极和第二极之一复用同一电极结构。
11.根据权利要求1所述的移位寄存器单元，还包括第一附加放电信号端，
第一附加放电晶体管的控制极与附加放电节点电连接，第一附加放电晶体管的第一极与第一附加放电信号端电连接，第一附加放电晶体管的第二极与第一输出信号端电连接，第一附加放电晶体管被配置为在附加放电节点的电压的控制下将来自第一附加放电信号端的第一附加放电信号传送到第一输出信号端。
12.根据权利要求1所述的移位寄存器单元，还包括设置在衬底上的第二充电晶体管、第二放电晶体管和第二存储电容，其中，第二放电晶体管的沟道宽长比小于第二充电晶体管的沟道宽长比，其中，
所述衬底包括第二矩形区域，第二矩形区域与第一矩形区域具有公共边，并且第一矩形区域与第二矩形区域相对于所述公共边是镜面对称的，以及
第二充电晶体管、第二放电晶体管和第二存储电容在第二矩形区域中的布置与第一充电晶体管、第一放电晶体管和第一存储电容在第一矩形区域中的布置相对于所述公共边是镜面对称的。
13.一种栅极驱动电路，包括多个级联的根据权利要求1-12中的任一项所述的移位寄存器单元。
14.一种显示装置，包括根据权利要求13所述的栅极驱动电路。
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