CN117813940A - 显示基板及显示装置 - Google Patents

Abstract

一种显示基板，所述显示基板包括多个晶体管，所述多个晶体管包括双栅晶体管。所述显示基板还包括：衬底、半导体层及多个桥接部。所述半导体层位于所述衬底的一侧。所述半导体层包括间隔设置的多个有源图案，至少一个有源图案包括相连接的有源部和至少一个过孔连接部，所述过孔连接部位于所述有源部的端部，所述有源部与晶体管对应设置，且用于形成与其对应的晶体管的沟道。所述多个桥接部位于所述半导体层远离所述衬底的一侧。各桥接部连接不同有源图案中的过孔连接部。其中，所述双栅晶体管与两个有源图案对应设置，所述桥接部分别连接所述两个有源图案中的过孔连接部；所述桥接部的材料的电阻率小于所述半导体层的材料的电阻率。

Description

显示基板及显示装置 技术领域

本公开涉及显示技术领域，尤其涉及一种显示基板及显示装置。

背景技术

晶体管是一种固体半导体器件，可以作为一种可变电流开关，能够基于输入电压控制输出电流，在显示装置中得到了广泛应用。与普通机械开关不同，晶体管利用电信号来控制自身的开合，所以开关速度可以非常快。

发明内容

一方面，提供一种显示基板，所述显示基板包括多个晶体管，所述多个晶体管包括双栅晶体管。所述显示基板还包括：衬底、半导体层及多个桥接部。所述半导体层位于所述衬底的一侧。所述半导体层包括间隔设置的多个有源图案，至少一个有源图案包括相连接的有源部和至少一个过孔连接部，所述过孔连接部位于所述有源部的端部，所述有源部与晶体管对应设置，且用于形成与其对应的晶体管的沟道。所述多个桥接部位于所述半导体层远离所述衬底的一侧。各桥接部连接不同有源图案中的过孔连接部。其中，所述双栅晶体管与两个有源图案对应设置，所述桥接部分别连接所述两个有源图案中的过孔连接部；所述桥接部的材料的电阻率小于所述半导体层的材料的电阻率。

在一些实施例中，显示基板包括：多个像素驱动电路，所述多个像素驱动电路沿第一方向排列成多列，沿第二方向排列成多行。其中，每个像素驱动电路包括多个晶体管，所述像素驱动电路中的多个晶体管包括所述双栅晶体管。

在一些实施例中，显示基板还包括：位于所述半导体层远离所述衬底的一侧，且依次层叠的至少一层栅导电层和至少一层源漏电极层。所述桥接部位于目标层，所述目标层为所述栅导电层和所述源漏电极层中的任意层。

在一些实施例中，所述双栅晶体管包括第一复位晶体管。与所述第一复位晶体管对应设置的两个有源图案分别为第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案沿所述第一方向依次间隔排列、且均沿所述第二方向延伸。所述第一有源图案包括相连接的第一有源部和第一过孔连接部，所述第一有源部用于形成所述第一复位晶体管的一个沟道。所述第二有源图案包括相连接的第二有源部和第二过孔连接部，所述第二有源部用于形成所述第一复位晶体管的另一个沟道。沿所述第一方向，所述第一过孔连接部和所述第二过孔连接部排列成一行。所述多个桥接部包括沿所述第一方向延伸的第一桥接部，所述第一桥接部分别连接所述第一过孔连接部和所述第二过孔连接部。

在一些实施例中，所述双栅晶体管包括补偿晶体管。与所述补偿晶体管对应设置的两个有源图案分别为第三有源图案和第四有源图案，所述第三有源图案沿所述第一方向延伸，所述第四有源图案沿所述第二方向延伸，所述第三有源图案和所述第四有源图案的延长线具有交点。所述第三有源图案包括相连接的第三有源部和第三过孔连接部，所述第三过孔连接部位于所述第三有源部靠近所述交点的一端，所述第三有源部用于形成所述补偿晶体管的一个沟道。所述第四有源图案包括相连接的第四有源部和第四过孔连接部，所述第四过孔连接部位于所述第四有源部靠近所述交点的一端，所述第四有源部用于形成所述补偿晶体管的另一个沟道。所述多个桥接部还包括第二桥接部，所述第二桥接部分别连接所述第三过孔连接部和所述第四过孔连接部。

在一些实施例中，所述双栅晶体管包括第一复位晶体管和补偿晶体管。所述第二有源图案还包括与所述第二有源部相连接的第五过孔连接部，所述第五过孔连接部位于所述第二有源部远离所述第二过孔连接部的一端。与所述补偿晶体管对应设置的第三有源图案还包括：与所述第三有源部相连接的第六过孔连接部，所述第六过孔连接部位于所述第三有源部远离所述第三过孔连接部的一端。所述多个桥接部还包括第三桥接部，所述第三桥接部分别连接所述第五过孔连接部和所述第六过孔连接部。

在一些实施例中，沿所述第一方向，所述第三有源部位于所述补偿晶体管的第四有源部和所述第一有源部之间，所述第二有源部位于所述第一有源部远离所述第三有源部的一侧。沿所述第二方向，所述第三有源部位于所述第四有源部和所述第一有源部之间。所述第三桥接部的延伸方向与所述第一方向之间的夹角为锐角。

在一些实施例中，所述像素驱动电路中的多个晶体管还包括第一发光控制晶体管和第二复位晶体管。所述多个有源图案还包括：第五有源图案和第六有源图案；所述第五有源图案和所述第六有源图案均沿所述第二方向延伸，且两者沿所述第二方向依次间隔排列。所述第五有源图案包括相连接的第五有源部和第七过孔连接部，所述第七过孔连接部位于所述第五有源部靠近所述第六有源部的一端，所述第五有源部用于形成所述第一发光控制晶体管的沟道。所述第六有源图案包括相连接的第六有源部和第八过孔连接部，所述第八过孔连接部位于所述第六有源部靠近所述第五有源部的一端，所述第六有源部用于形成所述第二复位晶体管的沟道。所述多个桥接部还包括沿所述第二方向延伸的第四桥接部，所述第四桥接部分别连接所述第七过孔连接部和所述第八过孔连接部。

在一些实施例中，所述双栅晶体管包括补偿晶体管。沿所述第二方向，所述第五有源图案、所述第六有源图案及与所述补偿晶体管对应设置的第四有源图案依次间隔排列，且所述第五有源图案与所述第四有源图案相连接。

在一些实施例中，所述第四有源图案还包括与所述第四有源部相连接的第九过孔连接部，所述第九过孔连接部位于所述第四有源部靠近所述第五有源部的一端。所述第五有源图案还包括与所述第五有源部相连接的第十过孔连接部，所述第十过孔连接部位于所述第五有源部靠近所述第四有源部的一端。所述多个桥接部还包括沿所述第二方向延伸的第五桥接部，所述第五桥接部分别连接所述第九过孔连接部和所述第十过孔连接部。

在一些实施例中，沿所述第一方向，与第i行、第j列像素驱动电路中第二复位晶体管对应设置的第六有源图案，及与第i+1行、第j列像素驱动电路中第一复位晶体管对应设置的第一有源图案和第二有源图案，依次间隔排列；i和j均为正整数。所述至少一层栅导电层包括沿所述第一方向延伸且沿所述第二方向依次间隔排列的多条复位信号线。一条复位信号线覆盖，与所述第i行、第j列像素驱动电路中第二复位晶体管对应设置的第六有源图案的第六有源部，及与所述第i+1行、第j列像素驱动电路中第一复位晶体管对应设置的第一有源图案的第一有源部和第二有源图案的第二有源部。

在一些实施例中，所述第六有源图案还包括与所述第六有源部相连接的第十一过孔连接部，所述第十一过孔连接部位于所述第六有源部远离所述第八过孔连接部的一端；所述第一有源图案还包括与所述第一有源部相连接的第十二过孔连接部，所述第十二过孔连接部位于所述第一有源部远离所述第一过孔连接部的一端。所述至少一层栅导电层还包括沿所述第一方向延伸、沿所述第二方向依次间隔排列的多条第一初始信号线和多条第二初始信号线，第一初始信号线和第二初始信号线交替设置；一条所述第一初始信号线和，与第 i行像素驱动电路中第一复位晶体管对应设置的第一有源图案的第十二过孔连接部相连接。一条所述第二初始信号线和，与所述第i行像素驱动电路中第二复位晶体管对应设置的第六有源图案的第十一过孔连接部相连接。

在一些实施例中，所述栅导电层的数量为两层，两层所述栅导电层分别为与所述半导体层相邻的第一栅导电层，和位于所述第一栅导电层远离所述半导体层一侧的第二栅导电层。所述复位信号线位于所述第一栅导电层，所述第一初始信号线和所述第二初始信号线位于所述第二栅导电层。

在一些实施例中，所述像素驱动电路中的多个晶体管还包括驱动晶体管。所述多个有源图案还包括第七有源图案，所述第七有源图案呈曲线状。沿所述第一方向，所述第七有源图案和所述第四有源图案位于所述第五有源图案的同一侧；沿所述第二方向，所述第七有源图案位于所述第四有源图案和所述第五有源图案之间。所述第七有源图案包括相连接的第七有源部和第十三过孔连接部，所述第十三过孔连接部位于所述第七有源部靠近所述第五有源部的一端，所述第七有源部用于形成所述驱动晶体管的沟道。所述第五桥接部还连接所述第十一过孔连接部。

在一些实施例中，所述像素驱动电路中的多个晶体管还包括开关晶体管和第二发光控制晶体管。所述多个有源图案还包括第八有源图案和第九有源图案，第八有源图案和第九有源图案均沿所述第二方向延伸，且两者沿所述第二方向依次间隔排列。所述第八有源图案包括相连接的第八有源部和第十四过孔连接部，所述第十四过孔连接部位于所述第八有源部靠近所述第九有源部的一端，所述第八有源部用于形成所述开关晶体管的沟道。所述第九有源图案包括相连接的第九有源部和第十五过孔连接部，所述第十五过孔连接部位于所述第九有源部靠近所述第八有源部的一端，所述第九有源部用于形成所述第二发光控制晶体管的沟道。所述多个桥接部还包括沿所述第二方向延伸的第六桥接部，所述第六桥接部分别连接所述第十二过孔连接部和所述第十三过孔连接部。

在一些实施例中，所述像素驱动电路中的多个晶体管还包括驱动晶体管。与所述驱动晶体管对应设置的第七有源图案还包括：与所述第七有源部相连接的第十六过孔连接部，所述第十六过孔连接部位于所述第七有源部靠近所述第九有源部的一端。所述第十六过孔连接部还连接所述第六桥接部。

在一些实施例中，所述双栅晶体管包括补偿晶体管。沿所述第一方向，所述第八有源图案和与所述补偿晶体管对应设置的第四有源图案依次间隔排列，所述第九有源图案和所述第五有源图案依次间隔排列，所述第七有源图案位于所述第八有源图案和所述第四有源图案之间，且位于所述第九有源图案和所述第五有源图案之间。沿所述第二方向，所述第七有源图案位于所述第四有源图案和所述第五有源图案之间，且位于所述第八有源图案和所述第九有源图案之间。

在一些实施例中，所述至少一层栅导电层包括沿所述第一方向延伸且沿所述第二方向依次间隔排列的多条使能信号线和多条栅线，使能信号线和栅线交替设置。一条所述使能信号线覆盖，与第i行像素驱动电路中第一发光控制晶体管对应设置的第五有源部，及与所述第i行像素驱动电路中第二发光控制晶体管对应设置的第九有源部。一条所述栅线覆盖，与所述第i行像素驱动电路中补偿晶体管对应设置的第三有源部和第四有源部，及与所述第i行像素驱动电路中开关晶体管对应设置的第八有源部。其中，i为正整数。

在一些实施例中，所述栅导电层的数量为两层，两层所述栅导电层分别为与所述半导 体层相邻的第一栅导电层，和位于所述第一栅导电层远离所述半导体层一侧的第二栅导电层。所述使能信号线和所述栅线均位于所述第一栅导电层。

在一些实施例中，所述像素驱动电路还包括存储电容器，所述存储电容器与所述第七有源图案相交叠。所述存储电容器包括第一极板和第二极板，所述第一极板位于所述第一栅导电层内，所述第二极板位于所述第二栅导电层内。第i行像素驱动电路中存储电容器的第二极板相连接且呈一体结构。

在一些实施例中，所述第二栅导电层还包括：多个屏蔽图案，屏蔽图案被配置为，接收恒压电信号。与所述补偿晶体管对应设置的第二桥接部和/或第三桥接部，和所述屏蔽图案相交叠。

在一些实施例中，所述第八有源图案还包括与所述第八有源部相连接的第十七过孔连接部，所述第十七过孔连接部位于所述第八有源部远离所述十四过孔连接部的一端；所述第九有源图案还包括与所述第九有源部相连接的第十八过孔连接部，所述第十八过孔连接部位于所述第九有源部远离所述十五过孔连接部的一端。所述源漏电极层的数量为两层，两层所述源漏电极层分别为第一源漏电极层，和位于所述第一源漏电极层远离所述半导体层一侧的第二源漏电极层。所述第一源漏电极层包括沿所述第二方向延伸，且沿所述第一方向依次间隔排列的多条电源电压信号线，所述第二源漏电极层包括沿所述第二方向延伸，且沿所述第一方向依次间隔排列的多条数据线，电源电压信号线和数据线交替设置。一条所述电源电压信号线与第j列像素驱动电路相交叠；所述电源电压信号线和，与所述第j列像素驱动电路中第二发光控制晶体管对应设置的第九有源图案的第十八过孔连接部电连接。一条所述数据线位于相邻两列像素驱动电路之间；所述数据线和，与所述第j列像素驱动电路中开关晶体管对应设置的第八有源图案的第十七过孔连接部电连接。其中，j为正整数。

在一些实施例中，所述栅导电层的数量为两层，两层所述栅导电层分别为与所述半导体层相邻的第一栅导电层，和位于所述第一栅导电层远离所述半导体层一侧的第二栅导电层；所述源漏电极层的数量为两层，两层所述源漏电极层分别为第一源漏电极层，和位于所述第一源漏电极层远离所述半导体层一侧的第二源漏电极层；所述桥接部位于所述第一栅导电层内；或，所述桥接部位于所述第二源漏电极层内；或，所述桥接部包括相连接的第一子桥接部和第二子桥接部，所述第一子桥接部位于所述第一栅导电层内，所述第二子桥接部位于所述第二源漏电极层内。

在一些实施例中，所述像素驱动电路所包括的多个晶体管包括：第二复位晶体管、第一发光控制晶体管、第二发光控制晶体管、开关晶体管和驱动晶体管。所述双栅晶体管包括第一复位晶体管和补偿晶体管。所述像素驱动电路还包括存储电容器，所述存储电容器的位置与所述驱动晶体管相交叠，且位于所述驱动晶体管远离所述衬底的一侧。沿所述第一方向，所述第一发光控制晶体管和所述第二发光控制晶体管同行设置，所述补偿晶体管和所述开关晶体管同行设置。沿所述第二方向，所述补偿晶体管、所述第一发光控制晶体管和所述第二复位晶体管同列设置，所述第一复位晶体管和所述驱动晶体管同列设置，所述开关晶体管和所述第二发光控制晶体管同列设置。沿所述第一方向，所述驱动晶体管位于所述补偿晶体管和所述开关晶体管之间。沿所述第二方向，所述驱动晶体管位于所述补偿晶体管和所述第一发光控制晶体管之间，所述补偿晶体管位于所述第一复位晶体管和所述驱动晶体管之间。

在一些实施例中，所述显示基板还包括：复位信号线、第一初始信号线、第二初始信号线、使能信号线、栅线、电源电压信号线和数据线。所述第一复位晶体管的栅极与所述复位信号线电连接，所述第一复位晶体管的第一极与所述第一初始信号线电连接，所述第一复位晶体管的第二极与第一节点电连接。所述开关晶体管的栅极与所述栅线电连接，所述开关晶体管的第一极与所述数据线电连接，所述开关晶体管的第二极与第二节点电连接。所述第二发光控制晶体管的栅极与所述使能信号线电连接，所述第二发光控制晶体管的第一极与所述电源电压信号线电连接，所述第二发光控制晶体管的第二极与所述第二节点电连接。所述驱动晶体管的栅极与所述第一节点电连接，所述驱动晶体管的第一极与所述第二节点电连接，所述驱动晶体管的第二极与第三节点电连接。所述补偿晶体管的栅极与所述栅线电连接，所述补偿晶体管的第一极与所述第一节点电连接，所述补偿晶体管的第二极与所述第三节点电连接；所述第一发光控制晶体管的栅极与所述使能信号线电连接，所述第一发光控制晶体管的第一极与所述第三节点电连接，所述第一发光控制晶体管的第二极与第四节点电连接。所述第二复位晶体管的栅极与所述复位信号线电连接，所述第二复位晶体管的第一极与所述第二初始信号线电连接，所述第二复位晶体管的第二极与所述第四节点电连接。所述存储电容器的第一极与所述电源电压信号线电连接，所述存储电容器的第二极与所述第一节点电连接。

另一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的显示基板。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸等的限制。

图1为根据本公开一些实施例的一种显示装置的结构图；

图2为根据本公开一些实施例的一种显示基板的结构图；

图3为根据本公开一些实施例的另一种显示基板的结构图；

图4为根据本公开一些实施例的一种像素驱动电路的等效电路图；

图5为一种实现方式中一种显示基板的一些膜层的结构图；

图6a为一种实现方式中一种静电击穿的示意图；

图6b为一种实现方式中另一种静电击穿的示意图；

图7a为根据本公开一些实施例的又一种显示基板的结构图；

图7b为图7a所示显示基板中的一种半导体层的结构图；

图7c为图7a所示显示基板中的一种第一栅导电层的结构图；

图7d为图7a所示显示基板中的一种半导体层和第一栅导电层的结构图；

图7e为图7a所示显示基板中的一种第二栅导电层的结构图；

图7f为图7a所示显示基板中的一种第一源漏电极层的结构图；

图7g为图7a所示显示基板中的一种第二源漏电极层的结构图；

图8a为根据本公开一些实施例的又一种显示基板的结构图；

图8b为图8a所示显示基板沿AA向的一种剖视图；

图8c为图8a所示显示基板中的一种半导体层的结构图；

图8d为图8a所示显示基板中的一种第一栅导电层的结构图；

图9a为根据本公开一些实施例的又一种显示基板的结构图；

图9b为图9a所示显示基板沿BB向的一种剖视图；

图9c为图9a所示显示基板中的一种半导体层的结构图；

图9d为图9a所示显示基板中的一种第一栅导电层的结构图；

图10a为根据本公开一些实施例的又一种显示基板的结构图；

图10b为图10a所示显示基板沿CC向的剖视图；

图10c为图10a所示显示基板中的一种半导体层的结构图；

图10d为图10a所示显示基板中的一种第一栅导电层的结构图；

图11a为根据本公开一些实施例的又一种显示基板的结构图；

图11b为图11a所示显示基板沿DD向的剖视图；

图11c为图11a所示显示基板中的一种半导体层的结构图；

图11d为图11a所示显示基板中的一种第一栅导电层的结构图；

图12a为根据本公开一些实施例的又一种显示基板的结构图；

图12b为图12a所示显示基板沿EE向的剖视图；

图12c为图12a所示显示基板中的一种第一栅导电层的结构图；

图12d为图12a所示显示基板中的一种第二源漏电极层的结构图；

图13a为根据本公开一些实施例的又一种显示基板的结构图；

图13b为图13a所示显示基板沿FF向的剖视图；

图13c为图13a所示显示基板中的一种半导体层的结构图；

图13d为图13a所示显示基板中的一种第一栅导电层的结构图；

图14a为根据本公开一些实施例的又一种显示基板的结构图；

图14b为图14a所示显示基板沿GG向的剖视图；

图14c为图14a所示显示基板中的一种半导体层的结构图；

图14d为图14a所示显示基板中的一种第一栅导电层的结构图；

图14e为图14a所示显示基板中的一种第二源漏电极层的结构图；

图15a为根据本公开一些实施例的又一种显示基板的结构图；

图15b为图15a所示显示基板中的一种第二源漏电极层的结构图；

图16a为根据本公开一些实施例的又一种显示基板的结构图；

图16b为图16a所示显示基板中的一种第一栅导电层的结构图；

图16c为图16a所示显示基板中的一种第二源漏电极层的结构图；

图17为图12a所示显示基板沿EE向的另一种剖视图；

图18为根据本公开一些实施例的另一种像素驱动电路的等效电路图；

图19a为根据本公开一些实施例的又一种显示基板的结构图；

图19b为图19a所示显示基板沿HH向的剖视图；

图19c为图19a所示显示基板中的一种半导体层的结构图；

图19d为图19a所示显示基板中的一种第一栅导电层的结构图；

图19e为图19a所示显示基板中的一种氧化物半导体层的结构图；

图19f为图19a所示显示基板中的一种第二栅导电层的结构图；

图19g为图19a所示显示基板中的一种第三栅导电层的结构图；

图19h为图19a所示显示基板中的部分膜层的结构图；

图19i为图19a所示显示基板中的一种第一源漏电极层的结构图；

图19j为图19a所示显示基板中的一种第二源漏电极层的结构图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与本实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

在本公开的实施例提供的电路结构(例如像素驱动电路)中，电路结构所采用的晶体管可以为薄膜晶体管(Thin Film Transistor，简称TFT)、场效应晶体管(Metal Oxide Semiconductor，简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在本公开的实施例提供的电路结构中，所采用的各晶体管的第一极为源极和漏极中一者，各晶体管的第二极为源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

本公开的实施例提供的电路结构中，第一节点、第二节点等节点并非表示实际存在的部件，而是表示电路图中相关相连接的汇合点，也就是说，这些节点是由电路图中相关相连接的汇合点等效而成的节点。

本公开的实施例中提供的电路结构所包括的晶体管，可以均为N型晶体管，或者可以均为P型晶体管，或者一部分为N型晶体管，另一部分为P型晶体管。在本公开中，“有效电平”指的是，能够使得晶体管导通的电平。其中，P型晶体管可以在低电平信号的控制下导通，N型晶体管可以在高电平信号的控制下导通。

本公开的一些实施例提供了一种显示基板及显示装置，以下结合附图，分别对显示基板100及显示装置1000进行介绍。

如图1所示，本公开的一些实施例提供一种显示装置1000。该显示装置1000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

在一些示例中，上述显示装置1000包括框架、设置于框架内的显示基板100、电路板、数据驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。

上述显示基板100例如可以为：液晶(Liquid Crystal Display，简称LCD)显示基板或有机发光二极管(Organic Light Emitting Diodes，简称OLED)显示基板等，本公开对此不做具体限定。

下面以上述显示基板100为OLED显示基板为例，对本公开的一些实施例进行示意性说明。

如图2所示，显示基板100具有显示区A和边框区B。边框区B例如环绕显示区A。

例如，上述显示区A指的是显示基板100用于显示画面的区域。示例性的，显示区A的形状可以包括多种，可以根据实际需要选择设置，本发明对此不作限制。

例如，显示区A的形状可以为矩形、近似矩形、圆形或椭圆形等。其中，近似矩形为非严格意义上的矩形，其四个内角例如可以为圆角，或者某条边例如不是直线。

为方便描述，本发明中以显示区A的形状为矩形为例进行说明。

示例性的，如图3所示，显示基板100包括衬底1。

上述衬底1的类型包括多种，可以根据实际需要选择设置。

示例性的，衬底1可以为刚性衬底。该刚性衬底的材料例如可以包括玻璃、石英或塑料等。

示例性的，衬底1可以为柔性衬底。该柔性衬底的材料例如可以包括PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)、PEN(Polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)或PI(Polyimide，聚酰亚胺)等。

在一些示例中，上述显示区A内设置有多个子像素Q，每个子像素Q包括像素驱动电路P和与其电连接的发光器件L，像素驱动电路P和发光器件L设置在衬底1的一侧。像素驱动电路P用于为与其电连接的发光器件L提供驱动信号，发光器件L用于在该驱动信号的控制下发光，多个子像素Q中的发光器件L发出的光相互配合，从而使得显示基板100及显示装置1000实现显示功能。

示例性的，上述像素驱动电路P和发光器件L可以一一对应连接，或者，一个像素驱动电路P可以与多个发光器件L连接，或者，多个像素驱动电路P可以与一个发光器件L连接。

例如，如图3所示，像素驱动电路一个像素驱动电路P与一个发光器件L连接。

示例性的，上述发光器件L可以为OLED。

示例性的，如图2所示，边框区B内设置有多个移位寄存器电路GOA。移位寄存器电路GOA用于向像素驱动电路P提供电信号(例如栅信号)。

在一些示例中，显示基板100包括多个晶体管，多个晶体管可以位于显示区A和/或边框区B。

示例性的，上述位于边框区B的晶体管T可以用于形成移位寄存器电路GOA，位于显示区A的晶体管T可以用于形成像素驱动电路P。

下面，以上述多个晶体管用于形成像素驱动电路P为例，对显示基板100的结构进行示意性说明。

在一些示例中，位于显示区A的多个像素驱动电路P例如呈阵列状排布，如图3所示，上述多个像素驱动电路P沿第一方向X排列成多列，沿第二方向Y排列成多行。

需要说明的是，上述像素驱动电路P的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路P的结构可以包括“3T1C”、“4T1C”、“6T1C”、“7T1C”、“6T2C”、“7T2C”或“8T2C”等结构。其中，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。

本公开中以像素驱动电路P的结构为“7T1C”结构为例进行说明。

下面结合图4对像素驱动电路P的结构及工作过程进行示意性说明。需要说明的是，像素驱动电路P所包括的七个晶体管和一个存储电容器之间，还可以具有其他的连接关系，并不局限于本示例中所示的连接关系。

如图4所示，像素驱动电路P包括：第一复位晶体管T1、补偿晶体管T2、驱动晶体管T3、开关晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7和存储电容器Cst。该多个晶体管例如均为P型晶体管。

可以理解的是，在像素驱动电路P工作的过程中，需要多种信号线为其提供相应的电 信号。因此，示例性的，显示基板100还包括：用于提供复位信号的复位信号线Re、用于提供第一初始信号的第一初始信号线Vinit1、用于提供第二初始信号的第二初始信号线Vinit2、用于提供使能信号的使能信号线EM、用于提供栅信号的栅线Ga、用于提供电源电压信号的电源电压信号线VDD和用于提供数据信号的数据线Da。

在一些示例中，第一复位晶体管T1的栅极与复位信号线Re电连接，第一复位晶体管T1的第一极与第一初始信号线Vinit1电连接，第一复位晶体管T1的第二极与第一节点N1电连接。

示例性的，第一复位晶体管T1被配置为在复位信号线Re传输的复位信号的控制下导通，将在第一初始信号线Vinit1处接收的第一初始信号传输至第一节点N1，对第一节点N1进行复位。

在一些示例中，第二复位晶体管T7的栅极与复位信号线Re电连接，第二复位晶体管T7的第一极与第二初始信号线Vinit2电连接，第二复位晶体管T7的第二极与第四节点N4电连接。

示例性的，第二复位晶体管T7被配置为在复位信号的控制下导通，将在第二初始信号线Vinit2处接收的第二初始信号传输至第四节点N4，对第四节点N4进行复位。

在一些示例中，开关晶体管T4的栅极与栅线Ga电连接，开关晶体管T4的第一极与数据线Da电连接，开关晶体管T4的第二极与第二节点N2电连接。

示例性的，开关晶体管T4被配置为在栅线Ga传输的栅信号的控制下导通，将在数据线Da处接收的数据信号传输至第二节点N2。

在一些示例中，驱动晶体管T3的栅极与第一节点N1电连接，驱动晶体管T3的第一极与第二节点N2电连接，驱动晶体管T3的第二极与第三节点N3电连接。

示例性的，驱动晶体管T3被配置为在第一节点N1的电压的控制下导通，将来自第二节点N2的信号(例如为数据信号)传输至第三节点N3。

在一些示例中，补偿晶体管T2的栅极与栅线Ga电连接，补偿晶体管T2的第一极与第一节点N1电连接，补偿晶体管T2的第二极与第三节点N3电连接。

示例性的，补偿晶体管T2被配置为在栅信号的控制下导通，将来自第三节点N3的电信号(例如为数据信号)传输至第一节点N1。

在一些示例中，第二发光控制晶体管T5的栅极与使能信号线EM电连接，第二发光控制晶体管T5的第一极与电源电压信号线VDD电连接，第二发光控制晶体管T5的第二极与第二节点N2电连接。

示例性的，第二发光控制晶体管T5被配置为在使能信号线EM传输的使能信号的控制下导通，将在电源电压信号线VDD处接收的电源电压信号传输至第二节点N2。

在一些示例中，第一发光控制晶体管T6的栅极与使能信号线EM电连接，第一发光控制晶体管T6的第一极与第三节点N3电连接，第一发光控制晶体管T6的第二极与第四节点N4电连接。

示例性的，第一发光控制晶体管T6被配置为在使能信号的控制下导通，将来自第三节点N3的电信号传输至第四节点N4。

在一些示例中，存储电容器Cst的第一极与第一节点N1电连接，存储电容器Cst的第二极与电源电压信号线VDD电连接。

示例性的，存储电容器Cst被配置为在第一复位晶体管T1和补偿晶体管T2关断的情 况下保持第一节点N1的电压。

示例性的，显示基板还包括公共电压线VSS。

示例性的，发光器件L与第四节点N4电连接，发光器件L还与公共电压线VSS电连接。发光器件L被配置为在来自第四节点N4的电信号和来自公共电压线VSS的公共电压信号的控制下发光。

示例性的，像素驱动电路P的工作过程包括依次进行的复位阶段、数据写入及补偿阶段、发光阶段。

例如，在复位阶段，在复位信号的控制下，第一复位晶体管T1导通，将第一初始信号传输至第一节点N1，对第一节点N1进行复位。由于第第一节点N1与存储电容器Cst的第一极、驱动晶体管T3的栅极及补偿晶体管T2的第二极电连接，因此，在对第一节点N1复位时，便可以同步对存储电容器Cst的第一极、驱动晶体管T3的栅极及补偿晶体管T2的第二极进行复位。同时，在复位信号的控制下，第二复位晶体管T7导通，第二复位晶体管T7将第二始信号传输至第四节点N4，对第四节点N4进行复位。其中，驱动晶体管T3可以在第一初始信号的控制下导通。

例如，在数据写入及补偿阶段，开关晶体管T4和补偿晶体管T2在栅信号的控制下同时导通。开关晶体管T4将数据信号传输至第二节点N2，驱动晶体管T3将来自第二节点N2的数据信号传输至第三节点N3。补偿晶体管T2将来自第三节点N3的数据信号传输至第一节点N1，对驱动晶体管T3进行充电，直至完成对驱动晶体管T3的阈值电压的补偿。

例如，在发光阶段，第一发光控制晶体管T6和第二发光控制晶体管T5在使能信号的控制下同时导通。第一发光控制晶体管T6将电源电压信号传输至第二节点N2。驱动晶体管T3将来自第二节点N2的电源电压信号传输至第三节点N3。第二发光控制晶体管T5将来自第三节点N3的电压信号传输至第四节点N4。

例如，在来自第四节点N4的驱动信号(例如上述电源电压信号)和来自公共电压线VSS的公共电压信号的作用下，可以生成驱动电流，发光器件L在上述驱动电流的作用下发光。

本公开的一些实施例提供了一种像素驱动电路的P的俯视结构。如图7a所示，显示基板100中，沿第一方向X，第一发光控制晶体管T6和第二发光控制晶体管T5同行设置，补偿晶体管T2和开关晶体管T4同行设置。沿第二方向Y，补偿晶体管T2、第一发光控制晶体管T6和第二复位晶体管T7同列设置，第一复位晶体管T1和驱动晶体管T3同列设置，开关晶体管T4和第二发光控制晶体管T5同列设置。沿第一方向X，驱动晶体管T3位于补偿晶体管T2和开关晶体管T4之间。沿第二方向，驱动晶体管T3位于补偿晶体管T2和第一发光控制晶体管T6之间，补偿晶体管T2位于第一复位晶体管T1和驱动晶体管T3之间。

存储电容器Cst的位置与驱动晶体管T3相交叠，且位于驱动晶体管T3远离衬底1的一侧。

需要说明的是，存储电容器Cst的位置与驱动晶体管T3相交叠表示：存储电容器Cst在衬底1上的正投影与驱动晶体管T3在衬底1上的正投影具有重叠的区域。

可以理解的是，由于第一发光控制晶体管T6和第二发光控制晶体管T5的栅极均与使能信号线EM电连接，通过将第一发光控制晶体管T6和第二发光控制晶体管T5同行设置，可以使得同一像素驱动电路P中的第一发光控制晶体管T6和第二发光控制晶体管T5共用 同一条使能信号线EM，减少使能信号线EM的数量，简化显示基板100的结构。

可以理解的是，由于补偿晶体管T2和开关晶体管T4的栅极均与栅线Ga电连接，通过将补偿晶体管T2和开关晶体管T4同行设置，可以使得同一像素驱动电路P中的补偿晶体管T2和开关晶体管T4共用同一条栅线Ga，减少栅线Ga的数量，简化显示基板100的结构。

可以理解的是，沿第二方向Y，通过将补偿晶体管T2、第一发光控制晶体管T6和第二复位晶体管T7同列设置，第一复位晶体管T1和驱动晶体管T3同列设置，开关晶体管T4和第二发光控制晶体管T5同列设置，可以使像素电路P中各晶体管的结构更加紧凑，从而减小像素电路P在显示基板100中所占的空间。

可以理解的是，沿第一方向X，通过将驱动晶体管T3设置于补偿晶体管T2和开关晶体管T4之间，且沿第二方向，将驱动晶体管T3设置于补偿晶体管T2和第一发光控制晶体管T6之间，可以使驱动晶体管T3设置在上述各晶体管之间的间隙中，使像素电路P的结构更加紧凑，减小像素电路P在显示基板100中所占的空间。

在一种实现方式中，如图5所示，显示基板100'包括位于衬底一侧且依次层叠设置的的半导体层2'、栅导电层3'。半导体层2'在衬底上的正投影，与栅导电层3'在衬底上的正投影具有交叠。其中，在半导体层2'远离衬底的一侧形成栅导电层3'后，可以以栅导电层3'为掩膜，对半导体层2'进行掺杂处理，使得半导体层2'中未被栅导电层3'覆盖的部分形成导体，该导体可以构成晶体管的第一极或第二极，半导体层2'中被栅导电层3'覆盖的部分构成晶体管的沟道，栅导电层3'中与半导体层2'交叠的部分，构成晶体管的栅极图案，该栅极图案构成晶体管的栅极，部分晶体管之间通过位于晶体管之间的半导体连接图案连接。

例如，晶体管T1'包括沟道4'和第一极5'，晶体管T2'包括沟道6'和第一极7'，晶体管T1'的第一极5'和晶体管T2'的第一极7'通过位于晶体管T1'和晶体管T2'之间的半导体连接图案8'连接。

可以理解的是，根据电阻的计算公式 ρ表示电阻的电阻率，L表示电阻的长度，S表示电阻的截面积，在L和S的值相同的情况下，电阻与电阻率ρ成正比。由于半导体连接图案8'的材料为半导体材料，半导体材料的电阻率较大，因此，半导体连接图案8'的电阻较大，也即晶体管T1'和晶体管T2'之间的连接电阻较大。晶体管T1'和晶体管T2'之间传输的电信号在经过半导体连接图案8'后的热损失较多，容易影响电信号的传输效率。另外，在显示基板100'的制备过程(例如对半导体层2'进行图案化)中经常用到离子刻蚀工艺，离子刻蚀工艺会产生静电，当静电累积到一定程度，就会被裸露的导体(例如显示基板100'中的栅导电层3')吸收，这时，静电相当于一个恒定电流源，根据欧姆定律公式U＝I×R，电压降随负载的电阻R的增大而增大，静电中的电荷传导至电阻率较大的半导体层2'后，静电在半导体层2'上的压降较大，可能造成静电击穿半导体层2'的情况发生，影响显示基板100'的正常工作。例如，上述静电击穿如图6a和图6b中方框区域所示。

基于此，本公开提供的显示基板100包括位于衬底1一侧的半导体层2。半导体层2 包括间隔设置的多个有源图案3，至少一个有源图案3包括相连接的有源部4和至少一个过孔连接部5，过孔连接部5位于有源部4的端部，有源部4与晶体管对应设置，且用于形成与其对应的晶体管的沟道。

示例性的，半导体层2的材料为半导体材料，例如上述半导体材料可以为多晶硅。

示例性的，过孔连接部5为晶体管的有源图案3中，用于与下述的桥接部6连接的部分，或者，过孔连接部5为晶体管的有源图案3中，用于与其他信号线(例如栅线、数据线等)连接的部分。

示例性的，有源图案3所包括的过孔连接部5的数量可以为：一个或两个等。

例如，有源图案3的形状为长条形，过孔连接部5的数量可以为两个，且两个过孔连接部5分别位于有源部4的相对两端。

在一些示例中，显示基板100还包括多个桥接部6，桥接部6位于半导体层2远离衬底1的一侧。各桥接部6连接不同有源图案3中的过孔连接部5。显示基板100包括的多个晶体管包括双栅晶体管S，双栅晶体管S与两个有源图案3对应设置，桥接部6分别连接两个有源图案3中的过孔连接部5，桥接部6的材料的电阻率小于半导体层2的材料的电阻率。

示例性的，桥接部6与半导体层2之间设置有至少一层绝缘层，绝缘层用于对桥接部6与半导体层2之间进行隔离，避免桥接部6与半导体层2短接。

示例性的，桥接部6与半导体层2之间通过贯穿上述至少一层绝缘层的过孔连接。

通过使桥接部6连接不同有源图案3中的过孔连接部5，可以使间隔设置的不同有源图案3之间通过桥接部6相互连接，通过使桥接部6分别连接双栅晶体管S的两个有源图案3中的过孔连接部5，还可以使双栅晶体管S的间隔设置的两个有源图案3之间通过桥接部6相互连接。并且，通过使桥接部6的材料的电阻率小于半导体层2的材料的电阻率，与一种实现方式中的半导体连接图案8'相比，可以使桥接部6的电阻小于半导体连接图案8'的电阻，从而可以减小通过桥接部6连接的不同有源图案3之间的电阻，也即可以减小不同晶体管之间的连接电阻以及减小双栅晶体管S的两个有源图案3之间的电阻，减小电信号在不同晶体管之间以及双栅晶体管S的两个有源图案3之间传输时的热损失，从而可以保证不同晶体管之间以及双栅晶体管S的两个有源图案3之间的电信号的传输效率，并降低显示基板100的功耗。并且，通过上述设置，在显示基板100的加工过程中产生的静电传导至半导体层2的情况下，静电也将沿着桥接部6传导，增加了静电的泄放路径，因为桥接部6的电阻较小，静电在桥接部6中的压降较小，可以降低半导体层2两端的压差，从而避免静电击穿半导体层2的情况发生。

进一步的，可以将桥接部6的形状与半导体连接图案8'的形状设置为相同，这样可以避免调整不同有源图案3之间的位置关系，避免大幅度变化显示基板100的版图设计，简化显示基板100的制备工艺。

在一些实施例中，如图7a所示，显示基板100还包括：位于半导体层2远离衬底1的一侧，且依次层叠的至少一层栅导电层7和至少一层源漏电极层8。桥接部6位于目标层，目标层为上述栅导电层7和所述源漏电极层8中的任意层。

示例性的，上述栅导电层7的层数可以为一层或两层等，上述源漏电极层8的层数可以为一层或两层等。目标层为上述栅导电层7和上述源漏电极层8中的任意层表示，目标层可以为上述栅导电层7和上述源漏电极层8中的任意一层或者任意多层。

在一些示例中，栅导电层7和源漏电极层8的层数均为两层，如图7a所示，栅导电层7包括第一栅导电层71和第二栅导电层72，源漏电极层8包括第一源漏电极层81和第二源漏电极层82。

示例性的，桥接部6可以位于第一栅导电层71或第二源漏电极层82中，本公开对此不做限定。

通过将桥接部6设置在显示基板100已有的膜层内，而未额外设置其他膜层，有利于避免增加显示基板100所包括的膜层数量，避免增大显示基板100的厚度。

示例性的，栅导电层7和源漏电极层8的材料均为导电性较好的金属或合金材料，如表1所示，示意出了不同膜层或材料的电阻率的近似值。由表1可知，在显示基板100中，半导体层2的电阻率最大，源漏电极层8的电阻率次之，栅导电层7的电阻率最小。因此，在桥接部6位于至少一层栅导电层7或至少一层源漏电极层8中任意层的情况下，都可以使桥接部6的电阻率小于半导体层2中半导体材料的电阻率。

表1

项目	电阻率(Ω/m)
半导体层	2.52*10 -4
栅导电层	5.17*10 -10
源漏电极层	2.9*10 -8
铁	1.7*10 -7

示例性的，在桥接部6的电阻率小于半导体层2的情况下，桥接部6的电阻率小于2.5*10 ^-4Ω/m。

通过将桥接部6设置于栅导电层7或源漏电极层8，可以使桥接部6的电阻率小于半导体层2的电阻率，从而可以减小通过桥接部6连接的不同有源图案3之间的电阻，从而可以保证不同晶体管之间以及双栅晶体管S的两个有源图案3之间的电信号的传输效率，降低显示基板100的功耗。并且，通过上述设置，静电在桥接部6中的压降较小，可以降低半导体层2两端的压差，从而避免静电击穿半导体层2的情况发生。

从表1中还可以得知，在桥接部6位于电阻率最小的栅导电层7的情况下，本公开的方案可以达到较优的降低电阻的效果。可选地，本公开的桥接部6全部设置于栅导电层7中，这样可以使得设置于栅导电层7中的桥接部6的电阻更小，可以进一步保证不同晶体管之间以及双栅晶体管S的两个有源图案3之间的电信号的传输效率，降低显示基板100的功耗，避免静电击穿半导体层2的情况发生。

在一些实施例中，本公开像素驱动电路P中的双栅晶体管S包括第一复位晶体管T1和/或补偿晶体管T2，也即，第一复位晶体管T1与两个有源图案3对应设置，补偿晶体管T2与两个有源图案3对应设置。

在一些实施例中，如图7b所示，与第一复位晶体管T1对应设置的两个有源图案3分别为第一有源图案31和第二有源图案32，第一有源图案31和第二有源图案32沿第一方向X依次间隔排列、且均沿第二方向Y延伸。第一有源图案31包括相连接的第一有源部41和第一过孔连接部51，第一有源部41用于形成第一复位晶体管T1的一个沟道。第二有源图案32包括相连接的第二有源部42和第二过孔连接部52，第二有源部42用于形成第一复位晶体管T1的另一个沟道。沿第一方向X，第一过孔连接部51和第二过孔连接部52排列成一行。

示例性的，第一有源图案31和第二有源图案32沿第一方向X依次间隔排列表示：在第一方向上，第一有源图案31和第二有源图案32排列成一行。需要说明的是，考虑到工艺精度，第一有源图案31和第二有源图案32在第二方向Y上可以存在一定的错位。

示例性的，第一过孔连接部51和第二过孔连接部52为第一复位晶体管T1内相互连接的部分。

需要说明的是，考虑到工艺精度，沿第一方向X，排列成一行第一过孔连接部51和第二过孔连接部52在第二方向Y上也可以存在一定的错位。

在一些示例中，如图7c所示，多个桥接部6包括沿第一方向X延伸的第一桥接部61。如图7d所示，第一桥接部61分别连接第一过孔连接部51和第二过孔连接部52。

示例性的，第一桥接部61的一端通过过孔与第一过孔连接部51连接，第一桥接部61的另一端通过过孔与第二过孔连接部52连接。

示例性的，第一桥接部61呈长条形。

示例性的，通过将第一桥接部61设置为沿第一方向X延伸，可以使第一桥接部61的长度最短，可以节省第一桥接部61的材料以及减小第一桥接部61的电阻。

通过在第一复位晶体管T1的第一有源图案31和第二有源图案32之间设置第一桥接部61，可以减小第一复位晶体管T1的第一有源图案31和第二有源图案32之间的电阻，从而提高第一有源图案31和第二有源图案32之间电信号的传输效率，降低显示基板100的功耗，减小静电在第一有源图案31和第二有源图案32之间发生击穿的风险。

在一些实施例中，如图7b所示，与补偿晶体管T2对应设置的两个有源图案3分别为第三有源图案33和第四有源图案34，第三有源图案33沿第一方向X延伸，第四有源图案34沿第二方向Y延伸，第三有源图案33和第四有源图案34的延长线具有交点O。第三有源图案33包括相连接的第三有源部43和第三过孔连接部53，第三过孔连接部53位于第三有源部43靠近交点O的一端，第三有源部33用于形成补偿晶体管T2的一个沟道。第四有源图案34包括相连接的第四有源部44和第四过孔连接部54，第四过孔连接部54位于第四有源部44靠近交点O的一端，第四有源部44用于形成补偿晶体管T2的另一个沟道。

示例性的，第三有源图案33和第四有源图案34的延长线具有交点O表示：第三有源图案33的延长线与第四有源图案34无交叠，且第四有源图案34的延长线与第三有源图案33无交叠。

示例性的，第三过孔连接部43和第四过孔连接部44为补偿晶体管T2内相互连接的部分。

在一些示例中，如图7c所示，多个桥接部6包括第二桥接部62。如图7d所示，第二桥接部62分别连接第三过孔连接部43和第四过孔连接部44。

示例性的，第二桥接部62呈折线状，第二桥接部62中的一部分沿第一方向X延伸，第二桥接部62中的另一部分沿第二方向Y延伸，第二桥接部62的两个部分在交点O处重叠。如图7c，这样设置，可以使第二桥接部62与栅线Ga之间保持足够的间隙，从而可以避免第二桥接部62中传输的电信号与栅线Ga中传输的电信号互相干扰。

通过在补偿晶体管T2的第三有源图案33和第四有源图案34之间设置第二桥接部62，可以减小补偿晶体管T2的第三有源图案33和第四有源图案34之间的电阻，从而提高第三有源图案33和第四有源图案34之间电信号的传输效率，降低显示基板100的功耗，减 小静电在第三有源图案33和第四有源图案34之间发生击穿的风险。

需要说明的是，第一复位晶体管T1和补偿晶体管T2之间相互连接，可以理解的是，第一复位晶体管T1和补偿晶体管T2之间可以通过位于第一复位晶体管T1和补偿晶体管T2之间的半导体材料连接，或者，第一复位晶体管T1和补偿晶体管T2之间也可以通过桥接部6连接。

在一些实施例中，如图7b所示，上述第二有源图案32还包括与第二有源部42相连接的第五过孔连接部55，第五过孔连接部55位于第二有源部42远离第二过孔连接部52的一端。上述与补偿晶体管T2对应设置的第三有源图案33还包括与第三有源部43相连接的第六过孔连接部56。第六过孔连接部56位于第三有源部43远离第三过孔连接部53的一端。

在一些示例中，如图7c所示，多个桥接部6还包括第三桥接部63。结合图7b、图7c、图7d，第三桥接部63分别连接第五过孔连接部55和第六过孔连接部56。

通过在第一复位晶体管T1的第二有源图案32和补偿晶体管T2的第三有源图案33之间设置第三桥接部63，可以减小第二有源图案32和第三有源图案33之间的电阻，从而提高第二有源图案32和第三有源图案33之间电信号的传输效率，降低显示基板100的功耗，减小静电在第二有源图案32和第三有源图案33之间发生击穿的风险。

在一些实施例中，如图7b所示，沿第一方向X，第三有源部43位于第四有源部44和第一有源部41之间，第二有源部42位于第一有源部41远离第三有源部43的一侧。第二方向Y，第三有源部43位于第四有源部44和第一有源部41之间。如图7c所示，第三桥接部63的延伸方向与第一方向X之间的夹角α为锐角。

示例性的，α的值可以为10°、30°、50°、70°、85°等。

在一些实施例中，如图7b所示，以像素驱动电路P中的第一发光控制晶体管T6和第二复位晶体管T7为例。多个有源图案3还包括：第五有源图案35和第六有源图案36。第五有源图案35和第六有源图案36均沿第二方向Y延伸，且两者沿第二方向Y依次间隔排列。第五有源图案35包括相连接的第五有源部45和第七过孔连接部57，第七过孔连接部57位于第五有源部45靠近第六有源部46的一端，第五有源部45用于形成第一发光控制晶体管T6的沟道。第六有源图案36包括相连接的第六有源部46和第八过孔连接部58，第八过孔连接部58位于第六有源部46靠近第五有源部45的一端，第六有源部46用于形成第二复位晶体管T7的沟道。

示例性的，第五有源图案35和第六有源图案36沿第二方向Y依次间隔排列表示：在第二方向Y上，第五有源图案35和第六有源图案36排列成一列。需要说明的是，考虑到工艺精度，第五有源图案35和第六有源图案36在第一方向X上可以存在一定的错位，不严格意义上排列成一列。

在一些示例中，如图7c所示，多个桥接部6还包括沿第二方向Y延伸的第四桥接部64。结合图7b、图7c、图7d，第四桥接部64分别连接第七过孔连接部57和第八过孔连接部58。

示例性的，第四桥接部64呈长条形，且第五桥接部65的长边与第二方向Y平行。

通过在第一发光控制晶体管T6的第五有源部45和第二复位晶体管T7的第六有源部46之间设置第四桥接部64，可以减小第五有源部45和第六有源部46之间的电阻，从而提高第五有源部45和第六有源部46之间电信号的传输效率，降低显示基板100的功耗， 减小静电在第五有源部45和第六有源部46之间发生击穿的风险。

在一些实施例中，如图7b所示，沿第二方向Y，第五有源图案35、第六有源图案36及与补偿晶体管T2对应设置的第四有源图案34依次间隔排列，且第五有源图案35与第四有源图案34相连接。

示例性的，沿第二方向Y，第五有源图案35、第六有源图案36和第四有源图案34依次间隔排列表示，在第二方向Y上，第五有源图案35、第六有源图案36和第四有源图案34排列成一列。需要说明的是，考虑到工艺精度，第五有源图案35和第六有源图案36在第一方向X上可以存在一定的错位，不严格意义上排列成一列。

可以理解的是，第五有源图案35与第四有源图案34相连接的方式有多种，例如可以通过桥接部6相连接。

在一些示例中，如图7b所示，第四有源图案34还包括与第四有源部44相连接的第九过孔连接部59，第九过孔连接部59位于第四有源部44靠近第五有源部45的一端。第五有源图案35还包括与第五有源部45相连接的第十过孔连接部510，第十过孔连接部510位于第五有源部45靠近第四有源部44的一端。

如图7c所示，多个桥接部6还包括沿第二方向Y延伸的第五桥接部65。如图7d所示，第五桥接部65分别连接第九过孔连接部59和第十过孔连接部510。

示例性的，第五桥接部65呈长条形，且第五桥接部65的长边与第二方向Y平行。

通过在补偿晶体管T2的第四有源部44和第一发光控制晶体管T6的第五有源部45之间设置第五桥接部65，可以减小第四有源部44和第五有源部45之间的电阻，从而提高第四有源部44和第五有源部45之间电信号的传输效率，降低显示基板100的功耗，减小静电在第四有源部44和第五有源部45之间发生击穿的风险。

在一些实施例中，如图7a所示，显示基板100所包括的多个像素驱动电路P包括沿第二方向Y相邻的两个像素驱动电路P，该相邻的两个像素驱动电路P例如分别为第i行、第j列像素驱动电路P ₁，以及第i+1行、第j列像素驱动电路P ₂。

沿第一方向X，与第i行、第j列像素驱动电路P ₁中第二复位晶体管T7对应设置的第六有源图案36，及与第i+1行、第j列像素驱动电路P ₂中第一复位晶体管T1对应设置的第一有源图案31和第二有源图案32，依次间隔排列，其中i和j均为正整数。至少一层栅导电层7包括沿第一方向X延伸且沿第二方向Y依次间隔排列的多条复位信号线Re。一条复位信号线Re覆盖，与第i行、第j列像素驱动电路P ₁中第二复位晶体管T7对应设置的第六有源图案36的第六有源部46，及与第i+1行、第j列像素驱动电路P ₂中第一复位晶体管T1对应设置的第一有源图案31的第一有源部41和第二有源图案32的第二有源部42。

示例性的，沿第一方向X，像素驱动电路P ₁中第二复位晶体管T7的第六有源图案36与像素驱动电路P ₂中第一复位晶体管T1的第一有源图案31、第二有源图案32依次间隔排列表示：在第一方向X上，像素驱动电路P ₁中第二复位晶体管T7的第六有源图案36，与像素驱动电路P ₂中第一复位晶体管T1的第一有源图案31、第二有源图案32排列成一行。需要说明的是，考虑到工艺精度，像素驱动电路P ₁中第二复位晶体管T7的第六有源图案36，与像素驱动电路P ₂中第一复位晶体管T1的第一有源图案31、第二有源图案32在第一方向X上可以存在一定的错位。

示例性的，位于同一列的相邻的两个像素驱动电路P可以共用一条复位信号线Re，例 如像素驱动电路P ₁中的补偿晶体管T2和像素驱动电路P ₂中的开关晶体管T4，这样可以减小复位信号线Re在显示基板100中的空间占比，同时简化显示基板100的制作工艺。

通过使一条复位信号线Re覆盖第二复位晶体管T7中第六有源图案36的第六有源部46，从而可以使复位信号线Re覆盖第二复位晶体管T7中第六有源图案36的第六有源部46的部分形成第二复位晶体管T7的栅极，在复位信号线Re中输入相应信号的情况下，可以控制第二复位晶体管T7的通断状态。通过使一条复位信号线Re覆盖第一复位晶体管T1对应设置的第一有源图案31的第一有源部41和第二有源图案32的第二有源部42，从而可以使复位信号线Re覆盖第一复位晶体管T1中第一有源图案31的第一有源部41和第二有源图案32的第二有源部42的部分形成第一复位晶体管T1的栅极，在复位信号线Re中输入相应信号的情况下，可以控制第一复位晶体管T1的通断状态。

也即，通过设置一条复位信号线Re即可同时控制像素驱动电路P ₁中第二复位晶体管T7与像素驱动电路P ₂中第一复位晶体管T1，从而可以减少显示基板100中复位信号线Re的数量，减小复位信号线Re在显示基板100中的空间占有，同时简化显示基板100的制作工艺。

在一些实施例中，如图7b所示，第六有源图案36还包括与第六有源部46相连接的第十一过孔连接部511，第十一过孔连接部511位于第六有源部46远离第八过孔连接部58的一端。第一有源图案31还包括与第一有源部41相连接的第十二过孔连接部512，第十二过孔连接部512位于第一有源部41远离第一过孔连接部51的一端。

至少一层栅导电层7还包括沿第一方向X延伸、沿第二方向Y依次间隔排列的多条第一初始信号线Vinit1和多条第二初始信号线Vinit2，第一初始信号线Vinit1和第二初始信号线Vinit2交替设置。一条第一初始信号线Vinit1和，与第i行像素驱动电路P ₁中第一复位晶体管T1对应设置的第一有源图案31的第十二过孔连接部512电连接。一条第二初始信号线Vinit2和，与第i行像素驱动电路P ₁中第二复位晶体管T7对应设置的第六有源图案36的第十一过孔连接部511电连接。

示例性的，位于同一行的像素驱动电路P可以共用第一初始信号线Vinit1和第二初始信号线Vinit2，这样可以减小第一初始信号线Vinit1和第二初始信号线Vinit2在显示基板100中的空间占有，同时简化显示基板100的制作工艺。

示例性的，第一初始信号线Vinit1和第一有源图案31的第十二过孔连接部512电连接的方式具有多种。

例如，第一栅导电层71包括第一连接图案711，第一连接图案711在衬底1上的正投影与第十二过孔连接部512在衬底1上的正投影具有重叠，第一初始信号线Vinit1与位于第一栅导电层71的第一连接图案711通过过孔电连接，第一连接图案711再通过过孔与位于半导体层2的第十二过孔连接部512电连接，从而实现第一初始信号线Vinit1和第十二过孔连接部512电连接。

示例性的，第二初始信号线Vinit2和第六有源图案36的第十一过孔连接部511电连接的方式具有多种。

例如，第一栅导电层71包括第二连接图案712，第二连接图案712在衬底1上的正投影与第十一过孔连接部511在衬底1上的正投影具有重叠，第二初始信号线Vinit2与位于第一栅导电层71的第二连接图案712通过过孔电连接，第二连接图案712再通过过孔与位于半导体层2的第十二过孔连接部512电连接，从而实现第二初始信号线Vinit2和第十 一过孔连接部511电连接。

通过使第一初始信号线Vinit1和像素驱动电路P ₁中第一复位晶体管T1对应设置的第一有源图案31的第十二过孔连接部512电连接，可以将第一初始信号线Vinit1中传输的第一初始信号传输至像素驱动电路P ₁的第一复位晶体管T1中。通过使第二初始信号线Vinit2和像素驱动电路P ₁中第二复位晶体管T7对应设置的第六有源图案36的第十一过孔连接部511电连接，可以将第二初始信号线Vinit2中传输的第二初始信号传输至像素驱动电路P ₁的第二复位晶体管T7中。

在一些实施例中，如图7a所示，在显示基板100中，第一栅导电层71与半导体层2相邻，第二栅导电层72位于第一栅导电层71远离半导体层2的一侧。复位信号线Re位于第一栅导电层71，第一初始信号线Vinit1和第二初始信号线Vinit2位于第二栅导电层72。

通过将复位信号线Re设置于靠近半导体层2一侧的第一栅导电层71，方便复位信号线Re中传输的复位信号对半导体层2中的晶体管T的有源部4的控制。通过将沿相同方向延伸的复位信号线Re、第一初始信号线Vinit1和第二初始信号线Vinit2设置在不同层，便于增大布线空间。

在一些实施例中，如图7b所示，以像素驱动电路P中的驱动晶体管T3为例。多个有源图案3还包括第七有源图案37，第七有源图案37呈曲线状。沿第一方向X，第七有源图案37和第四有源图案34位于第五有源图案35的同一侧；沿第二方向Y，第七有源图案37位于第四有源图案34和第五有源图案35之间。第七有源图案37包括相连接的第七有源部47和第十三过孔连接部513，第十三过孔连接部513位于第七有源部47靠近第五有源部45的一端，第七有源部47用于形成驱动晶体管T3的沟道。第五桥接部65还连接第十一过孔连接部511。

通过将第七有源图案37设置为曲线状，可以增加第七有源图案37中有源部47的长度，从而使驱动晶体管T3的沟道具有较大的长宽比，有利于驱动晶体管T3工作在饱和区，使驱动晶体管T3可以输出稳定的电流驱动发光器件L发光。

通过使第五桥接部65还连接第十一过孔连接部511，可以减小第四有源部44、第五有源部45和第七有源部47之间的电阻，从而提高第四有源部44和第七有源部47之间、第五有源部45和第七有源部47之间电信号的传输效率，降低显示基板100的功耗，减小静电在第四有源部44和第七有源部47之间、第五有源部45和第七有源部47之间发生击穿的风险。

在一些实施例中，如图7b所示，以像素驱动电路P中的开关晶体管T4和第二发光控制晶体管T5为例。多个有源图案3还包括第八有源图案38和第九有源图案39，第八有源图案38和第九有源图案39均沿第二方向Y延伸，且两者沿第二方向Y依次间隔排列。第八有源图案38包括相连接的第八有源部48和第十四过孔连接部514，第十四过孔连接部514位于第八有源部48靠近第九有源部49的一端，第八有源部48用于形成开关晶体管T4的沟道。第九有源图案39包括相连接的第九有源部49和第十五过孔连接部515，第十五过孔连接部515位于第九有源部49靠近第八有源部48的一端，第九有源部49用于形成第二发光控制晶体管T5的沟道。如图7c所示，多个桥接部6还包括沿第二方向Y延伸的第六桥接部66，第六桥接部66分别连接第十二过孔连接部512和第十三过孔连接部513。

示例性的，第八有源图案38和第九有源图案39均沿第二方向Y依次间隔排列，表示， 在第二方向Y上，第八有源图案38和第九有源图案39排列成一列。需要说明的是，考虑到工艺精度，第五有源图案35和第六有源图案36在第一方向X上可以存在一定的错位。

通过在开关晶体管T4的第八有源部48和第二发光控制晶体管T5的第九有源部49之间设置第六桥接部66，可以减小第八有源部48和第九有源部49之间的电阻，从而提高第八有源部48和第九有源部49之间电信号的传输效率，降低显示基板100的功耗，减小静电在第八有源部48和第九有源部49之间发生击穿的风险。

在一些实施例中，如图7b所示，在第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34、第五有源图案35、第六有源图案36、第八有源图案38、第九有源图案39中，各有源图案中的过孔连接部的面积大于与该过孔连接部相连接的有源部的面积，这样可以尽可能地减小有源部的尺寸，从而可以减小有源部的电阻，也就可以进一步地减小像素驱动电路P中电信号的传输效率、降低显示基板100的功耗、减小静电在第八有源部48和第九有源部49之间发生击穿的风险。

在一些实施例中，如图7b所示，各有源图案3的端部(也即过孔连接部的端部)呈倒角或圆角，这样可以减少静电在有源图案3的端部的聚集，避免发生静电击穿；并且，还可以增大相邻两个有源图案3之间的间距，在相邻的有源图案3之间形成避让，进一步避免发生静电击穿。

在一些实施例中，如图7b所示，与驱动晶体管T3对应设置的第七有源图案37还包括：与第七有源部47相连接的第十六过孔连接部516，第十六过孔连接部516位于第七有源部47靠近第九有源部49的一端。第十六过孔连接部516还连接第六桥接部66。

通过使第十四过孔连接部514还与第六桥接部66相连接，可以减小第八有源部48和第七有源部47之间、第九有源部49和第七有源部47之间的电阻，从而提高第八有源部48和第七有源部47之间、第九有源部49和第七有源部47之间电信号的传输效率，降低显示基板100的功耗，减小静电在第八有源部48和第七有源部47之间、第九有源部49和第七有源部47之间发生击穿的风险。

在一些实施例中，如图7b所示，沿第一方向X，第八有源图案38和与补偿晶体管T2对应设置的第四有源图案34依次间隔排列，第九有源图案39和第五有源图案35依次间隔排列，第七有源图案37位于第八有源图案38和第四有源图案34之间，且位于第九有源图案39和第五有源图案35之间。沿第二方向Y，第七有源图案37位于第四有源图案34和第五有源图案35之间，且位于第八有源图案38和第九有源图案39之间。

示例性的，在第一方向X上，第八有源图案38和第四有源图案34依次间隔排列表示：在第一方向X上，第八有源图案38和第四有源图案34排列成一行。需要说明的是，考虑到工艺精度，第八有源图案38和第四有源图案34在第二方向Y上可以存在一定的错位。

示例性的，在第一方向X上，第九有源图案39和第五有源图案35依次间隔排列表示：在第一方向X上，第九有源图案39和第五有源图案35排列成一行。需要说明的是，考虑到工艺精度，第九有源图案39和第五有源图案35在第二方向Y上可以存在一定的错位。

在一些实施例中，如图7a所示，至少一层栅导电层7包括沿第一方向X延伸且沿第二方向Y依次间隔排列的多条使能信号线EM和多条栅线Ga，使能信号线EM和栅线Ga交替设置。一条使能信号线EM覆盖，与第i行像素驱动电路P ₁中第一发光控制晶体管T6对应设置的第五有源部45，及与第i行像素驱动电路P ₁中第二发光控制晶体管T5对应设置的第九有源部49。一条栅线Ga覆盖，与第i行像素驱动电路P ₁中补偿晶体管T2对应 设置的第三有源部43和第四有源部44，及与第i行像素驱动电路P ₁中开关晶体管T4对应设置的第八有源部48。其中，i为正整数。

示例性的，位于同一行的像素驱动电路P可以共用使能信号线EM和栅线Ga，这样可以减小使能信号线EM和栅线Ga在显示基板100中的空间占比，同时简化显示基板100的制作工艺。

通过将一条使能信号线EM覆盖第一发光控制晶体管T6对应设置的第五有源部45，可以使使能信号线EM覆盖第五有源部45的部分形成第一发光控制晶体管T6的栅极，在该使能信号线EM中输入使能信号的情况下，可以控制第一发光控制晶体管T6的通断状态。

通过将一条使能信号线EM覆盖第二发光控制晶体管T5对应设置的第九有源部49，可以使使能信号线EM覆盖第九有源部49的部分形成第二发光控制晶体管T5的栅极，在该使能信号线EM中输入使能信号的情况下，可以控制第二发光控制晶体管T5的通断状态。

通过将一条栅线Ga覆盖补偿晶体管T2对应设置的第三有源部43和第四有源部44，可以使栅线Ga覆盖第三有源部43和第四有源部44的部分形成补偿晶体管T2的栅极，在该栅线Ga中输入栅线信号的情况下，可以控制补偿晶体管T2的通断状态。

通过将一条栅线Ga覆盖开关晶体管T4对应设置的第八有源部48，可以使栅线Ga覆盖第八有源部48的部分形成开关晶体管T4的栅极，在该栅线Ga中输入栅线信号的情况下，可以控制开关晶体管T4的通断状态。

在一些实施例中，如图7c所示，使能信号线EM和栅线Ga均位于第一栅导电层71。

通过将使能信号线EM和栅线Ga设置于靠近半导体层2一侧的第一栅导电层71，有利于使能信号线EM和栅线Ga中传输的信号对半导体层2中的晶体管T的有源部4的控制。

在一些实施例中，像素驱动电路P中的存储电容器Cst与第七晶体管的第七有源图案37相交叠。存储电容器Cst包括第一极板713和第二极板721，如图7c所示，第一极板713位于第一栅导电层71内，如图7e所示，第二极板721位于第二栅导电层72内。如图7a所示，第i行像素驱动电路P ₁中存储电容器Cst的第二极板721相连接且呈一体结构。

示例性的，存储电容器Cst与第七有源图案37相交叠表示：存储电容器Cst在衬底1上的正投影，与第七有源图案37在衬底1上的正投影具有重叠。

通过将存储电容器Cst与第七有源图案37相交叠，存储电容器Cst的位于第一栅导电层71内的第一极板713可以对第七有源图案37中的第七有源部47进行控制，从而控制驱动晶体管T3的通断状态。

通过将同一行的存储电容器Cst的第二极板721设置为相连接的一体结构，可以保持各第二极板721间电压的稳定性，保持存储电容器Cst中存储电荷量的稳定性。

在一些实施例中，如图7e所示，第二栅导电层72还包括：多个屏蔽图案722，屏蔽图案722被配置为，接收恒压电信号。与补偿晶体管T2对应设置的第二桥接部62和/或第三桥接部63，和屏蔽图案722相交叠。

通过将屏蔽图案722接收恒压电信号，可以使屏蔽图案722屏蔽在显示基板100厚度方向上的电磁信号。

示例性的，上述屏蔽图案722接收的恒压电信号可以为电源电压信号线VDD中传输 的电源电压信号。

示例性的，与补偿晶体管T2对应设置的第二桥接部62和/或第三桥接部63，和屏蔽图案722相交叠表示：第二桥接部62和/或第三桥接部63在衬底1上的正投影与屏蔽图案722在衬底1上的正投影具有重叠。

通过将第二桥接部62和/或第三桥接部63，和屏蔽图案722相交叠，屏蔽图案722可以对第二桥接部62和/或第三桥接部63进行屏蔽保护，可以保持第二桥接部62和/或第三桥接部63中传输的电信号的稳定性。

在一些实施例中，如图7b所示，第八有源图案38还包括与第八有源部48相连接的第十七过孔连接部517，第十七过孔连接部位于第八有源部远离十四过孔连接部的一端。第九有源图案39还包括与第九有源部49相连接的第十八过孔连接部518，第十八过孔连接部518位于第九有源部49远离十五过孔连接部515的一端。

在一些示例中，源漏电极层8的数量为两层，两层源漏电极层8分别为第一源漏电极层81，和位于第一源漏电极层81远离半导体层2一侧的第二源漏电极层82。如图7a所示，第一源漏电极层81包括沿第二方向Y延伸，且沿第一方向X依次间隔排列的多条电源电压信号线VDD，如图7a所示，第二源漏电极层82包括沿第二方向Y延伸，且沿第一方向X依次间隔排列的多条数据线Da，如图7a所示，电源电压信号线VDD和数据线Da交替设置。

在一些示例中，一条电源电压信号线VDD与第j列像素驱动电路P ₁相交叠。电源电压信号线VDD和，与第j列像素驱动电路P ₁中第二发光控制晶体管T5对应设置的第九有源图案39的第十八过孔连接部518电连接。一条数据线Da位于相邻两列像素驱动电路P之间。数据线Da和，与第j列像素驱动电路P ₁中开关晶体管T4对应设置的第八有源图案38的第十七过孔连接部517电连接。其中，j为正整数。

示例性的，电源电压信号线VDD和第十八过孔连接部518电连接的方式具有多种。

例如，如图7c所示，第一栅导电层71还包括第三连接图案714，第三连接图案714在衬底1上的正投影，与电源电压信号线VDD在衬底1上的正投影和第十八过孔连接部518在衬底1上的正投影，均具有重叠。电源电压信号线VDD与第三连接图案714通过过孔电连接，第三连接图案714再通过过孔与第十八过孔连接部518电连接，从而实现电源电压信号线VDD和第十八过孔连接部518电连接。

通过将电源电压信号线VDD和第二发光控制晶体管T5对应设置的第九有源图案39的第十八过孔连接部518电连接，可以将电源电压信号线VDD中的电源电压信号传输至第二发光控制晶体管T5。

示例性的，如图7f所示，第一源漏电极层81还可以包括：第四连接图案811、第五连接图案812、第六连接图案813。第四连接图案811、第五连接图案812、第六连接图案813均沿第二方向Y延伸。

示例性的，第四连接图案811在衬底1上的正投影与第一复位晶体管T1的第一有源图案31在衬底1上的正投影具有重叠区域。第一复位晶体管T1与第一初始信号线Vinit1通过第四连接图案811连接。

例如，第四连接图案811的一端通过过孔连接第一初始信号线Vinit1，第四连接图案811的另一端通过过孔连接位于第一栅导电层的第一连接图案711，而第一连接图案711通过过孔与第一复位晶体管T1中第一有源图案31的第十二过孔连接部512连接，从而实 现第一复位晶体管T1与第一初始信号线Vinit1电连接。

示例性的，在第一方向X上，第五连接图案812位于第四有源图案34和第八有源图案38之间，在第二方向Y上，第五连接图案812位于第一有源图案31和第七有源图案37之间。存储电容Cst的第一极板713与补偿晶体管T2的第三有源图案33的第六过孔连接部56通过第五连接图案812电连接。

例如，第五连接图案812的一端通过过孔连接存储电容Cst的第一极板713，第五连接图案812的另一端通过过孔连接补偿晶体管T2的第三有源图案33的第六过孔连接部56，从而实现存储电容Cst的第一极板713与第六过孔连接部56电连接。

示例性的，第六连接图案813在衬底1上的正投影与第二复位晶体管T7的第六有源图案36在衬底1上的正投影具有重叠。第二复位晶体管T7与第二初始信号线Vinit2通过第六连接图案813连接。

例如，第六连接图案813的另一端通过过孔连接第二初始信号线Vinit2，第六连接图案813的另一端通过过孔连接第二连接图案712，而第二连接图案712与第二复位晶体管T7的第十一过孔连接部电连接，实现第二复位晶体管T7与第二初始信号线Vinit2电连接。

需要说明的是，数据线Da和开关晶体管T4对应设置的第八有源图案38的第十七过孔连接部517电连接的方式具有多种，例如，如图7f所示，第一源漏电极层81还包括第七连接图案814，数据线Da通过过孔与第七连接图案814连接，第七连接图案814通过过孔与第十七过孔连接部517电连接。

通过将数据线Da和开关晶体管T4对应设置的第八有源图案38的第十七过孔连接部517电连接，可以将数据线Da中的数据信号传输至开关晶体管T4。

上述实施例中，图7a中以桥接部6全部位于第一栅导电层71中为例进行说明。需要说明的是，在一个像素驱动电路P中，上述多个桥接部6的数量、设置方式可以任意设置，本公开对此不做限定。下面列出部分实施例对桥接部6的数量、设置方式做举例说明。

第一种可能的实施例

如图8a所示，图8a为本实施例中显示基板100的结构图。如图8b所示，图8b为8a所示显示基板100沿AA向的一种剖视图，如图8c所示，图8c为图8a所示显示基板100中的一种半导体层2的结构图，相比于一种实现方式中图5的半导体层2'的结构，图8c中半导体层2的第一过孔连接部51和第二过孔连接部52之间为断开状态。

图8d为图8a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第一桥接部61，第一桥接部61分别连接第一有源图案31的第一过孔连接部51和第二有源图案32的第二过孔连接部52。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

通过设置第一桥接部61，可以使第一有源图案31和第二有源图案32通过第一桥接部61连接，从而减小第一有源图案31和第二有源图案32之间的连接电阻，提高第一有源图案31和第二有源图案32之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

本实施例中，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，第二源漏电极层82的结构和设置方式与图7g中相同，此处不再赘述。

第二种可能的实施例

如图9a所示，图9a为本实施例中显示基板100的结构图。如图9b所示，图9b为图9a所示显示基板100沿BB向的一种剖视图，如图9c所示，图9c为图9a所示显示基板100中的一种半导体层2的结构图，相比于一种实现方式中图5的半导体层2'的结构，图9c中半导体层2的第三过孔连接部53和第四过孔连接部54之间为断开状态。

如图9d所示，图9d为图9a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第二桥接部62，第二桥接部62分别连接第三有源图案33的第三过孔连接部53和第四有源图案34的第四过孔连接部54。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

通过设置第二桥接部62，可以使第三有源图案33和第四有源图案34通过第二桥接部62连接，从而减小第三有源图案33和第四有源图案34之间的连接电阻，提高第三有源图案33和第四有源图案34之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

本实施例中，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，第二源漏电极层82的结构和设置方式与图7g中相同，此处不再赘述。

第三种可能的实施例

如图10a所示，图10a为本实施例中显示基板100的结构图。如图10b所示，图10b为图10a所示显示基板100沿CC向的剖视图，如图10c所示，图10c为图10a所示显示基板100中的一种半导体层2的结构图，相比于一种实现方式中图5的半导体层2'的结构，图10c中半导体层2的第一过孔连接部51和第二过孔连接部52之间、第五过孔连接部55和第六过孔连接部56之间、第三过孔连接部53和第四过孔连接部54之间为断开状态。

如图10d所示，图10d为图10a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第一桥接部61、第二桥接部62、第三桥接部63，第一桥接部61分别连接第一有源图案31的第一过孔连接部51和第二有源图案32的第二过孔连接部52，第二桥接部62分别连接第三有源图案33的第三过孔连接部53和第四有源图案34的第四过孔连接部54，第三桥接部63分别连接第五过孔连接部55和第六过孔连接部56。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

通过在显示基板100中同时设置第一桥接部61、第二桥接部62、第三桥接部63，可以使第一有源图案31和第二有源图案32通过第一桥接部61连接，使第二有源图案32和第三有源图案33通过第二桥接部62连接，使第三有源图案33和第四有源图案34通过第二桥接部62连接，从而同时减小第一有源图案31和第二有源图案32之间、第二有源图案32和第三有源图案33之间、第三有源图案33和第四有源图案34之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

本实施例中，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，第二源漏电极层82的结构和设置方式与图7g中相同，此处不再赘述。

第四种可能的实施例

如图11a所示，图11a为本实施例中显示基板100的结构图。如图11b所示，11b为图10a所示显示基板100沿DD向的剖视图，如图11c所示，图11c为图11a所示显示基板中的一种半导体层2的结构图，相比于一种实现方式中图5的半导体层2'的结构，图11c中半导体层2的第一过孔连接部51和第二过孔连接部52之间、第七过孔连接部57和第八过孔连接部58之间为断开状态。

如图11d所示，图11d为图11a所示显示基板中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第一桥接部61、第四桥接部64。第一桥接部61分别连接第一有源图案31的第一过孔连接部51和第二有源图案32的第二过孔连接部52，第四桥接部64分别连接第五有源图案35的第七过孔连接部57和第六有源图案36的第八过孔连接部58。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

通过在显示基板100中同时设置第一桥接部61、第四桥接部64，可以使第一有源图案31和第二有源图案32通过第一桥接部61连接，使第五有源图案35和第六有源图案36通过第二桥接部62通过第四桥接部64连接，从而同时减小第一有源图案31和第二有源图案32之间、第五有源图案35和第六有源图案36之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

本实施例中，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，第二源漏电极层82的结构和设置方式与图7g中相同，此处不再赘述。

第五种可能的实施例

如图12a所示，图12a为本实施例中显示基板100的结构图。如图12b所示，图12b为图12a所示显示基板100沿EE向的剖视图。

如图12c所示，图12c为图12a所示显示基板100中的一种第一栅导电层71的结构图，第一栅导电层71包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

如图12d所示，图12d为图12a所示显示基板中的一种第二源漏电极层82的结构图，显示基板100中的多个桥接部6包括位于第二源漏电极层82的第一桥接部61、第四桥接部64。第一桥接部61分别连接第一有源图案31的第一过孔连接部51和第二有源图案32的第二过孔连接部52，第四桥接部64分别连接第五有源图案35的第七过孔连接部57和第六有源图案36的第八过孔连接部58。第二源漏电极层82还包括沿第二方向Y延伸，且沿第一方向X依次间隔排列的多条数据线Da。

需要说明的是，如图12b所示，设置在第二源漏电极层82的第四桥接部64分别连接第七过孔连接部57和第八过孔连接部58的情况下，为了避免第四桥接部64的过孔与设置在第一源漏电极层81的第六连接图案813产生干涉，可以在第六连接图案813中对应第七过孔连接部57和第八过孔连接部58的位置不设置导电材料，即在第六连接图案813中的导电材料围绕第七过孔连接部57和第八过孔连接部58的位置设置；或者，也可以使第六连接图案813绕开第七过孔连接部57和第八过孔连接部58的位置设置。

通过在显示基板100中同时设置第一桥接部61、第四桥接部64，可以使第一有源图案31和第二有源图案32通过第一桥接部61连接，使第五有源图案35和第六有源图案36 通过第二桥接部62通过第四桥接部64连接，从而同时减小第一有源图案31和第二有源图案32之间、第五有源图案35和第六有源图案36之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

可以理解的是，在上述一种实现方式中，在对半导体层2'进行掺杂处理后、形成第二源漏电极层之前，需要通过打孔工序以在需要打过孔的位置(例如对应部分晶体管的第一极或第二极的位置)形成贯穿至半导体层2'的过孔，然后在过孔内填充第二源漏电极层的材料以将晶体管的第一极或第二极引出。

本实施例通过将桥接部6设置在第二源漏电极层82中，可以在上述打孔工序中同步形成贯穿至过孔连接部5的过孔，这样与上述一种实现方式相比，本实施例无需增加额外的打孔工序及掩膜版，可以避免增加显示基板100的制作工序，避免增加显示基板100的制作成本。

本实施例中，半导体层2的结构与图11c中半导体层2的结构相同，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，此处不再赘述。

第六种可能的实施例

如图13a所示，图13a为本实施例中显示基板100的结构图。如图13b所示，13b为图13a所示显示基板100沿FF向的剖视图，如图13c所示，图13c为图13a所示显示基板100中的一种半导体层2的结构图，相比于一种实现方式中图5的半导体层2'的结构，图13c中半导体层2的第一过孔连接部51和第二过孔连接部52之间、第七过孔连接部57和第八过孔连接部58之间、第九过孔连接部59和第十过孔连接部510之间为断开状态。

如图13d所示，图13d为图13a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第一桥接部61、第四桥接部64、第五桥接部65。第一桥接部61分别连接第一有源图案31的第一过孔连接部51和第二有源图案32的第二过孔连接部52，第四桥接部64分别连接第五有源图案35的第七过孔连接部57和第六有源图案36的第八过孔连接部58，第五桥接部65分别连接第四有源图案34的第九过孔连接部59和第五有源图案35的第十过孔连接部510。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

通过在显示基板100中同时设置第一桥接部61、第四桥接部64、第五桥接部65，可以使第一有源图案31和第二有源图案32通过第一桥接部61连接，使第五有源图案35和第六有源图案36通过第四桥接部64连接，使第四有源图案34和第五有源图案35通过第五桥接部65连接，从而同时减小第一有源图案31和第二有源图案32之间、第五有源图案35和第六有源图案36之间、第四有源图案34和第五有源图案35之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

本实施例中，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，第二源漏电极层82的结构和设置方式与图7g中相同，此处不再赘述。

进一步的，上述第五桥接部65还与第七有源图案37的第十三过孔连接部513连接，从而可以使第四有源图案34、第五有源图案35和第七有源图案37通过第五桥接部65连 接，从而减小第四有源图案34、第五有源图案35和第七有源图案37之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

第六种可能的实施例

如图14a所示，图14a为本实施例中显示基板100的结构图。如图14b所示，图14b为图14a所示显示基板100沿GG向的剖视图，如图14c所示，图14c为图14a所示显示基板100中的一种半导体层2的结构图，相比于一种实现方式中图5的半导体层2'的结构，图13c中半导体层2的第一过孔连接部51和第二过孔连接部52之间、第七过孔连接部57和第八过孔连接部58之间、第十四过孔连接部514和第十五过孔连接部515之间为断开状态。

如图14d所示，图14d为图14a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第一桥接部61、第六桥接部66。第一桥接部61分别连接第一有源图案31的第一过孔连接部51和第二有源图案32的第二过孔连接部52，第六桥接部66分别连接第八有源图案38的第十四过孔连接部514和第九有源图案39的第十五过孔连接部515。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

如图14e所示，图14e为图14a所示显示基板100中的一种第二源漏电极层82的结构图，显示基板100中的多个桥接部6还包括位于第二源漏电极层82的第四桥接部64，第四桥接部64分别连接第五有源图案35的第七过孔连接部57和第六有源图案36的第八过孔连接部58。第二源漏电极层82包括沿第二方向Y延伸，且沿第一方向X依次间隔排列的多条数据线Da。

通过在显示基板100中同时设置第一桥接部61、第四桥接部64、第六桥接部66，可以使第一有源图案31和第二有源图案32通过第一桥接部61连接，使第五有源图案35和第六有源图案36通过第四桥接部64连接，使第八有源图案38和第九有源图案39通过第六桥接部66连接，从而同时减小第一有源图案31和第二有源图案32之间、第五有源图案35和第六有源图案36之间、第八有源图案38和第九有源图案39之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

本实施例中，显示基板100的第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，此处不再赘述。

进一步的，上述第六桥接部66还与第七有源图案37的第十六过孔连接部516连接，从而可以使第四有源图案34、第五有源图案35和第七有源图案37通过第五桥接部65连接，从而减小第四有源图案34、第五有源图案35和第七有源图案37之间的连接电阻，提高上述有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

第七种可能的实施例

如图15a所示，图15a为本实施例中显示基板100的结构图。如图15b所示，图15b为图15a所示显示基板100中的一种第二源漏电极层82的结构图，显示基板100中的多个桥接部6包括位于第二源漏电极层82的第一桥接部61、第二桥接部62、第三桥接部63、第四桥接部64、第五桥接部65、第六桥接部66。上述第一桥接部61、第二桥接部62、第 三桥接部63、第四桥接部64、第五桥接部65、第六桥接部66的设置方式以及产生的有益效果与图7c中设置方式以及产生的有益效果相同，此处不再赘述。第二源漏电极层82还包括沿第二方向Y延伸，且沿第一方向X依次间隔排列的多条数据线Da。

本实施例中，显示基板100的半导体层2的结构和设置方式与图7b中相同，显示基板100的第一栅导电层71的结构和设置方式与图12c中相同，第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，此处不再赘述。

第八种可能的实施例

如图16a所示，图16a为本实施例中显示基板100的结构图。如图16b所示，图16b为图16a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100中的多个桥接部6包括位于第一栅导电层71的第二桥接部62、第四桥接部64、第六桥接部66。第一栅导电层71还包括：沿第二方向Y依次间隔设置的复位信号线Re、栅线Ga、第一极板713、使能信号线EM、第三连接图案714。

如图16c所示，图16c为图16a所示显示基板100中的一种第二源漏电极层82的结构图，显示基板100中的多个桥接部6包括位于第二源漏电极层82的第一桥接部61、第三桥接部63、第五桥接部65。第二源漏电极层82包括沿第二方向Y延伸，且沿第一方向X依次间隔排列的多条数据线Da。

上述第一桥接部61、第二桥接部62、第三桥接部63、第四桥接部64、第五桥接部65、第六桥接部66的设置方式以及产生的有益效果与图7c中设置方式以及产生的有益效果相同，此处不再赘述。

本实施例中，显示基板100的半导体层2的结构和设置方式与图7b中相同，显示基板100的第二栅导电层72的结构和设置方式与图7e中相同，第一源漏电极层81的结构和设置方式与图7f中相同，此处不再赘述。

在一些实施例中，在桥接部6位于第二源漏电极层82的情况下，桥接部6还可以包括相连接的第一子桥接部6a和第二子桥接部6b，第一子桥接部6a位于第一栅导电层71内，第二子桥接部6b位于第二源漏电极层82内。

示例性的，在桥接部6包括相连接的第一子桥接部6a和第二子桥接部6b的情况下，如图17所示，图17为图12a所示显示基板100沿EE向的另一种剖视图。第四桥接部64包括两个第一桥接部6a和一个第二桥接部6b，一个第二桥接部6b，分别与两个第一桥接部6a相连接，其中一个第一桥接部6a与第八过孔连接部58相连接，另一个第一桥接部6a与第七过孔连接部57相连接，从而实现第四桥接部64分别与第七过孔连接部57和第八过孔连接部58相连接。

在一些实施例中，如图17所示，半导体层2和第一栅导电层71之间设置有第一栅绝缘层9，第一栅导电层71和第二栅导电层72之间设置有第二栅绝缘层10，第二栅导电层72和第一源漏电极层81之间设置有层间介质层20，第一源漏电极层81和第二源漏电极层82之间设置有钝化层30、平坦层40。其中，第一栅绝缘层9用于使半导体层2和第一栅导电层71之间实现绝缘，防止短路；第二栅绝缘层10用于使第一栅导电层71和第二栅导电层72之间实现绝缘，防止短路；层间介质层20用于使第二栅导电层72和第一源漏电极层81之间实现绝缘，防止短路；钝化层30、平坦层40用于使第一源漏电极层81和第二源漏电极层82之间实现绝缘，防止短路。

示例性的，在桥接部6位于第一栅导电层71的情况下，桥接部6需通过至少贯穿第一栅绝缘层9的过孔与过孔连接部5连接。在桥接部6位于第二源漏电极层82的情况下，桥接部6需通过至少贯穿第一栅绝缘层9、第二栅绝缘层10、层间介质层20、钝化层30、平坦层40的过孔与过孔连接部5连接。在桥接部6包括相连接的第一子桥接部6a和第二子桥接部6b，且第一子桥接部6a位于第一栅导电层71内，第二子桥接部6b位于第二源漏电极层82内的情况下，第一子桥接部6a需通过至少贯穿第一栅绝缘层9的过孔与过孔连接部5连接，第二子桥接部6b需通过至少贯穿第二栅绝缘层10、层间介质层20、钝化层30、平坦层40的过孔与过孔连接部5连接。

上述实施例中，以显示基板100中的多个晶体管为LTPS(Low Temperature Poly Silicon，低温多晶硅)晶体管为例进行说明，可以理解的是，显示基板100中像素电路P的多个晶体管还可以包括LTPO(Low Temperature Poly Oxide，低温多晶氧化物)晶体管。

如图18所示，图18为像素驱动电路P的多个晶体管还包括低温多晶氧化物晶体管的情况下的“7T1C”结构的等效电路图，其中，像素驱动电路P中的多个晶体管包括：第一复位晶体管T1、补偿晶体管T2、驱动晶体管T3、开关晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7和存储电容器Cst。其中，第一复位晶体管T1、补偿晶体管T2设置为低温多晶氧化物晶体管，这样可以减小第一复位晶体管T1、补偿晶体管T2中的漏电流；驱动晶体管T3、开关晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7为低温多晶氧化物晶体管，这样可以保持驱动晶体管T3、开关晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7的较强的驱动能力。

在一些示例中，在图18中所示的像素驱动电路P中，第一复位晶体管T1、补偿晶体管T2设置为N型晶体管，驱动晶体管T3、开关晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7为P型晶体管。

可以理解的是，在像素驱动电路P工作的过程中，需要多种信号线为其提供相应的电信号。因此，示例性的，显示基板100还包括：用于提供第一复位信号的第一复位信号线Re-N、用于提供第三初始信号的第三初始信号线Vinit-N1、用于提供第四初始信号的第四初始信号线Vinit-O、用于提供使能信号的使能信号线EM、用于提供第一栅信号的第一栅线Ga-P、用于提供第二栅信号的第二栅线Ga-N、用于提供电源电压信号的电源电压信号线VDD和用于提供数据信号的数据线Da。

在一些示例中，第一复位晶体管T1的栅极与第一复位信号线Re-N电连接，第一复位晶体管T1的第一极与第三初始信号线Vinit1-N1电连接，第一复位晶体管T1的第二极与第一节点N1电连接。

示例性的，第一复位晶体管T1被配置为在第一复位信号线Re-N传输的第一复位信号的控制下导通，将在第三初始信号线Vinit1-N1处接收的第三初始信号传输至第一节点N1，对第一节点N1进行复位。

在一些示例中，第二复位晶体管T7的栅极与第一栅线Ga-P电连接，第二复位晶体管T7的第一极与第四初始信号线Vinit1-O电连接，第二复位晶体管T7的第二极与第四节点N4电连接。

示例性的，第二复位晶体管T7被配置为在第一栅线Ga-P传输的第一栅信号的控制下导通，将在第四初始信号线Vinit1-O处接收的第四初始信号传输至第四节点N4，对第四 节点N4进行复位。

在一些示例中，开关晶体管T4的栅极与第一栅线Ga-P电连接，开关晶体管T4的第一极与数据线Da电连接，开关晶体管T4的第二极与第二节点N2电连接。

示例性的，开关晶体管T4被配置为在第一栅信号的控制下导通，将在数据线Da处接收的数据信号传输至第二节点N2。

在一些示例中，驱动晶体管T3的栅极与第一节点N1电连接，驱动晶体管T3的第一极与第二节点N2电连接，驱动晶体管T3的第二极与第三节点N3电连接。

示例性的，驱动晶体管T3被配置为在第一节点N1的电压的控制下导通，将来自第二节点N2的信号(例如为数据信号)传输至第三节点N3。

在一些示例中，补偿晶体管T2的栅极与第二栅线Ga-N电连接，补偿晶体管T2的第一极与第一节点N1电连接，补偿晶体管T2的第二极与第三节点N3电连接。

示例性的，补偿晶体管T2被配置为在第二栅信号的控制下导通，将来自第三节点N3的电信号(例如为数据信号)传输至第一节点N1。

在一些示例中，第二发光控制晶体管T5的栅极与使能信号线EM电连接，第二发光控制晶体管T5的第一极与电源电压信号线VDD电连接，第二发光控制晶体管T5的第二极与第二节点N2电连接。

示例性的，第二发光控制晶体管T5被配置为在使能信号线EM传输的使能信号的控制下导通，将在电源电压信号线VDD处接收的电源电压信号传输至第二节点N2。

在一些示例中，第一发光控制晶体管T6的栅极与使能信号线EM电连接，第一发光控制晶体管T6的第一极与第三节点N3电连接，第一发光控制晶体管T6的第二极与第四节点N4电连接。

示例性的，第一发光控制晶体管T6被配置为在使能信号的控制下导通，将来自第三节点N3的电信号传输至第四节点N4。

在一些示例中，存储电容器Cst的第一极与第一节点N1电连接，存储电容器Cst的第二极与电源电压信号线VDD电连接。

示例性的，存储电容器Cst被配置为在第一复位晶体管T1和补偿晶体管T2关断的情况下保持第一节点N1的电压。

示例性的，显示基板还包括公共电压线VSS。

示例性的，发光器件L与第四节点N4电连接，发光器件L还与公共电压线VSS电连接。发光器件L被配置为在来自第四节点N4的电信号和来自公共电压线VSS的公共电压信号的控制下发光。

示例性的，像素驱动电路P的工作过程包括依次进行的复位阶段、数据写入及补偿阶段、发光阶段。其具体工作过程例如参考上述一下实施例中像素驱动电路P的工作过程，此处不再赘述。

下面对图18提供的像素驱动电路P的俯视结构进行介绍。如图19a所示，图19a为本公开实施例提供的又一种显示基板100的俯视图，在第一方向X上，第一发光控制晶体管T6和第二发光控制晶体管T5同行设置，第二复位晶体管T7和开关晶体管T4同行设置，第二复位晶体管T7位于第一复位晶体管T1和开关晶体管T4之间；在第二方向Y上，第一发光控制晶体管T6和补偿晶体管T2同列设置，第二发光控制晶体管T5和开关晶体管T4同列设置，第二复位晶体管T7位于第一复位晶体管T1和补偿晶体管T2之间。驱动晶 体管T3位于第一发光控制晶体管T6和第二发光控制晶体管T5之间，且位于第一发光控制晶体管T6和补偿晶体管T2之间，驱动晶体管T3和存储电容器Cst相交叠。

如图19b所示，图19a为所示显示基板100沿HH向的剖视图，在显示基板100的第二栅导电层72和第一源漏电极层81之间设置有第三栅导电层73和氧化物半导体层50，其中第三栅导电层73位于氧化物半导体层50远离衬底1的一侧。可以理解的是，第二栅导电层72、氧化物半导体层50、第三栅导电层73、第一源漏电极层81中，任意相邻两个膜层之间设置有至少一层绝缘层，用于使上述相邻两个膜层之间实现绝缘，防止短路。

示例性的，第一复位信号线Re-N包括位于第二栅导电层72的第一子复位信号线Re-N1和位于第三栅导电层73的第二子复位信号线Re-N2，第一子复位信号线Re-N1和第二子复位信号线Re-N2输入的信号相同。第二栅线Ga-N包括位于第二栅导电层72的第一子栅线Ga-N1和位于第三栅导电层73的第二子栅线Ga-N2，第一子栅线Ga-N1和第二子栅线Ga-N2输入的信号相同。

如图19c所示，图19c为图19a所示显示基板100中的一种半导体层2的结构图，驱动晶体管T3、开关晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7分别所包括的有源图案3及有源图案3的设置方式与图7b中的有源图案3及有源图案3的设置方式相同，且上述有源图案3所包括的有源部4和过孔连接部5的设置方式与图7b中的有源部4和过孔连接部5的设置方式相同，此处不再赘述。

如图19d所示，图19d为图19a所示显示基板100中的一种第一栅导电层71的结构图，显示基板100的多个桥接部6包括第六桥接部66、第七桥接部67、第四桥接部64，第四桥接部64、第六桥接部66的设置方式及有益效果与图7c中相同，结合图19c、图19d、图19e，第七桥接部67用于连接第一发光控制晶体管T6的第十过孔连接部510、驱动晶体管T3的第十三过孔连接部513和补偿晶体管T2的第二十二过孔连接部522。

通过设置第七桥接部67，可以减小第一发光控制晶体管T6、驱动晶体管T3和补偿晶体管T2之间的连接电阻，提高上述晶体管的有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

第一栅导电层71还包括沿第一方向X延伸且沿第二方向Y依次间隔排列的多条第一栅线Ga-P、使能信号线EM。

第一栅导电层71还包括第一极板713、第三连接图案714、第八连接图案715、第九连接图案716、第十连接图案717。其中第一极板713、第三连接图案714的设置方式与图7c中的设置方式相同，此处不再赘述。第八连接图案715用于使开关晶体管T4的第十七过孔连接部517与下述的数据线Da电连接，第九连接图案716用于使第一复位晶体管T1的第十九过孔连接部519与第三初始信号线Vinit-N1电连接，第十连接图案717用于使第二复位晶体管T7的第十一过孔连接部511与第四初始信号线Vinit-O电连接。

在一些示例中，如图19d所示，第四桥接部64与第十连接图案717之间的间距，为第一栅线Ga-P中位于第四桥接部64和第十连接图案717之间的部分的尺寸的1.5倍到2.5倍，这样可以避免因为第一栅线Ga-P与第四桥接部64之间、第一栅线Ga-P与第十连接图案717之间的间距过小而发生短接，并且还可以避免因为静电聚集而在第一栅线Ga-P与第四桥接部64之间、第一栅线Ga-P与第十连接图案717之间发生静电击穿。进一步的，第四桥接部64与第十连接图案717的端部呈倒角或圆角，这样可以减少静电在第四桥接部64与第十连接图案717的端部的聚集，避免发生静电击穿。

在一些示例中，第六桥接部66与第八连接图案715之间、第六桥接部66与第三连接图案714之间、第七桥接部67与第四连接图案64之间，与上述第四桥接部64与第十连接图案717之间的设置方式相似，此处不再赘述。

如图19e所示，图19e为图19a所示显示基板100中的一种氧化物半导体层50的结构图，第一复位晶体管T1对应的有源图案为第十有源图案310，第十有源图案310包括第十有源部410以及相连接的第十九过孔连接部519、第二十过孔连接部520。第十有源部410用于形成第一复位晶体管T1的沟道，第十九过孔连接部519位于第十有源部410的一端，第二十过孔连接部520位于第十有源部410的另一端。补偿晶体管T2对应的有源图案为第十一有源图案311，第十一有源图案311包括第十一有源部4111以及相连接的第二十一过孔连接部521、第二十二过孔连接部522。第十一有源部411用于形成补偿晶体管T2的沟道，第二十一过孔连接部521位于第十一有源部411的一端，第二十二过孔连接部522位于第十一有源部411的另一端。

如图19f所示，图19f为图19a所示显示基板100中的一种第二栅导电层72的结构图，第二栅导电层72包括沿第一方向X延伸且沿第二方向Y依次间隔排列的多条第一子复位信号线Re-N1、第一子栅线Ga-N1。

如图19g所示，图19g为图19a所示显示基板100中的一种第三栅导电层73的结构图，第二栅导电层72包括沿第一方向X延伸且沿第二方向Y依次间隔排列的多条第三初始信号线Vinit-N1、第二子复位信号线Re-N2、第二子栅线Ga-N2。第二栅导电层72还包括第八桥接部68和第二极板721，第八桥接部68用于连接第一复位晶体管T1的第二十过孔连接部520和补偿晶体管T2的第二十二过孔连接部522。

通过设置第八桥接部68，可以减小第一复位晶体管T1和补偿晶体管T2之间的连接电阻，提高上述晶体管的有源图案3之间电信号的传输效率，降低显示基板100的功耗，并减小静电击穿风险。

如图19h所示，图19h为图19a所示显示基板100中的部分膜层的结构图。图19h中示出了第四桥接部64、第六桥接部66、第七桥接部67与各晶体管的有源图案3连接的结构图。

如图19i所示，图19i为图19a所示显示基板100中的一种第一源漏电极层81的结构图，第二源漏电极层81包括沿第二方向延伸的电源电压信号线VDD。

示例性的，如图19i所示，电源电压信号线VDD在衬底1上的正投影，与第八桥接部68在衬底1上的正投影具有重叠，电源电压信号线VDD可以在显示基板100的厚度方向屏蔽电磁信号，因此可以保持第八桥接部68中传输的电信号的稳定性。

示例性的，电源电压信号线VDD还与存储电容器Cst的第二极板721电连接。

如图19j所示，图19j为图19a所示显示基板中的一种第二源漏电极层82的结构图，第二源漏电极层82包括沿第二方向延伸的数据线Da。

示例性的，数据线Da通过过孔与第八连接图案715电连接。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (26)

1. 一种显示基板，包括多个晶体管，所述多个晶体管包括双栅晶体管；所述显示基板还包括：

   衬底；

   半导体层，位于所述衬底的一侧；所述半导体层包括间隔设置的多个有源图案，至少一个有源图案包括相连接的有源部和至少一个过孔连接部，所述过孔连接部位于所述有源部的端部，所述有源部与晶体管对应设置，且用于形成与其对应的晶体管的沟道；及，多个桥接部，位于所述半导体层远离所述衬底的一侧；各桥接部连接不同有源图案中的过孔连接部；

   其中，所述双栅晶体管与两个有源图案对应设置，所述桥接部分别连接所述两个有源图案中的过孔连接部；所述桥接部的材料的电阻率小于所述半导体层的材料的电阻率。
2. 根据权利要求1所述的显示基板，包括：多个像素驱动电路，所述多个像素驱动电路沿第一方向排列成多列，沿第二方向排列成多行；

   其中，每个像素驱动电路包括多个晶体管，所述像素驱动电路中的多个晶体管包括所述双栅晶体管。
3. 根据权利要求2所述的显示基板，还包括：位于所述半导体层远离所述衬底的一侧，且依次层叠的至少一层栅导电层和至少一层源漏电极层；

   所述桥接部位于目标层，所述目标层为所述栅导电层和所述源漏电极层中的任意层。
4. 根据权利要求3所述的显示基板，其中，所述双栅晶体管包括第一复位晶体管；

   与所述第一复位晶体管对应设置的两个有源图案分别为第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案沿所述第一方向依次间隔排列、且均沿所述第二方向延伸；

   所述第一有源图案包括相连接的第一有源部和第一过孔连接部，所述第一有源部用于形成所述第一复位晶体管的一个沟道；所述第二有源图案包括相连接的第二有源部和第二过孔连接部，所述第二有源部用于形成所述第一复位晶体管的另一个沟道；

   沿所述第一方向，所述第一过孔连接部和所述第二过孔连接部排列成一行；

   所述多个桥接部包括沿所述第一方向延伸的第一桥接部，所述第一桥接部分别连接所述第一过孔连接部和所述第二过孔连接部。
5. 根据权利要求3或4所述的显示基板，其中，所述双栅晶体管包括补偿晶体管；

   与所述补偿晶体管对应设置的两个有源图案分别为第三有源图案和第四有源图案，所述第三有源图案沿所述第一方向延伸，所述第四有源图案沿所述第二方向延伸，所述第三有源图案和所述第四有源图案的延长线具有交点；

   所述第三有源图案包括相连接的第三有源部和第三过孔连接部，所述第三过孔连接部位于所述第三有源部靠近所述交点的一端，所述第三有源部用于形成所述补偿晶体管的一个沟道；所述第四有源图案包括相连接的第四有源部和第四过孔连接部，所述第四过孔连接部位于所述第四有源部靠近所述交点的一端，所述第四有源部用于形成所述补偿晶体管的另一个沟道；

   所述多个桥接部还包括第二桥接部，所述第二桥接部分别连接所述第三过孔连接部和所述第四过孔连接部。
6. 根据权利要求4或5所述的显示基板，其中，所述双栅晶体管包括第一复位晶体管和补偿晶体管；

   所述第二有源图案还包括与所述第二有源部相连接的第五过孔连接部，所述第五过孔连接部位于所述第二有源部远离所述第二过孔连接部的一端；

   与所述补偿晶体管对应设置的第三有源图案还包括：与所述第三有源部相连接的第六过孔连接部，所述第六过孔连接部位于所述第三有源部远离所述第三过孔连接部的一端；

   所述多个桥接部还包括第三桥接部，所述第三桥接部分别连接所述第五过孔连接部和所述第六过孔连接部。
7. 根据权利要求6所述的显示基板，其中，

   沿所述第一方向，所述第三有源部位于所述补偿晶体管的第四有源部和所述第一有源部之间，所述第二有源部位于所述第一有源部远离所述第三有源部的一侧；

   沿所述第二方向，所述第三有源部位于所述第四有源部和所述第一有源部之间；

   所述第三桥接部的延伸方向与所述第一方向之间的夹角为锐角。
8. 根据权利要求4～7中任一项所述的显示基板，其中，所述像素驱动电路中的多个晶体管还包括第一发光控制晶体管和第二复位晶体管；

   所述多个有源图案还包括：第五有源图案和第六有源图案；所述第五有源图案和所述第六有源图案均沿所述第二方向延伸，且两者沿所述第二方向依次间隔排列；

   所述第五有源图案包括相连接的第五有源部和第七过孔连接部，所述第七过孔连接部位于所述第五有源部靠近所述第六有源部的一端，所述第五有源部用于形成所述第一发光控制晶体管的沟道；所述第六有源图案包括相连接的第六有源部和第八过孔连接部，所述第八过孔连接部位于所述第六有源部靠近所述第五有源部的一端，所述第六有源部用于形成所述第二复位晶体管的沟道；

   所述多个桥接部还包括沿所述第二方向延伸的第四桥接部，所述第四桥接部分别连接所述第七过孔连接部和所述第八过孔连接部。
9. 根据权利要求8所述的显示基板，其中，所述双栅晶体管包括补偿晶体管；

   沿所述第二方向，所述第五有源图案、所述第六有源图案及与所述补偿晶体管对应设置的第四有源图案依次间隔排列，且所述第五有源图案与所述第四有源图案相连接。
10. 根据权利要求9所述的显示基板，其中，

    所述第四有源图案还包括与所述第四有源部相连接的第九过孔连接部，所述第九过孔连接部位于所述第四有源部靠近所述第五有源部的一端；

    所述第五有源图案还包括与所述第五有源部相连接的第十过孔连接部，所述第十过孔连接部位于所述第五有源部靠近所述第四有源部的一端；

    所述多个桥接部还包括沿所述第二方向延伸的第五桥接部，所述第五桥接部分别连接所述第九过孔连接部和所述第十过孔连接部。
11. 根据权利要求8～10中任一项所述的显示基板，其中，沿所述第一方向，与第i行、第j列像素驱动电路中第二复位晶体管对应设置的第六有源图案，及与第i+1行、第j列像素驱动电路中第一复位晶体管对应设置的第一有源图案和第二有源图案，依次间隔排列；i和j均为正整数；

    所述至少一层栅导电层包括沿所述第一方向延伸且沿所述第二方向依次间隔排列的多条复位信号线；

    一条复位信号线覆盖，与所述第i行、第j列像素驱动电路中第二复位晶体管对应设置的第六有源图案的第六有源部，及与所述第i+1行、第j列像素驱动电路中第一复位晶 体管对应设置的第一有源图案的第一有源部和第二有源图案的第二有源部。
12. 根据权利要求11所述的显示基板，其中，所述第六有源图案还包括与所述第六有源部相连接的第十一过孔连接部，所述第十一过孔连接部位于所述第六有源部远离所述第八过孔连接部的一端；所述第一有源图案还包括与所述第一有源部相连接的第十二过孔连接部，所述第十二过孔连接部位于所述第一有源部远离所述第一过孔连接部的一端；

    所述至少一层栅导电层还包括沿所述第一方向延伸、沿所述第二方向依次间隔排列的多条第一初始信号线和多条第二初始信号线，第一初始信号线和第二初始信号线交替设置；

    一条所述第一初始信号线和，与第i行像素驱动电路中第一复位晶体管对应设置的第一有源图案的第十二过孔连接部相连接；

    一条所述第二初始信号线和，与所述第i行像素驱动电路中第二复位晶体管对应设置的第六有源图案的第十一过孔连接部相连接。
13. 根据权利要求12所述的显示基板，其中，

    所述栅导电层的数量为两层，两层所述栅导电层分别为与所述半导体层相邻的第一栅导电层，和位于所述第一栅导电层远离所述半导体层一侧的第二栅导电层；

    所述复位信号线位于所述第一栅导电层，所述第一初始信号线和所述第二初始信号线位于所述第二栅导电层。
14. 根据权利要求10～13中任一项所述的显示基板，其中，所述像素驱动电路中的多个晶体管还包括驱动晶体管；

    所述多个有源图案还包括第七有源图案，所述第七有源图案呈曲线状；沿所述第一方向，所述第七有源图案和所述第四有源图案位于所述第五有源图案的同一侧；沿所述第二方向，所述第七有源图案位于所述第四有源图案和所述第五有源图案之间；

    所述第七有源图案包括相连接的第七有源部和第十三过孔连接部，所述第十三过孔连接部位于所述第七有源部靠近所述第五有源部的一端，所述第七有源部用于形成所述驱动晶体管的沟道；

    所述第五桥接部还连接所述第十一过孔连接部。
15. 根据权利要求8～14中任一项所述的显示基板，其中，所述像素驱动电路中的多个晶体管还包括开关晶体管和第二发光控制晶体管；

    所述多个有源图案还包括第八有源图案和第九有源图案，第八有源图案和第九有源图案均沿所述第二方向延伸，且两者沿所述第二方向依次间隔排列；

    所述第八有源图案包括相连接的第八有源部和第十四过孔连接部，所述第十四过孔连接部位于所述第八有源部靠近所述第九有源部的一端，所述第八有源部用于形成所述开关晶体管的沟道；

    所述第九有源图案包括相连接的第九有源部和第十五过孔连接部，所述第十五过孔连接部位于所述第九有源部靠近所述第八有源部的一端，所述第九有源部用于形成所述第二发光控制晶体管的沟道；

    所述多个桥接部还包括沿所述第二方向延伸的第六桥接部，所述第六桥接部分别连接所述第十二过孔连接部和所述第十三过孔连接部。
16. 根据权利要求15所述的显示基板，其中，所述像素驱动电路中的多个晶体管还包括驱动晶体管；

    与所述驱动晶体管对应设置的第七有源图案还包括：与所述第七有源部相连接的第十六过孔连接部，所述第十六过孔连接部位于所述第七有源部靠近所述第九有源部的一端；

    所述第十六过孔连接部还连接所述第六桥接部。
17. 根据权利要求16所述的显示基板，其中，所述双栅晶体管包括补偿晶体管；

    沿所述第一方向，所述第八有源图案和与所述补偿晶体管对应设置的第四有源图案依次间隔排列，所述第九有源图案和所述第五有源图案依次间隔排列，所述第七有源图案位于所述第八有源图案和所述第四有源图案之间，且位于所述第九有源图案和所述第五有源图案之间；

    沿所述第二方向，所述第七有源图案位于所述第四有源图案和所述第五有源图案之间，且位于所述第八有源图案和所述第九有源图案之间。
18. 根据权利要求17所述的显示基板，其中，

    所述至少一层栅导电层包括沿所述第一方向延伸且沿所述第二方向依次间隔排列的多条使能信号线和多条栅线，使能信号线和栅线交替设置；

    一条所述使能信号线覆盖，与第i行像素驱动电路中第一发光控制晶体管对应设置的第五有源部，及与所述第i行像素驱动电路中第二发光控制晶体管对应设置的第九有源部；

    一条所述栅线覆盖，与所述第i行像素驱动电路中补偿晶体管对应设置的第三有源部和第四有源部，及与所述第i行像素驱动电路中开关晶体管对应设置的第八有源部；

    其中，i为正整数。
19. 根据权利要求18所述的显示基板，其中，

    所述栅导电层的数量为两层，两层所述栅导电层分别为与所述半导体层相邻的第一栅导电层，和位于所述第一栅导电层远离所述半导体层一侧的第二栅导电层；

    所述使能信号线和所述栅线均位于所述第一栅导电层。
20. 根据权利要求19所述的显示基板，其中，

    所述像素驱动电路还包括存储电容器，所述存储电容器与所述第七有源图案相交叠；

    所述存储电容器包括第一极板和第二极板，所述第一极板位于所述第一栅导电层内，所述第二极板位于所述第二栅导电层内；

    第i行像素驱动电路中存储电容器的第二极板相连接且呈一体结构。
21. 根据权利要求19或20所述的显示基板，其中，

    所述第二栅导电层还包括：多个屏蔽图案，屏蔽图案被配置为，接收恒压电信号；

    与所述补偿晶体管对应设置的第二桥接部和/或第三桥接部，和所述屏蔽图案相交叠。
22. 根据权利要求15～21中任一项所述的显示基板，其中，

    所述第八有源图案还包括与所述第八有源部相连接的第十七过孔连接部，所述第十七过孔连接部位于所述第八有源部远离所述十四过孔连接部的一端；所述第九有源图案还包括与所述第九有源部相连接的第十八过孔连接部，所述第十八过孔连接部位于所述第九有源部远离所述十五过孔连接部的一端；

    所述源漏电极层的数量为两层，两层所述源漏电极层分别为第一源漏电极层，和位于所述第一源漏电极层远离所述半导体层一侧的第二源漏电极层；

    所述第一源漏电极层包括沿所述第二方向延伸，且沿所述第一方向依次间隔排列的多条电源电压信号线，所述第二源漏电极层包括沿所述第二方向延伸，且沿所述第一方向依次间隔排列的多条数据线，电源电压信号线和数据线交替设置；

    一条所述电源电压信号线与第j列像素驱动电路相交叠；所述电源电压信号线和，与所述第j列像素驱动电路中第二发光控制晶体管对应设置的第九有源图案的第十八过孔连接部电连接；

    一条所述数据线位于相邻两列像素驱动电路之间；所述数据线和，与所述第j列像素驱动电路中开关晶体管对应设置的第八有源图案的第十七过孔连接部电连接；

    其中，j为正整数。
23. 根据权利要求3～22中任一项所述的显示基板，其中，

    所述栅导电层的数量为两层，两层所述栅导电层分别为与所述半导体层相邻的第一栅导电层，和位于所述第一栅导电层远离所述半导体层一侧的第二栅导电层；所述源漏电极层的数量为两层，两层所述源漏电极层分别为第一源漏电极层，和位于所述第一源漏电极层远离所述半导体层一侧的第二源漏电极层；

    所述桥接部位于所述第一栅导电层内；或，

    所述桥接部位于所述第二源漏电极层内；或，

    所述桥接部包括相连接的第一子桥接部和第二子桥接部，所述第一子桥接部位于所述第一栅导电层内，所述第二子桥接部位于所述第二源漏电极层内。
24. 根据权利要求2～23中任一项所述的显示基板，其中，

    所述像素驱动电路所包括的多个晶体管包括：第二复位晶体管、第一发光控制晶体管、第二发光控制晶体管、开关晶体管和驱动晶体管；所述双栅晶体管包括第一复位晶体管和补偿晶体管；所述像素驱动电路还包括存储电容器，所述存储电容器的位置与所述驱动晶体管相交叠，且位于所述驱动晶体管远离所述衬底的一侧；

    沿所述第一方向，所述第一发光控制晶体管和所述第二发光控制晶体管同行设置，所述补偿晶体管和所述开关晶体管同行设置；沿所述第二方向，所述补偿晶体管、所述第一发光控制晶体管和所述第二复位晶体管同列设置，所述第一复位晶体管和所述驱动晶体管同列设置，所述开关晶体管和所述第二发光控制晶体管同列设置；

    沿所述第一方向，所述驱动晶体管位于所述补偿晶体管和所述开关晶体管之间；沿所述第二方向，所述驱动晶体管位于所述补偿晶体管和所述第一发光控制晶体管之间，所述补偿晶体管位于所述第一复位晶体管和所述驱动晶体管之间。
25. 根据权利要求24所述的显示基板，其中，

    所述显示基板还包括：复位信号线、第一初始信号线、第二初始信号线、使能信号线、栅线、电源电压信号线和数据线；

    所述第一复位晶体管的栅极与所述复位信号线电连接，所述第一复位晶体管的第一极与所述第一初始信号线电连接，所述第一复位晶体管的第二极与第一节点电连接；

    所述开关晶体管的栅极与所述栅线电连接，所述开关晶体管的第一极与所述数据线电连接，所述开关晶体管的第二极与第二节点电连接；

    所述第二发光控制晶体管的栅极与所述使能信号线电连接，所述第二发光控制晶体管的第一极与所述电源电压信号线电连接，所述第二发光控制晶体管的第二极与所述第二节点电连接；

    所述驱动晶体管的栅极与所述第一节点电连接，所述驱动晶体管的第一极与所述第二节点电连接，所述驱动晶体管的第二极与第三节点电连接；

    所述补偿晶体管的栅极与所述栅线电连接，所述补偿晶体管的第一极与所述第一节点 电连接，所述补偿晶体管的第二极与所述第三节点电连接；所述第一发光控制晶体管的栅极与所述使能信号线电连接，所述第一发光控制晶体管的第一极与所述第三节点电连接，所述第一发光控制晶体管的第二极与第四节点电连接；

    所述第二复位晶体管的栅极与所述复位信号线电连接，所述第二复位晶体管的第一极与所述第二初始信号线电连接，所述第二复位晶体管的第二极与所述第四节点电连接；

    所述存储电容器的第一极与所述电源电压信号线电连接，所述存储电容器的第二极与所述第一节点电连接。
26. 一种显示装置，包括：如权利要求1～25中任一项所述的显示基板。