CN116635939A - 移位寄存器、扫描驱动电路及显示基板 - Google Patents

移位寄存器、扫描驱动电路及显示基板 Download PDF

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CN116635939A CN202180004086.3A CN202180004086A CN116635939A CN 116635939 A CN116635939 A CN 116635939A CN 202180004086 A CN202180004086 A CN 202180004086A CN 116635939 A CN116635939 A CN 116635939A
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杨慧娟
廖茂颖
张波
舒晓青
魏立恒
李灵通
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Abstract

一种移位寄存器，应用于显示基板，显示基板包括多行子像素；移位寄存器，与至少一行子像素电连接，且被配置为向至少一行子像素传输扫描信号和复位信号；其中，移位寄存器包括：扫描电路，以及，复位电路。扫描电路被配置为，在第一输入信号、第一时钟信号、第二时钟信号、第一电压信号及第二电压信号的配合作用下，输出扫描信号；复位电路被配置为，在第二输入信号、第三时钟信号、第四时钟信号、第三电压信号及第四电压信号的配合作用下，输出复位信号；其中，扫描电路和复位电路之间相互独立输出信号。

Description

移位寄存器、扫描驱动电路及显示基板 技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器、扫描驱动电路及显示基板。
背景技术
随着显示技术的进步，作为显示基板核心的半导体元件技术也随之得到了很大的进步。有机发光二极管(Organic Light Emitting Diode，OLED)作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点，而越来越多地被应用于高性能显示基板当中。
发明内容
一方面，提供一种移位寄存器，应用于显示基板。所述显示基板包括多行子像素。所述移位寄存器，与一行子像素电连接，且被配置为向所述一行子像素传输扫描信号和复位信号。其中，所述移位寄存器包括：扫描电路，与第一输入信号端、第一时钟信号端、第二时钟信号端、第一电压信号端及第二电压信号端电连接；所述扫描电路被配置为，在所述第一输入信号端所传输的第一输入信号、所述第一时钟信号端所传输的第一时钟信号、所述第二时钟信号端所传输的第二时钟信号、所述第一电压信号端所传输的第一电压信号及所述第二电压信号端所传输的第二电压信号的配合作用下，输出所述扫描信号；以及，复位电路，与第二输入信号端、第三时钟信号端、第四时钟信号端、第三电压信号端及第四电压信号端电连接；所述复位电路被配置为，在所述第二输入信号端所传输的第二输入信号、所述第三时钟信号端所传输的第三时钟信号、所述第四时钟信号端所传输的第四时钟信号、所述第三电压信号端所传输的第三电压信号及所述第四电压信号端所传输的第四电压信号的配合作用下，输出所述复位信号。其中，所述扫描电路和所述复位电路之间相互独立输出信号。
在一些实施例中，所述扫描电路包括：第一输出晶体管。所述第一输出晶体管的第一极与所述第二电压信号端电连接，所述第一输出晶体管的第二极与扫描信号输出端电连接。所述复位电路包括：第二输出晶体管。所述第二输出晶体管的第一极与所述第四电压信号端电连接，所述第二输出晶体管的第二极与复位信号输出端电连接。其中，所述第一输出晶体管的沟道宽度，大于或等于所述第二输出晶体管的沟道宽度。
在一些实施例中，所述第一输出晶体管的沟道宽度与所述第二输出晶体管的沟道宽度的比例范围为1:1～20:1。
在一些实施例中，所述扫描电路包括：第三输出晶体管。所述第三输出晶体管的第一极与所述第二时钟信号端电连接，所述第三输出晶体管的第二极与扫描信号输出端电连接。所述复位电路包括：第四输出晶体管。所述第四输出晶体管的第一极与所述第四时钟信号端电连接，所述第四输出晶体管的第二极与复位信号输出端电连接。其中，所述第三输出晶体管的沟道宽度，大于或等于所述第四输出晶体管的沟道宽度。
在一些实施例中，所述第三输出晶体管的沟道宽度与所述第四输出晶体管的沟道宽度的比例范围为1:1～20:1。
在一些实施例中，所述扫描电路和所述复位电路沿行方向并列设置；或者，所述扫描电路和所述复位电路沿所述行方向交错设置。
在一些实施例中，相比于所述扫描电路，所述复位电路更靠近所述一行子像素。
在一些实施例中，所述扫描电路包括：第一输入晶体管、第二输入晶体管、第一控制晶体管、第二控制晶体管、第三控制晶体管、第四控制晶体管、第一输出晶体管、第三输出晶体管、第一电容器和第二电容器。所述第一输入晶体管的控制极与所述第一时钟信号端电连接，所述第一输入晶体管的第一极与所述第一电压信号端电连接，所述第一输入晶体管的第二极与第二节点电连接。所述第二输入晶体管的控制极与所述第一时钟信号端电连接，所述第二输入晶体管的第一极与所述第一输入信号端电连接，所述第二输入晶体管的第二极与第一节点电连接。所述第一控制晶体管的控制极与所述第一节点电连接，所述第一控制晶体管的第一极与所述第一时钟信号端电连接，所述第一控制晶体管的第二极与所述第二节点电连接。所述第二控制晶体管的控制极与所述第二节点电连接，所述第二控制晶体管的第一极与所述第二电压信号端电连接，所述第二控制晶体管的第二极与第三节点电连接。所述第三控制晶体管的控制极与所述第二时钟信号端电连接，所述第三控制晶体管的第一极与所述第三节点电连接，所述第三控制晶体管的第二极与所述第一节点电连接。所述第四控制晶体管的控制极与所述第一电压信号端电连接，所述第四控制晶体管的第一极与所述第一节点电连接，所述第三控制晶体管的第二极与第四节点电连接。所述第一输出晶体管的控制极与所述第二节点电连接，所述第一输出晶体管的第一极与所述第二电压信号端电连接，所述第一输出晶体管的第二极与所述扫描信号输出端电连接。所述第三输出晶体管的控制极与所述第四节点电连接，所述第三输出晶体管的第一极与所述第二时钟信号端电连接，所述第三输出晶体管的第二极与所述扫描信号输出端电连接。所述第一电容器器的第一极板与所述第二电压信号端电连接，所述第一电容器的第二极板与所述第二节点电连接。所述第二电容器的第一极板与所述扫描信号输出端电连接，所述第二电容器的第二极板与所述第四节点电连接。
在一些实施例中，所述复位电路包括：第三输入晶体管、第四输入晶体管、第五控制晶体管、第六控制晶体管、第七控制晶体管、第八控制晶体管、第二输出晶体管、第四输出晶体管、第三电容器和第四电容器。所述第三输入晶体管的控制极与所述第三时钟信号端电连接，所述第三输入晶体管的第一极与所述第三电压信号端电连接，所述第三输入晶体管的第二极与第六节点电连接。所述第四输入晶体管的控制极与所述第三时钟信号端电连接，所述第四输入晶体管的第一极与所述第二输入信号端电连接，所述第四输入晶体管的第二极与第五节点电连接。所述第五控制晶体管的控制极与所述第五节点电连接，所述第五控制晶体管的第一极与所述第三时钟信号端电连接，所述第五控制晶体管的第二极与所述第六节点电连接。所述第六控制晶体管的控制极与所述第六节点电连接，所述第六控制晶体管的第一极与所述第四电压信号端电连接，所述第六控制晶体管的第二极与第七节点电连接。所述第七控制晶体管的控制极与所述第四时钟信号端电连接，所述第七控制晶体管的第一极与所述第七节点电连接，所述第七控制晶体管的第二极与所述第五节点电连接。所述第八控制晶体管的控制极与所述第三电压信号端电连接，所述第八控制晶体管的第一极与所述第五节点电连接，所述第八控制晶体管的第二极与第八节点电连接。所述第二输出晶体管的控制极与所述第六节点电连接，所述第二输出晶体管的第一极与所述第四电压信号端电连接，所述第二输出晶体管的第二极与所述复位信号输出端电连接。所述第四输出晶体管的控制极与所述第八节点电连接，所述第四输出晶体管的第一极与所述第四时钟信号端电连接，所述第四输出晶体管的第二极与所述复位信号输出端电连接。所述第三电容器器的第一极板与所述第四电压信号端电连接，所述第三电容器的第二极板与所述 第六节点电连接。所述第四电容器的第一极板与所述复位信号输出端电连接，所述第四电容器的第二极板与所述第八节点电连接。
另一方面，提供一种扫描驱动电路，包括：上述任一实施例所述的多个移位寄存器。其中，所述多个移位寄存器中各扫描电路沿列方向依次排列；所述多个移位寄存器中各复位电路沿所述列方向依次排列。
在一些实施例中，所述的扫描驱动电路，还包括：沿所述列方向延伸的第一电压信号线，与所述扫描电路的第一电压信号端电连接；沿所述列方向延伸的第二电压信号线，与所述扫描电路的第二电压信号端电连接；沿所述列方向延伸的第三电压信号线，与所述复位电路的第三电压信号端电连接；以及，沿所述列方向延伸的第四电压信号线，与所述复位电路的第四电压信号端电连接。其中，所述扫描电路设置在所述第一电压信号线和所述第二电压信号线之间，所述复位电路设置在所述第三电压信号线和所述第四电压信号线之间。
在一些实施例中，所述第二电压信号线和所述第三电压信号线，设置在所述扫描电路和所述复位电路之间。
在一些实施例中，所述扫描驱动电路，还包括：沿列方向延伸的第一时钟信号线，与第2m-1个所述扫描电路的第一时钟信号端及第2m个所述扫描电路的第二时钟信号端电连接；沿所述列方向延伸的第二时钟信号线，与第2m-1个所述扫描电路的第二时钟信号端及第2m个所述扫描电路的第一时钟信号端电连接；沿所述列方向延伸的第三时钟信号线，与第2m-1个所述复位电路的第三时钟信号端及第2m个所述复位电路的第四时钟信号端电连接；沿所述列方向延伸的第四时钟信号线，与第2m-1个所述复位电路的第四时钟信号端及第2m个所述复位电路的第三时钟信号端电连接；m为正整数。其中，所述第一时钟信号线和所述第二时钟信号线，设置在所述扫描电路远离所述复位电路的一侧；所述第三时钟信号线和所述第四时钟信号线，设置在所述复位电路靠近所述扫描电路的一侧。
在一些实施例中，所述扫描驱动电路，还包括：沿所述列方向延伸的第一初始信号线，与所述多个移位寄存器中前n个移位寄存器的扫描电路的第一输入信号端电连接；n为正整数；沿所述列方向延伸的第二初始信号线，与所述多个移位寄存器中前i个移位寄存器的复位电路的第二输入信号端电连接；i为正整数。所述第一初始信号线设置在所述扫描电路远离所述复位电路的一侧；所述第二初始信号线设置在所述复位电路靠近所述扫描电路的一侧。
另一方面，提供一种显示基板，包括：衬底；设置在所述衬底上的多行子像素；以及，设置在所述衬底上的、如上述任一实施例中所述的至少一个扫描驱动电路。其中，所述扫描驱动电路中，每个移位寄存器与一行子像素电连接，且被配置为向所述一行子像素传输扫描信号和复位信号。
在一些实施例中，所述扫描驱动电路的数量为两个；两个扫描驱动电路分别位于所述多行子像素的相对两侧。
在一些实施例中，所述显示基板，还包括：设置在所述衬底上的半导体层。所述移位寄存器中，扫描电路的第一输出晶体管包括：第一有源层；所述第一有源层包括第一沟道部。所述移位寄存器中，复位电路的第二输出晶体管包括：第二有源层；所述第二有源层包括第二沟道部。其中，所述第一有源层和所述第二有源层均位于所述半导体层；所述第一沟道部的沟道宽度，大于或等于所述第二沟道部的沟道宽度。
在一些实施例中，所述第一沟道部的沟道宽度方向和所述第二沟道部的沟道宽度方向，均沿行方向设置。
在一些实施例中，所述扫描电路的第三输出晶体管包括：第三有源层；所述第三有源层包括第三沟道部。所述复位电路的第四输出晶体管包括：第四有源层；所述第四有源层包括第四沟道部。其中，所述第三有源层和所述第四有源层均位于所述半导体层；所述第三沟道部的沟道宽度，大于或等于所述第四沟道部的沟道宽度。
在一些实施例中，所述第三沟道部的沟道宽度方向和所述第四沟道部的沟道宽度方向，均沿行方向设置。
在一些实施例中，所述第一有源层和所述第三有源层沿列方向依次设置；和/或，所述第二有源层和所述第四有源层沿列方向依次设置。
在一些实施例中，所述第一有源层和所述第三有源层呈一体结构；和/或，所述第二有源层和所述第四有源层呈一体结构。
在一些实施例中，所述显示基板，还包括：设置在所述半导体层远离所述衬底的一侧、且依次层叠的第二栅导电层和源漏导电层。所述扫描电路的第二电容器的第二极板位于所述第二栅导电层；所述第一输出晶体管的第二极与所述扫描电路的第三输出晶体管的第二极呈一体结构，且均位于所述源漏导电层；所述第一输出晶体管的第二极与所述第二电容器的第一极板电连接；所述扫描电路的扫描信号输出端与所述第二电容器的第一极板呈一体结构。
在一些实施例中，所述复位电路的第四电容器的第二极板位于所述第二栅导电层；所述第二输出晶体管的第二极与所述复位电路的第四输出晶体管的第二极呈一体结构，且均位于所述源漏导电层；所述第二输出晶体管的第二极与所述第四电容器的第一极板电连接；所述复位电路的复位信号输出端与所述第四电容器的第一极板呈一体结构。
在一些实施例中，所述扫描电路的第一输入晶体管包括：设置在所述第一有源层远离所述多行子像素一侧的第五有源层。所述扫描电路的第一控制晶体管包括：设置在所述第一有源层远离所述多行子像素一侧的第六有源层。所述扫描电路的第二控制晶体管包括：设置在所述第五有源层和所述第一有源层之间的第七有源层。所述扫描电路的第三控制晶体管包括：设置在所述第五有源层和所述第一有源层之间的第八有源层。所述扫描电路的第四控制晶体管包括：设置在所述第五有源层和所述第八有源层之间的第九有源层。其中，所述第五有源层、所述第六有源层、所述第七有源层、所述第八有源层、所述第九有源层均位于所述半导体层。所述第五有源层的沟道长度方向、所述第六有源层的沟道长度方向、所述第七有源层的沟道长度方向、所述第八有源层的沟道长度方向、所述第九有源层的沟道长度方向，均沿所述列方向设置。
在一些实施例中，所述第五有源层和所述第六有源层沿所述列方向依次设置，呈一体结构；和/或，所述第七有源层和所述第八有源层沿所述列方向依次设置，呈一体结构。
在一些实施例中，所述复位电路的第三输入晶体管包括：设置在所述第二有源层远离所述多行子像素一侧的第十有源层。所述复位电路的第五控制晶体管包括：设置在所述第二有源层远离所述多行子像素一侧的第十一有源层。所述复位电路的第六控制晶体管包括：设置在所述第十有源层和所述第二有源层之间的第十二有源层。所述复位电路的第七控制晶体管包括：设置在所述第十有源层和所述第二有源层之间的第十三有源层。所述复位电路的第八控制晶体管包括：设置在所述第十有源层和所述第十三有源层之间的第十四有源 层。其中，所述第十有源层、所述第十一有源层、所述第十二有源层、所述第十三有源层、所述第十四有源层均位于所述半导体层；所述第十有源层的沟道长度方向、所述第十一有源层的沟道长度方向、所述第十二有源层的沟道长度方向、所述第十三有源层的沟道长度方向、所述第十四有源层的沟道长度方向，均沿所述列方向设置。
在一些实施例中，所述第十有源层和所述第十一有源层沿所述列方向依次设置，呈一体结构；和/或，所述第十二有源层和所述第十三有源层沿所述列方向依次设置，呈一体结构。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一种实现方式中的一种显示基板的结构图；
图2为根据本公开的一些实施例的一种显示基板的结构图；
图3为根据本公开的一些实施例的另一种显示基板的结构图；
图4为根据本公开的一些实施例的一种子像素的结构图；
图5为根据本公开的一些实施例的一种扫描驱动电路的结构图；
图6为根据本公开的一些实施例的一种移位寄存器的结构图；
图7为根据本公开的一些实施例的一种扫描电路的等效结构图；
图8为根据本公开的一些实施例的一种扫描电路的驱动时序图；
图9为根据本公开的一些实施例的一种复位电路的等效结构图；
图10为根据本公开的一些实施例的扫描电路的一些膜层的俯视图；
图11为图10所示俯视图沿A-A’向的一种剖视图；
图12为图10所示俯视图沿B-B’向的一种剖视图；
图13为根据本公开的一些实施例的扫描电路的另一些膜层的俯视图；
图14为根据本公开的一些实施例的扫描电路的又一些膜层的俯视图；
图15为根据本公开的一些实施例的扫描电路的又一些膜层的俯视图；
图16为根据本公开的一些实施例的扫描电路的又一些膜层的俯视图；
图17为根据本公开的一些实施例的扫描电路的又一些膜层的俯视图；
图18为根据本公开的一些实施例的复位电路的一些膜层的俯视图；
图19为图18所示俯视图沿C-C’向的一剖视图；
图20为根据本公开的一些实施例的复位电路的另一些膜层的俯视图；
图21为根据本公开的一些实施例的复位电路的又一些膜层的俯视图；
图22为根据本公开的一些实施例的复位电路的又一些膜层的俯视图；
图23为根据本公开的一些实施例的复位电路的又一些膜层的俯视图；
图24为根据本公开的一些实施例的复位电路的又一些膜层的俯视图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的 实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平 行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
在本公开的实施例提供的电路结构(例如移位寄存器、像素驱动电路)中，移位寄存器所采用的晶体管可以为薄膜晶体管(Thin Film Transistor，简称TFT)、场效应晶体管(Metal Oxide Semiconductor，简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
在本公开的实施例提供的电路结构中，所采用的各晶体管的控制极为栅极，晶体管的第一极为源极和漏极中一者，晶体管的第二极为源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
在本公开的实施例中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
本公开的实施例提供的电路结构中，第一节点、第二节点等节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
本公开的实施例中提供的电路结构所包括的晶体管，可以均为N型晶体管，或者可以均为P型晶体管，或者一部分为N型晶体管，另一部分为P型晶体管。在本公开中，“有效电平”指的是，能够使得晶体管导通的电平。其中，P型晶体管可以在低电平信号的控制下导通，N型晶体管可以在高电平信号的控制下导通。
下面，以本公开的实施例中提供的电路结构所包括的晶体管均为P型晶体管为例，进行示意性说明。
本公开的一些实施例提供了一种移位寄存器、扫描驱动电路及显示基板，以下对移位寄存器、扫描驱动电路及显示基板分别进行介绍。
本公开的一些实施例提供一种显示基板1000，如图2所示。该显示基板装置1000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何显示基板中。更明确地说，预期所述实施例的显示基板可实施应用在多种电子 中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
上述显示基板1000例如可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示基板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示基板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示基板或迷你发光二极管(Mini Light Emitting Diodes，简称Mini LED)显示基板等，本公开对此不做具体限定。
下面以上述显示基板1000为OLED显示基板为例，对本公开的一些实施例进行示意性说明。
在一些实施例中，如图2所示，显示基板1000包括：衬底200；设置在衬底200上的多行子像素Row；以及，设置在衬底200上的至少一个扫描驱动电路100。
在一些示例中，如图2所示，显示基板1000可以包括2480行子像素Row。第1行子像素、第2行子像素……第2479行子像素、第2480行子像素，可以分别采用Row_1、Row_2……Row_2479、Row_2480表示。其中，每行子像素Row可以包括多个子像素300。
在一些示例中，上述衬底200可以为柔性衬底，也可以为刚性衬底。
示例性的，在衬底200为柔性衬底的情况下，衬底200的材料可以为二甲基硅氧烷、PI(Polyimide，聚酰亚胺)、PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)等具有高弹性的材料。
示例性的，在衬底200为刚性衬底的情况下，衬底200的材料可以为玻璃等。
示例性的，如图4所示，子像素300包括像素驱动电路和发光器件。
上述像素驱动电路的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路的结构可以包括“4T1C”、“6T1C”、“7T1C”、“6T2C”、“7T2C”或“8T2C”等结构。其中，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。
示例性的，发光器件可以包括依次层叠设置的阳极、发光层和阴极。此外，发光器件例如还可以包括设置在阳极和发光层之间的空穴注入层和/或空穴传输层，例如还可以包括设置在发光层和阴极之间的电子传输层和/或电子注入层。其中，像素驱动电路例如与发光器件的阳极电连接。
下面结合图4，以像素驱动电路的结构为“7T1C”的结构为例，对子像素的结构进行示意性说明。需要说明的是，像素驱动电路所包括的七个晶体管和一个存储电容器之间，还可以具有其他的电连接关系，并不局限于本示例中所示的电连接关系。
示例性的，如图4所示，像素驱动电路包括：第一复位晶体管M1、开关晶体管M4、驱动晶体管M3、补偿晶体管M2和第二复位晶体管M5。
示例性的，如图4所示，第一复位晶体管M1的控制极与复位信号端Reset电连接，第一复位晶体管M1的第一极与初始信号端Vinit电连接，第一复位晶体管M1的第二极与第一像素节点Q1电连接。其中，第一复位晶体管M1被配置为，在复位信号端Reset所传 输的复位信号的控制下导通，将从初始信号端Vinit处接收的初始信号传输至第一像素节点Q1，对第一像素节点Q1进行复位。
示例性的，如图4所示，第二复位晶体管M5的控制极与扫描信号端Gate电连接，第二复位晶体管M5的第一极与初始信号端Vinit电连接，第二复位晶体管M5的第二极与发光器件的阳极电连接。其中，第二复位晶体管M5被配置为，在扫描信号端Gate所传输的扫描信号的控制下导通，将从初始信号端Vinit处接收的初始信号传输至发光器件的阳极，对发光器件的阳极进行复位。
示例性的，如图4所示，开关晶体管M4的控制极与扫描信号端Gate电连接，开关晶体管M4的第一极与数据信号端Data电连接，开关晶体管M4的第二极与第二像素节点Q2电连接。其中，开关晶体管M4被配置为，在扫描信号端Gate所传输的扫描信号的控制下导通，将数据信号端Data所传输的数据信号传输至第二像素节点Q2。
示例性的，如图4所示，驱动晶体管M3的控制极与第一像素节点Q1电连接，驱动晶体管M3的第一极与第二像素节点Q2电连接，驱动晶体管M3的第二极与第三像素节点Q3电连接。其中，驱动晶体管M3被配置为，在第一像素节点Q1的电压的控制下导通，将来自第二像素节点Q2的信号(例如为数据信号)传输至第三像素节点Q3。
示例性的，如图4所示，补偿晶体管M2的控制极与扫描信号端Gate电连接，补偿晶体管M2的第一极与第三像素节点Q3电连接，补偿晶体管M2的第二极与第一像素节点Q1电连接。其中，补偿晶体管M2被配置为，在扫描信号端Gate所传输的扫描信号的控制下导通，将来自第三像素节点Q3的信号(例如为数据信号)传输至第一像素节点Q1，对驱动晶体管M3进行阈值电压补偿。
此处，由于开关晶体管M4的控制极和补偿晶体管M2的控制极均与扫描信号端Gate电连接，因此，开关晶体管M4和补偿晶体管M2可以同时在扫描信号的控制下导通，将数据信号端Data所传输的数据信号，依次经开关晶体管M4、驱动晶体管M3及补偿晶体管M2传输至第一像素节点Q1，直至驱动晶体管M3处于截止状态，完成对驱动晶体管M3的阈值电压的补偿。同时，第二复位晶体管M5也可以在扫描信号的控制下导通，接收并传输初始信号至发光器件的阳极，对发光器件的阳极进行复位。
示例性的，子像素的驱动方式包括依次进行的复位阶段和数据写入及补偿阶段。
例如，在复位阶段，在复位信号的控制下，第一复位晶体管M1导通，将初始信号传输至第一像素节点Q1，对第一像素节点Q1进行复位。
例如，在数据写入及补偿阶段，第二复位晶体管M5在扫描信号的控制下导通，将初始信号传输至发光器件的阳极，对发光器件的阳极进行复位。开关晶体管M4在扫描信号的控制下导通，将数据信号传输至第二像素节点Q2，完成数据信号的写入；驱动晶体管M3在第一像素节点Q1的控制下导通，将来自第二像素节点Q2的信号(例如为数据信号)传输至第三像素节点Q3；补偿晶体管M2在扫描信号的控制下导通，将来自第三像素节点Q3的信号(例如为数据信号)传输至第一像素节点Q1，对驱动晶体管M3进行阈值电压补偿；直至驱动晶体管M3处于截止状态，完成对驱动晶体管M3的阈值电压的补偿。
在一些示例中，如图5所示，上述扫描驱动电路100可以包括多个移位寄存器10。其中，子像素300的扫描信号端Gate所传输的扫描信号及复位信号端Reset所传输的复位信号，由移位寄存器10提供。
在一种实现方式中，如图1所示，移位寄存器例如可以用GR表示，GR0、GR1、GR2…… GR2479、GR2480可以分别表示第1个移位寄存器、第2个移位寄存器、第3个移位寄存器……第2480个移位寄存器、第2481个移位寄存器。其中，每个移位寄存器与相邻两行子像素Row电连接。每个移位寄存器具有一个输出信号端。
以第2个移位寄存器为例，第2个移位寄存器GR2与第一行子像素Row_1及第二行子像素Row_2电连接。第2个移位寄存器GR2所输出的信号可以传输至第一行子像素Row_1，并作为第一行子像素Row_1的各复位信号端所传输的复位信号；同时，可以传输至第二行子像素Row_2，并作为第二行子像素Row_2的各扫描信号端所传输的扫描信号。
也就是说，同一个移位寄存器GR需要与两行子像素Row电连接，同时驱动该两行子像素Row。这样，使得移位寄存器GR的负载较大，降低移位寄存器GR所输出的信号的准确度，进而减少子像素的复位的时间、数据写入及补偿的时间，影响显示基板的显示效果。
基于此，本公开的一些实施例所提供的移位寄存器10，包括扫描电路11和复位电路12。其中，该移位寄存器10应用于上述显示基板1000。
在一些示例中，如图6所示，上述扫描电路11，与第一输入信号端GI、第一时钟信号端CK1、第二时钟信号端CB1、第一电压信号端VL1及第二电压信号端VH1电连接。扫描电路11被配置为，在第一输入信号端GI所传输的第一输入信号、第一时钟信号端CK1所传输的第一时钟信号、第二时钟信号端CB1所传输的第二时钟信号、第一电压信号端VL1所传输的第一电压信号及第二电压信号端VH1所传输的第二电压信号的配合作用下，输出扫描信号Gate。
在一些示例中，如图6所示，上述复位电路12，与第二输入信号端RI、第三时钟信号端CK2、第四时钟信号端CB2、第三电压信号端VL2及第四电压信号端VH2电连接。复位电路12被配置为，在第二输入信号端RI所传输的第二输入信号、第三时钟信号端CK2所传输的第三时钟信号、第四时钟信号端CB2所传输的第四时钟信号、第三电压信号端VL2所传输的第三电压信号及第四电压信号端VH2所传输的第四电压信号的配合作用下，输出复位信号Reset。
示例性的，第一电压信号端VL1被配置为，传输第一直流低电平信号(例如低于或等于时钟信号的低电平部分)。此处，将该第一直流低电平信号称为第一电压信号。第三电压信号端VL2被配置为，传输第三直流低电平信号(例如低于或等于时钟信号的低电平部分)。此处，将该第三直流低电平信号称为第三电压信号。
例如，第一电压信号的电平和第三电压信号的电平可以相同。
示例性的，第二电压信号端VH1被配置为，传输第二直流高电平信号(例如高于或等于时钟信号的高电平部分)。此处，将该第二直流高电平信号称为第二电压信号。第四电压信号端VH2被配置为，传输第四直流高电平信号(例如高于或等于时钟信号的高电平部分)。此处，将该第四直流高电平信号称为第四电压信号。
例如，第二电压信号的电平和第四电压信号的电平可以相同。
示例性的，第一时钟信号端CK1被配置为，传输第一时钟信号(例如具有低电平部分和高电平部分)。第二时钟信号端CB1被配置为，传输第二时钟信号(例如具有低电平部分和高电平部分)。
例如，第一时钟信号的波形和第二时钟信号的波形可以相同，第一时钟信号的有效电平和第二时钟信号的有效电平的时间不重合。
示例性的，第三时钟信号端CK2被配置为，传输第三时钟信号(例如具有低电平部分和高电平部分)。第四时钟信号端CB2被配置为，传输第四时钟信号(例如具有低电平部分和高电平部分)。
例如，第三时钟信号的波形和第四时钟信号的波形可以相同，第三时钟信号的有效电平和第四时钟信号的有效电平的时间不重合。
在一些示例中，如图5所示，扫描电路11和复位电路12之间相互独立输出信号。
例如，扫描电路11和复位电路12之间未形成电连接，扫描电路11和复位电路12之间相互独立设计，分别输出扫描信号和复位信号。其中，扫描信号的波形和复位信号的波形例如可以相同，但扫描信号的有效电平和复位信号的有效电平的时间不重合。
在一些示例中，如图2所示，上述移位寄存器10与一行子像素Row电连接，且被配置为向上述一行子像素Row传输扫描信号Gate和复位信号Reset。也即，移位寄存器10中的扫描电路11和复位电路12同时与一行子像素Row电连接，并分别向该行子像素Row传输扫描信号Gate和复位信号Reset，以利用该复位信号Reset对该行子像素Row进行复位，并利用该扫描信号Gate对该行子像素Row进行数据写入及补偿。
本公开中的移位寄存器10仅与一行子像素Row电连接，并为该一行子像素Row传输扫描信号Gate和复位信号Reset，移位寄存器10仅驱动一行子像素Row，实现该行子像素Row的复位、数据写入及补偿，由此，可以降低移位寄存器10的负载，从而降低扫描驱动电路100的负载，提高传输给子像素的扫描信号Gate和复位信号Reset的准确性，从而提高显示基板1000的显示效果。
本公开提供的一种扫描驱动电路100及显示基板1000所能实现的有益效果，与移位寄存器10所能实现的有益效果相同，此处不再赘述。
在一些实施例中，如图7所示，上述扫描电路11包括：第一输出晶体管T4。第一输出晶体管T4的第一极与第二电压信号端VH1电连接，第一输出晶体管T4的第二极与扫描信号输出端GO电连接。
在一些示例中，如图7所示，扫描电路11还包括：第三输出晶体管T5。第三输出晶体管T5的第一极与第二时钟信号端CB1电连接，第三输出晶体管T5的第二极与扫描信号输出端GO电连接。
示例性的，第一输出晶体管T4和第三输出晶体管T5分别在不同的时间段内导通。在第一输出晶体管T4导通的时间段内，第一输出晶体管T4可以接收并传输第二电压信号至扫描信号输出端GO，并将第二电压信号作为扫描信号Gate从扫描信号输出端GO输出。在第三输出晶体管T5导通的时间段内，第三输出晶体管T5可以接收并传输第二时钟信号至扫描信号输出端GO，并将第二时钟信号作为扫描信号Gate从扫描信号输出端GO输出。
也就是说，扫描信号Gate是由第二电压信号和第二时钟信号组合构成的。
由于第二电压信号为直流高电平信号，而开关晶体管M4、补偿晶体管M2需要在低电平信号的控制下导通，因此，扫描信号Gate中的有效电平部分由第二时钟信号构成。
在一些示例中，如图9所示，上述复位电路12包括：第二输出晶体管R4。第二输出晶体管R4的第一极与第四电压信号端VH2电连接，第二输出晶体管R4的第二极与复位信号输出端RO电连接。
在一些示例中，如图9所示，复位电路12还包括：第四输出晶体管R5。第四输出晶体管R5的第一极与第四时钟信号端CB2电连接，第四输出晶体管R5的第二极与复位信 号输出端RO电连接。
示例性的，第二输出晶体管R4和第四输出晶体管R5分别在不同的时间段内导通。在第二输出晶体管R4导通的时间段内，第二输出晶体管R4可以接收并传输第四电压信号至复位信号输出端RO，并将第四电压信号作为复位信号Reset从复位信号输出端RO输出。在第四输出晶体管R5导通的时间段内，第四输出晶体管R5可以接收并传输第四时钟信号至复位信号输出端RO，并将第四时钟信号作为复位信号Reset从复位信号输出端RO输出。
也就是说，复位信号Reset是由第四电压信号和第四时钟信号组合构成的。
由于第四电压信号为直流高电平信号，而第一复位晶体管M1需要在低电平信号的控制下导通，因此，复位信号Reset中的有效电平部分由第四时钟信号构成。
在一些示例中，第一输出晶体管T4的沟道宽度，大于或等于第二输出晶体管R4的沟道宽度。
需要说明的是，薄膜晶体管沟道宽度的大小，影响薄膜晶体管的开关特性。为了获得更高的薄膜晶体管工作电流，需要提高宽长比(W/L)，例如可以增加沟道宽度W或降低沟道长度L。沟道长度L基本都为，工艺水平能够保证的、在源极和漏极不发生短路的基础上的最小间距。因此，可以通过提高薄膜晶体管的沟道宽度来获得更高的工作电流，而工作电流的提高，代表着写入能力和保持能力的增强，这样可以降低薄膜晶体管的功耗，进而降低显示基板的功耗。
例如，第一输出晶体管T4的沟道宽度，等于第二输出晶体管R4的沟道宽度。由此，扫描电路11第一输出晶体管T4的功耗和复位电路12第二输出晶体管R4的功耗相同。
又如，第一输出晶体管T4的沟道宽度，大于第二输出晶体管R4的沟道宽度。由此，扫描电路11第一输出晶体管T4的功耗小于复位电路12第二输出晶体管R4的功耗，可以降低显示基板1000的功耗。
在一些示例中，第一输出晶体管T4的沟道宽度与第二输出晶体管R4的沟道宽度的比例范围为1:1～20:1。
例如，第一输出晶体管T4的沟道宽度与第二输出晶体管R4的沟道宽度的比例可以为1:1、2:1、3:1、4:1、10:1或20:1。
在一些示例中，第三输出晶体管T5的沟道宽度，大于或等于第四输出晶体管R5的沟道宽度。
例如，第三输出晶体管T5的沟道宽度，等于第四输出晶体管R5的沟道宽度。
又如，第三输出晶体管T5的沟道宽度，大于第四输出晶体管R5的沟道宽度。由此，扫描电路11第三输出晶体管T5的功耗小于复位电路12第四输出晶体管R5的功耗，可以提高扫描驱动电路10对子像素300的驱动能力，从而可以降低显示基板1000的功耗。
在一些示例中，第三输出晶体管T5的沟道宽度与第四输出晶体管R5的沟道宽度的比例范围为1:1～20:1。
例如，第三输出晶体管T5的沟道宽度与第四输出晶体管R5的沟道宽度的比例可以为1:1、2:1、3:1、4:1、10:1或20:1。
下面，分别对一种实现方式中的移位寄存器的输出晶体管的沟道宽度、本公开中复位电路11的输出晶体管的沟道宽度、本公开中扫描电路12的输出晶体管的沟道宽度进行设置，并对一种实现方式中的移位寄存器所输出的信号、本公开中的复位电路所输出的复位 信号、本公开中的扫描电路所输出的扫描信号进行检测，具体结果如下表所示。
表1
表2
示例性的，一种实现方式中的移位寄存器的输出晶体管的沟道宽度、本公开中复位电路的输出晶体管的沟道宽度、本公开中扫描电路的输出晶体管的沟道宽度的设置方式如表1所示。由表1可知，第一输出晶体管的沟道宽度与第二输出晶体管的沟道宽度的比例为3:1，第三输出晶体管的沟道宽度与第四输出晶体管的沟道宽度的比例为3:1。
示例性的，一种实现方式中的移位寄存器所输出的信号、本公开中的复位电路所输出的复位信号、本公开中的扫描电路所输出的扫描信号的检测结果如表2所示。表2中，Tr代表信号的上升沿时间，Tf代表信号的下降沿时间。Tr的值越小，表示信号的上升沿时间越短，Tf的值越小，表示信号的下降沿时间越短。若Tr的值和Tf的值均比较小，则表示信号的波形越规则，信号的准确度越高。
由表2可知，在本公开的方案中，复位信号的Tr小于一种实现方式中复位信号的Tr，且复位信号的Tr相比于一种实现方式中复位信号的Tr降低了4.9％；复位信号的Tf小于一种实现方式中复位信号的Tf，且复位信号的Tf相比于一种实现方式中复位信号的Tf降低了0.4％。在本公开的方案中，扫描信号的Tr小于一种实现方式中扫描信号的Tr，且扫描信号的Tr相比于一种实现方式中扫描信号的Tr降低了12.1％；扫描信号的Tf小于一种实现方式中扫描信号的Tf，且扫描信号的Tf相比于一种实现方式中扫描信号的Tf降低了10.1％。
需要说明的是，一种实现方式中，移位寄存器提供的复位信号和扫描信号为同一种信号，由同一个信号输出端输出，但由于该移位寄存器需要驱动一行子像素实现复位以及驱 动另一行子像素实现扫描，复位信号所需要驱动的是上述一行子像素的第一复位晶体管M1，扫描信号所需驱动的是上述另一行子像素的开关晶体管M4、第二复位晶体管M5、补偿晶体管M2，因此，所测得的扫描信号的Tf和复位信号的Tf不同，扫描信号的Tr和复位信号的Tr不同。
由此，本公开中，通过将一个移位寄存器10与一行子像素Row电连接，并将移位寄存器10设置为相互独立的扫描电路11和复位电路11，使得扫描电路11中的第一输出晶体管T4的沟道宽度大于或等于复位电路12中第二输出晶体管R4的沟道宽度，扫描电路11中的第三输出晶体管T5的沟道宽度大于或等于复位电路12中第四输出晶体管R5的沟道宽度，不仅可以降低扫描电路11输出的扫描信号Gate的Tr和Tf，还可以降低复位电路12输出的复位信号Reset的Tr和Tf。由此，本公开采用上述设置方式，可以减小移位寄存器10的负载，减小扫描信号Gate和复位信号Reset在向子像素300传输的过程中的损耗，从而可以提高描信号Gate和复位信号Reset的准确度，进一步提高对子像素300进行复位、数据写入及补偿的时间，进而有利于降低显示基板1000的功耗，提高显示基板1000的显示品质。
同一移位寄存器10中，扫描电路11和复位电路12的排布方式有多种，可以根据实际情况进行选择。
在一些示例中，如图5所示，同一移位寄存器10中，扫描电路11和复位电路12沿行方向X并列设置。
示例性的，扫描电路11和复位电路12，可以和与其电连接的一行子像素Row同行设置。
采用上述设置方式，扫描电路11和复位电路12排列较为规整，便于走线布置，且可以减小移位寄存器10所占用的面积。
在另一些示例中，如图2所示，同一移位寄存器10中，扫描电路11和复位电路12沿行方向X交错设置。
示例性的，扫描电路11可以和与其电连接的一行子像素Row同行设置，复位电路12可以和与上述一行子像素Row相邻的另一行子像素Row同行设置。
示例性的，沿行方向X，扫描电路11可以位于相邻两个复位电路12之间。
采用上述设置方式，可以便于扫描电路11或复位电路12与相应的一行子像素Row之间的走线连接。
在一些实施例中，如图2所示，相比于扫描电路11，复位电路12更靠近其所电连接的一行子像素Row。在这种情况下，复位电路12的复位信号输出端RO与相对应的一行子像素Row电连接的走线的长度较短，复位信号Reset的损耗较小，有利于提高复位电路12向子像素300提供的复位信号Reset的准确性和稳定性。
在一些实施例中，如图7所示，上述移位寄存器10中，扫描电路10包括：第一输入晶体管T3、第二输入晶体管T1、第一控制晶体管T2、第二控制晶体管T6、第三控制晶体管T7、第四控制晶体管T8、第一输出晶体管T4、第三输出晶体管T5、第一电容器C1和第二电容器C2。
在一些示例中，如图7所示，第一输入晶体管T3的控制极与第一时钟信号端CK1电连接，第一输入晶体管T3的第一极与第一电压信号端VL1电连接，第一输入晶体管T3的第二极与第二节点N2电连接。
示例性的，第一输入晶体管T3被配置为，在第一时钟信号的控制下导通，将第一电压信号传输至第二节点N2。
在一些示例中，如图7所示，第二输入晶体管T1的控制极与第一时钟信号端CK1电连接，第二输入晶体管T1的第一极与第一输入信号端GI电连接，第二输入晶体管T1的第二极与第一节点N1电连接。
示例性的，第二输入晶体管T1被配置为，在第一时钟信号的控制下导通，将第一输入信号传输至第一节点N1。
在一些示例中，如图7所示，第一控制晶体管T2的控制极与第一节点N1电连接，第一控制晶体管T2的第一极与第一时钟信号端CK1电连接，第一控制晶体管T2的第二极与第二节点N2电连接。
示例性的，第一控制晶体管T2被配置为，在第一节点N1的控制下导通，将第一时钟信号传输至第二节点N2。
在一些示例中，如图7所示，第二控制晶体管T6的控制极与第二节点N2电连接，第二控制晶体管T6的第一极与第二电压信号端VH1电连接，第二控制晶体管T6的第二极与第三节点N3电连接。
示例性的，第一控制晶体管T2被配置为，在第一节点N1的控制下导通，将第一时钟信号传输至第二节点N2。
在一些示例中，如图7所示，第三控制晶体管T7的控制极与第二时钟信号端CB1电连接，第三控制晶体管T7的第一极与第三节点N3电连接，第三控制晶体管T7的第二极与第一节点N1电连接。
示例性的，第三控制晶体管T7被配置为，在第二时钟信号的控制下导通，将第三节点N3的信号(例如为第二电压信号)传输至第一节点N1。
在一些示例中，如图7所示，第四控制晶体管T8的控制极与第一电压信号端VL1电连接，第四控制晶体管T8的第一极与第一节点N1电连接，第四控制晶体管T8的第二极与第四节点N4电连接。
示例性的，第四控制晶体管T8被配置为，在第一电压信号的控制下导通，将第一节点N1的信号(例如为第一输入信号)传输至第四节点N4。
在一些示例中，如图7所示，第一输出晶体管T4的控制极与第二节点N2电连接，第一输出晶体管T4的第一极与第二电压信号端VH1电连接，第一输出晶体管T4的第二极与扫描信号输出端GO电连接。第一电容器C1的第一极板与第二电压信号端VGH1电连接，第一电容器C1的第二极板与第二节点N2电连接。
示例性的，第一输出晶体管T4被配置为，在第二节点N2的电压的控制下导通，将第二电压信号传输至扫描信号输出端GO。第一电容器C1被配置为，维持第二节点N2的电压。
在一些示例中，如图7所示，第三输出晶体管T5的控制极与第四节点N4电连接，第三输出晶体管T5的第一极与第二时钟信号端CB1电连接，第三输出晶体管T5的第二极与扫描信号输出端GO电连接。第二电容器C2的第一极板与扫描信号输出端GO电连接，第二电容器C2的第二极板与第四节点N4电连接。
示例性的，第三输出晶体管T5被配置为，在第四节点N4的电压的控制下导通，将第二时钟信号传输至扫描信号输出端GO。第二电容器器C2被配置为，维持第四节点N4的 电压。
下面，结合图8所示的时序图，以扫描电路11的结构为图7所示的结构为例，对扫描电路11的工作原理进行说明。图8中，GI表示第一输入信号端所传输的第一输入信号，CK1表示第一时钟信号端所传输的第一时钟信号，CB1表示第二时钟信号端所传输的第二时钟信号，GO表示扫描信号输出端所传输的扫描信号，N4表示第四节点的电压。
示例性的，如图8所示，扫描电路11的工作过程包括：输入阶段Pl、输出阶段P2和缓冲阶段P3。
示例性的，结合图7和图8所示，在输入阶段Pl，第一时钟信号的电平为低电平；第二时钟信号的电平为高电平，例如，在此阶段，第二时钟信号的压值与第二电压信号的压值相等；第一输入信号的电平为低电平，其压值可以采用Vin表示，例如，在此阶段，第一输入信号的压值与第一电压信号的压值相等。
例如，第二输入晶体管T1在第一时钟信号的控制下导通，将输入信号传输至第一节点N1。由于第二输入晶体管T1传递第一输入信号具有阈值损失，从而第一节点N1的电压为Vin-Vth1，即VL-Vth1，其中，Vth1表示第二输入晶体管T1的阈值电压。第四控制晶体管T8在第一电压信号的控制下导通，将第一节点N1的电压VL-Vth1传输至第四节点N4。例如，第四控制晶体管T8的阈值电压为Vth8，同理，由于第四控制晶体管T8传递信号的过程中具有阈值损失，因此，第四节点N4的电压为VL-VthNl，其中，VthNl为Vth1和Vth8中较小的一个。第三输出晶体管T5可以在第四节点N4的电压的控制下导通，将第二时钟信号传输至扫描信号输出端GO以作为输出信号。
例如，第一输入晶体管T3在第一时钟信号的控制下导通，将第一电压信号VL1传输至第二节点N2。由于第一节点N1的电压为VL-Vth1，第一控制晶体管T2在第一节点N1的电压的控制下导通，将第一时钟信号传输至第二节点N2。例如，第一控制晶体管T2的阈值电压为Vth2，第一输入晶体管T3的阈值电压为Vth3，若Vth3<Vth2+Vth1，则第二节点N2的电压为VL-Vth1-Vth2；若Vth3>Vth1+Vth2，则第二节点N2的电压为VL-Vth3。此时，第一输出晶体管T4和第一控制晶体管T6均在第二节点N2的电压的控制下导通。第三控制晶体管T7在第二时钟信号的控制下截止。
由于第二时钟信号的电平为高电平，且第二电压信号的电平为高电平，因此，在输入阶段Pl，扫描信号的电平为高电平，电压为VH。
示例性的，结合图7和图8所示，在输出阶段P2，第一时钟信号的电平为高电平；第二时钟信号的电平为低电平，例如，在此阶段，第二时钟信号的压值与第一电压信号的压值相等。
例如，第二输入晶体管T1和第一输入晶体管T3在第一时钟信号的控制下均截止。第一节点N1的电压仍为VL-VthNl，第一控制晶体管T2在第一节点N1的电压控制下导通，将第一时钟信号传输至第二节点N2，即第二节点N2的电压为VH，由此，第一输出晶体管T4和第二控制晶体管T6在第二节点N2的电压的控制下均截止。
例如，第三输出晶体管T5在第四节点N4的电压的控制下导通，将第二时钟信号传输至扫描信号输出端GO以作为输出信号。在输入阶段Pl，第二电容器C2的第一极板的电压为VH，第二电容器C2的第二极的电压为VL-VthNl，而在输出阶段P2，第二电容器C2的第一极的电压变为VL，由于第二电容器C2的自举作用，第二电容器C2的第二极的电压变为2VL-VthNl-VH，即第四节点N4的电压变为2VL-VthNl-VH，此时，第四控制晶体 管T8截止，第三输出晶体管T5在第四节点N4的电压的控制下，可以更好地打开，扫描信号的电压为VL。
示例性的，结合图7和图8所示，在缓冲阶段P3，第一时钟信号的电平为高电平；第二时钟信号的电平为高电平。第一输入信号的电平为高电平。
例如，第三输出晶体管T5在第四节点N4的电压的控制下导通，将第二时钟信号传输至扫描信号输出端GO以作为输出信号，此时，扫描信号的电压为VH。由于第二电容器C2的自举作用，第四节点N4的电压变为VL-VthNl。
例如，第二输入晶体管T1和第一输入晶体管T3在第一时钟信号的电压的控制下均截止。第四节点N4的电压变为VL-VthNl，此时，第四控制晶体管T8在第一电压信号的控制下导通，第一节点N1的电压也为VL-VthNl，第一控制晶体管T2在第一节点N1的控制下导通，将第一时钟信号传输至第二节点N2，即第二节点N2的电压为VH，由此，第一输出晶体管T4和第一控制晶体管T6在第二节点N2的电压的控制下均截止。
在一些实施例中，如图9所示，复位电路12包括：第三输入晶体管R3、第四输入晶体管R1、第五控制晶体管R2、第六控制晶体管R6、第七控制晶体管R7、第八控制晶体管R8、第二输出晶体管R4、第四输出晶体管R5、第三电容器C10和第四电容器C20。
在一些示例中，如图9所示，第三输入晶体管R3的控制极与第三时钟信号端CK2电连接，第三输入晶体管R3的第一极与第三电压信号端VL2电连接，第三输入晶体管R3的第二极与第六节点N6电连接。
示例性的，第三输入晶体管R3被配置为，在第三时钟信号的控制下导通，将第三电压信号传输至第六节点N6。
在一些示例中，如图9所示，第四输入晶体管R1的控制极与第三时钟信号端CK2电连接，第四输入晶体管R1的第一极与第二输入信号端RI电连接，第四输入晶体管R1的第二极与第五节点N5电连接。
示例性的，第四输入晶体管R1被配置为，在第三时钟信号的控制下导通，将第二输入信号传输至第五节点N5。
在一些示例中，如图9所示，第五控制晶体管R2的控制极与第五节点N5电连接，第五控制晶体管R2的第一极与第三时钟信号端CK2电连接，第五控制晶体管R2的第二极与第六节点N6电连接。
示例性的，第五控制晶体管R2被配置为，在第三时钟信号的控制下导通，将第三时钟信号传输至第六节点N6。
在一些示例中，如图9所示，第六控制晶体管R6的控制极与第六节点N6电连接，第六控制晶体管R6的第一极与第四电压信号端VH2电连接，第六控制晶体管R6的第二极与第七节点N7电连接。
示例性的，第六控制晶体管R6被配置为，在第六节点N6的控制下导通，将第四电压信号传输至第七节点N7。
在一些示例中，如图9所示，第七控制晶体管R7的控制极与第四时钟信号端CB2电连接，第七控制晶体管R7的第一极与第七节点N7电连接，第七控制晶体管R7的第二极与第五节点N5电连接。
示例性的，第七控制晶体管R7被配置为，在第四时钟信号的控制下导通，将第七节点N7的电压传输至第五节点N5。
在一些示例中，如图9所示，第八控制晶体管R8的控制极与第三电压信号端VL2电连接，第八控制晶体管R8的第一极与第五节点N5电连接，第八控制晶体管R8的第二极与第八节点N8电连接。
示例性的，第八控制晶体管R8被配置为，在第三电压信号的控制下导通，将第五节点N5的电压传输至第八节点N8。
在一些示例中，如图9所示，第二输出晶体管R4的控制极与第六节点N6电连接，第二输出晶体管R4的第一极与第四电压信号端VH2电连接，第二输出晶体管R4的第二极与复位信号输出端RO电连接。第三电容器C10的第一极板与第四电压信号端VH2电连接，第三电容器C10的第二极板与第六节点N6电连接。
示例性的，第二输出晶体管R4被配置为，在第六节点N6的控制下导通，将第四电压信号传输至复位信号输出端RO。第三电容器C10被配置为，维持第六节点N6的电压。
在一些示例中，如图9所示，第四输出晶体管R5的控制极与第八节点N8电连接，第四输出晶体管R5的第一极与第四时钟信号端CB2电连接，第四输出晶体管R5的第二极与复位信号输出端RO电连接。第四电容器C20的第一极板与复位信号输出端RO电连接，第四电容器C20的第二极板与第八节点N8电连接。
示例性的，第四输出晶体管R5被配置为，在第八节点N8的控制下导通，将第四时钟信号传输至复位信号输出端RO。第四电容器C20被配置为，维持第八节点N8的电压。
示例性的，复位电路12的结构与扫描电路11的结构相同，复位电路12的工作原理与复位电路12的工作原理相同或类似。复位电路12的工作原理可参考上述实施例中扫描电路11的工作原理，此处不再赘述。
本公开的一些实施例还提供了一种扫描驱动电路100，如图5所示，包括如上实施例所述的多个移位寄存器10。
在一些示例中，多个移位寄存器10中的扫描电路11相互级联，多个移位寄存器10中的复位电路12相互级联。扫描电路11和复位电路12之间无级联关系。
例如，第a个移位寄存器的扫描电路11的扫描信号输出端GO，与第a+1个移位寄存器的扫描电路11的第一输入端信号端GI电连接，也即，第a个移位寄存器的扫描电路11所输出的扫描信号，可以作为第a+1个移位寄存器的扫描电路11的第一输入信号。其中，a为正整数。
例如，第a个移位寄存器的复位电路12的复位信号输出端RO，与第a+1个移位寄存器中的复位电路12的第二输入端信号端RI电连接，也即，第a个移位寄存器的复位电路12所输出的复位信号，可以作为第a+1个移位寄存器的复位电路12的第二输入信号。
在一些示例中，如图5所示，多个移位寄存器10中各扫描电路11沿列方向Y依次排列，例如排列为一排。多个移位寄存器10中各复位电路12沿列方向依次排列，例如排列为一排。以这种设置方式，可以使得扫描电路11和复位电路12排列较为规整，便于走线布置，且有利于降低移位寄存器10及扫描驱动电路100所需占用的面积。
在一些实施例中，扫描驱动电路，还包括：第一电压信号线VGL1，第二电压信号线VGH1，第三电压信号线VGL2以及第四电压信号线VGH2。
示例性的，第一电压信号线VGL1沿列方向Y延伸，与扫描电路11的第一电压信号 端VL1电连接。第一电压信号线VGL1为扫描电路11的第一电压信号端VL1提供第一电压信号。
示例性的，第二电压信号线VGH1沿列方向Y延伸，与扫描电路11的第二电压信号端VH1电连接。第二电压信号线VGH1为扫描电路11的第二电压信号端VH1提供第二电压信号。
示例性的，第三电压信号线VGL2沿列方向Y延伸，与复位电路12的第三电压信号端VL2电连接。第三电压信号线VGL2为复位电路12的第三电压信号端VL2提供第三电压信号。
示例性的，第四电压信号线VGH2沿列方向Y延伸，与复位电路12的第四电压信号端VH2电连接。第四电压信号线VGH2为复位电路12的第四电压信号端VH2提供第四电压信号。
第一电压信号线VGL1、第二电压信号线VGH1、第三电压信号线VGL2以及第四电压信号线VGH2均沿列方向Y延伸，可以节省显示基板1000中扫描驱动电路100所占的面积和空间，有利于显示基板1000的窄边框设计。
示例性的，如图2、图10及图18所示，扫描电路11设置在第一电压信号线VGL1和第二电压信号线VGH1之间，复位电路12设置在第三电压信号线VGL2和第四电压信号线VGH2之间。
通过将第一电压信号线VGL1和第二电压信号线VGH1设置在扫描电路11的两侧，将第三电压信号线VGL2和第四电压信号线VGH2设置在复位电路12的两侧，不仅可以避免在第一电压信号线VGL1和第二电压信号线VGH1之间形成寄生电容，避免在第三电压信号线VGL2和第四电压信号线VGH2之间产生寄生电容，还可以使得第一电压信号线VGL1、第二电压信号线VGH1、第三电压信号线VGL2、第四电压信号线VGH2排列较为紧密，有利于节约布线空间、方便信号的传输，并有利于显示基板1000的窄边框设计。
在一些实施例中，如图2、图10及图18所示，第二电压信号线VGH1和第三电压信号线VGL2，设置在扫描电路11和复位电路12之间。此时，第一电压信号线VGL1设置在扫描电路11远离多行子像素的一侧，第四电压信号线VGH2设置在复位电路12靠近多行子像素的一侧。
采用上述设置方式，可以缩短第二电压信号线VGH1与扫描电路11中第一输出晶体管T4的第一极之间的距离，可以缩短第三电压信号线VGL2与复位电路12中第三输入晶体管R3的第一极之间的距离，可以缩短第一电压信号线VGL1与扫描电路11中的第一输入晶体管T3的第一极之间的距离，可以缩短第四电压信号线VGH2与复位电路12中第二输出晶体管R4的第一极之间的距离，从而不仅有利于简化布线难度，还可以节省扫描驱动电路100在行方向X所占的面积和空间，有利于实现显示基板1000的窄边框设计。
在一些实施例中，如图5所示，扫描驱动电路100还包括：第一时钟信号线CKL1、第二时钟信号线CBL1、第三时钟信号线CKL2以及第四时钟信号线CBL2。
示例性的，第一时钟信号线CKL1沿列方向Y延伸，与第2m-1个扫描电路11的第一时钟信号端CK1及第2m个扫描电路12的第二时钟信号端CB1电连接，m为正整数。
例如，如图5所示，第一时钟信号线CKL1与第1个(m＝1)扫描电路11的第一时钟信号端CK1、第3个(m＝2)扫描电路11的第一时钟信号端CK1、第5个(m＝3)扫描电路11的第一时钟信号端CK1、第7个(m＝4)扫描电路11的第一时钟信号端CK1……电 连接；第一时钟信号线CKL1与第2个(m＝1)扫描电路11的第二时钟信号端CB1、第4个(m＝2)扫描电路11的第二时钟信号端CB1、第6个(m＝3)扫描电路11的第二时钟信号端CB1、第8个(m＝4)扫描电路11的第二时钟信号端CB1……电连接。
示例性的，第二时钟信号线CBL1沿列方向Y延伸，与第2m-1个扫描电路的第二时钟信号端CB1及第2m个扫描电路的第一时钟信号端CK1电连接，m为正整数。
例如，如图5所示，第二时钟信号线CBL1与第1个(m＝1)扫描电路11的第二时钟信号端CB1、第3个(m＝2)扫描电路11的第二时钟信号端CB1、第5个(m＝3)扫描电路11的第二时钟信号端CB1、第7个(m＝4)扫描电路的第二时钟信号端CB1……电连接；第二时钟信号线CBL1与第2个(m＝1)扫描电路11的第一时钟信号端CK1、第4个(m＝2)扫描电路11的第一时钟信号端CK1、第6个(m＝3)扫描电路11的第一时钟信号端CK1、第8个(m＝4)扫描电路11的第一时钟信号端CK1……电连接。
示例性的，第三时钟信号线CKL2沿列方向Y延伸，与第2m-1个复位电路12的第三时钟信号端CK2及第2m个复位电路12的第四时钟信号端CB2电连接，m为正整数。
例如，如图5所示，第三时钟信号线CKL2与第1个(m＝1)复位电路12的第三时钟信号端CK2、第3个(m＝2)复位电路12的第三时钟信号端CK2、第5个(m＝3)复位电路12的第三时钟信号端CK2、第7个(m＝4)复位电路12的第三时钟信号端CK2……电连接；第三时钟信号线CKL2与第2个(m＝1)复位电路12的第四时钟信号端CB2、第4个(m＝2)复位电路12的第四时钟信号端CB2、第6个(m＝3)复位电路12的第四时钟信号端CB2、第8个(m＝4)复位电路12的第四时钟信号端CB2……电连接。
示例性的，第四时钟信号线CBL2沿列方向Y延伸，与第2m-1个复位电路12的第四时钟信号端CB2及第2m个复位电路12的第三时钟信号端CK2电连接，m为正整数。
例如，如图5所示，第四时钟信号线CBL2与第1个(m＝1)复位电路12的第四时钟信号端CB2、第3个(m＝2)复位电路12的第四时钟信号端CB2、第5个(m＝3)复位电路12的第四时钟信号端CB2、第7个(m＝4)复位电路12的第四时钟信号端CB2……电连接；第四时钟信号线CBL2与第2个(m＝1)复位电路12的第三时钟信号端CK2、第4个(m＝2)复位电路12的第三时钟信号端CK2、第6个(m＝3)复位电路12的第三时钟信号端CK2、第8个(m＝4)复位电路12的第三时钟信号端CK2……电连接。
如图10及图18所示，第一时钟信号线CKL1、第二时钟信号线CBL1、第三时钟信号线CKL2以及第四时钟信号线CBL2均沿列方向Y延伸，有利于减小扫描驱动电路100所占的面积和空间，进而有利于显示基板1000的窄边框设计。
在一些示例中，第一时钟信号线CKL1和第二时钟信号线CBL1，设置在扫描电路11远离复位电路12的一侧。第三时钟信号线CKL2和第四时钟信号线CBL2，设置在复位电路12靠近扫描电路11的一侧。
示例性的，如图2、图10及图18所示，第一时钟信号线CKL1、第二时钟信号线CBL1以及第一电压信号线VGL1设置在扫描电路12的同侧，例如第一电压信号线VGL1，可以位于第一时钟信号线CKL1与扫描电路12之间，距离扫描电路12较近，从而可以缩短第一控制晶体管T2的控制极，以及第一输入晶体管T3的控制极到第一时钟信号线CKL1的连接线的长度，可以缩短第三控制晶体管T7的控制极到第二时钟信号线CBL1之间的连接线的长度，可以缩短第一输入晶体管T3的第一极到第一电压信号线VGL1的连接线的长度，从而可以减少扫描电路11所占的面积和空间，进而减少扫描驱动电路100在显 示基板1000所占的面积和空间，实现显示基板1000的窄边框设计；第三时钟信号线CKL2、第四时钟信号线CBL2以及第三电压信号线VGL2设置在复位电路12的同侧，例如第三电压信号线VGL2，可以位于第三时钟信号线CKL2与复位电路12之间，且距离复位电路12较近，从而可以缩短第五控制晶体管R2的控制极，以及第三输入晶体管R3的控制极到第三时钟信号线CKL2的连接线的长度，可以缩短第三输入晶体管R3的第一极到第三电压信号线VGL2的连接线的长度，从而可以节约复位电路12所占的面积和空间，进而减少扫描驱动电路100在显示基板1000所占的面积和空间，实现显示基板1000的窄边框设计。
在一些实施例中，扫描驱动电路100还包括：第一初始信号线GSTV和第二初始信号线RSTV。
示例性的，第一初始信号线GSTV沿列方向Y延伸，与多个移位寄存器10中前n个移位寄存器10的扫描电路11的第一输入信号端GI电连接；n为正整数。
例如，n＝1，第一初始信号线GSTV与多个移位寄存器10中第一个移位寄存器的扫描电路11的第一输入信号端GI电连接。第一初始信号线GSTV所传输的第一初始信号可以作为，上述第一个移位寄存器的扫描电路11的第一输入信号。
示例性的，第二初始信号线RSTV沿列方向Y延伸，与多个移位寄存器中前i个移位寄存器10的复位电路12的第二输入信号端RI电连接；i为正整数。
例如，i＝1，第二初始信号线RSTV与多个移位寄存器10中第一个移位寄存器10的复位电路12的第二输入信号端RI电连接。第二初始信号线RSTV所传输的第二初始信号可以作为，上述第一个移位寄存器的复位电路12的第二输入信号。
在一些示例中，如图2、图10及图18所示，第一初始信号线GSTV设置在扫描电路11远离复位电路12的一侧；第二初始信号线RSTV设置在复位电路12靠近扫描电路11的一侧。
采用上述设置方式，扫描电路11的第二输入晶体管T1的第一极与第一初始信号线GSTV之间的距离较小，可以缩短第二输入晶体管T1的第一极到第一初始信号线GSTV之间的连接线的长度；复位电路12的第四输入晶体管R1的第一极与第二初始信号线RSTV之间的距离较小，可以缩短第四输入晶体管R1的第一极到第二初始信号线RSTV之间的连接线的长度较小，从而可以减少扫描驱动电路100在显示基板1000所占的面积和空间，实现显示基板1000的窄边框设计。
在一些示例中，如图3所示，显示基板1000中，扫描驱动电路100的数量可以为一个。此时，该扫描驱动电路100位于显示基板的一侧。
在另一些示例中，如图4所示，显示基板1000中，扫描驱动电路100的数量为两个。此时，该两个扫描驱动电路100分别位于多行子像素Row的相对两侧。基于此，两个扫描驱动电路100可以交替工作，交替地为子像素提供扫描信号和复位信号，这样有利于减小扫描驱动电路100的负载，提高扫描驱动电路100的工作寿命。
需要说明的是，如图10～图24所示，扫描驱动电路100可以由多层层叠的膜层构成。其中，每层膜层均具有图案。
在一些实施例中，如图13～图16及图20～图23所示，显示基板1000还包括：设置在衬底200上的半导体层Poly，以及设置在半导体层Poly远离衬底200一侧的第一栅导电层Gate1。其中，半导体层Poly的材料可以包括非晶硅、单晶硅、多晶硅 或金属氧化物半导体材料。
示例性的，移位寄存器10中，扫描电路11的第一输出晶体管T4包括：第一有源层t4；第一有源层t4包括第一沟道部t42。复位电路的第二输出晶体管R4包括：第二有源层r4；第二有源层r4包括第二沟道部r42。
示例性的，第一有源层t4和第二有源层r4均位于半导体层Poly。也即，第一有源层t4和第二有源层r4同层设置。
本公开中所提及的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。这样一来，可以同时制作第一有源层t4和第二有源层r4，有利于简化显示基板1000的制作工艺。
需要说明的是，半导体层Poly在衬底200上的正投影，与第一栅导电层Gate1在衬底200上的正投影具有交叠。其中，半导体层Poly中被第一栅导电层Gate1覆盖的部分，构成各晶体管的沟道部，半导体层Poly中未被第一栅导电层Gate1覆盖的部分，为导电部，构成各晶体管的第一极或第二极的一部分。沟道部具有沟道长度和沟道宽度。例如，沟道部的沟道长度指的是，晶体管的第一极和第二极之间的间距尺寸。沟道部的沟道宽度指的是，在垂直于晶体管的第一极指向第二极的方向上，沟道部的尺寸。
示例性的，第一沟道部t42的沟道宽度，大于或等于第二沟道部r42的沟道宽度。
例如，如图13及图20所示，第一沟道部t42的沟道宽度可以大于第二沟道部r42的沟道宽度。此处指的是，第一沟道部t42沿行方向X的尺寸，大于第二沟道部r42沿行方向X的尺寸。
由此，可以通过提高第一输出晶体管T4的沟道宽度来获得更高的工作电流，而工作电流的提高，代表着写入能力和保持能力的增强，进而可以降低显示基板的功耗。
又如，第一沟道部t42的沟道宽度也可以等于第二沟道部r42的沟道宽度。
示例性的，扫描电路11的第三输出晶体管T5包括：第三有源层t5。第三有源层t5包括第三沟道部(如图13所示的t52、t54和t56)。复位电路12的第四输出晶体管R5包括：第四有源层r5；第四有源层r5包括第四沟道部(如图20所示的r42、r44和r46)。
示例性的，第三有源层t5和第四有源层r5均位于半导体层Poly，也即第三有源层t5和第四有源层r5同层设置。这样一来，可以同时制作第三有源层t5和第四有源层r5，有利于简化显示基板1000的制作工艺。
示例性的，第三沟道部的沟道宽度，大于或等于第四沟道部的沟道宽度。
例如，如图13及图20所示，第三沟道部的沟道宽度可以大于第四沟道部的沟道宽度。此处指的是，第三沟道部沿行方向X的尺寸，大于第四沟道部沿行方向X的尺寸。
由此，可以通过提高第三输出晶体管T5的沟道宽度来获得更高的工作电流，而工作电流的提高，代表着写入能力和保持能力的增强，进而可以降低显示基板的功耗。
又如，第四沟道部的宽度可以等于第三沟道部的宽度。
第三沟道部和第四沟道部的沟道宽度方向可以由多种情况，可以根据实际情况进行设 置。
示例性的，如图13所示，第一有源层t4和第三有源层t5沿列方向Y依次设置。上述设置可以有效的减小第一有源层t4和第三有源层t5在列方向Y上的间距，减小扫描驱动电路100在显示基板1000上所占的面积，有利于实现显示基板1000的窄边框设计。
示例性的，如图13所示，第一有源层t4和第三有源层t5呈一体结构。例如，如图13所示，第一有源层t4可以由多个间隔一定距离的矩形块组成，第三有源层t5也可以由多个间隔一定距离的矩形块组成，而第一有源层t4的矩形块相应的与第三有源层t5的矩形块呈一体，组成新的矩形块。
采用上述设置方式，使得第一有源层t4和第三有源层t5之间没有间距，可以减小第一有源层t4和第三有源层t5在列方向Y上的尺寸，从而减小第一输出晶体管T4和第三输出晶体管T5在列方向所占的面积，进一步的可以减小扫描驱动电路100在显示基板1000上所占据的面积，有利于实现显示基板1000的窄边框设计。
示例性的，第二有源层r4和第四有源层r5沿列方向Y依次设置。上述设置可以有效的减小第二有源层r4和第四有源层r5在Y上的间距，减小扫描驱动电路100在显示基板1000上所占的面积，有利于实现显示基板1000的窄边框设计。
示例性的，如图20所示，第二有源层r4和第四有源层r5呈一体结构。
例如，如图20所示，第二有源层r4可以由多个间隔一定距离的矩形块组成，第四有源层r5也可以由多个间隔一定距离的矩形块组成，而第二有源层r4的矩形块相应的与第四有源层r5的矩形块呈一体，组成新的矩形块。
采用上述设置方式，使得第二有源层r4和第四有源层r5之间没有间距，可以减小第二有源层r4和第四有源层r5在列方向Y上的尺寸，从而减小第二输出晶体管R4和第四输出晶体管R5在列方向Y所占的面积，进一步的可以减小扫描驱动电路100在显示基板1000上所占据的面积，有利于实现显示基板1000的窄边框设计。
在一些实施例中，如图14所示，显示基板1000中，扫描电路11的第一输入晶体管T3包括：第五有源层t3。第五有源层t3设置在第一有源层t4远离多行子像素的一侧。
示例性的，扫描电路11的第一控制晶体管T2包括：第六有源层t2。第六有源层t2设置在第一有源层t4远离多行子像素的一侧。
示例性的，扫描电路11的第二控制晶体管T6包括：第七有源层t6。第七有源层t6设置在第五有源层t3和第一有源层t4之间。
示例性的，扫描电路11的第三控制晶体管T7包括：第八有源层t7。第八有源层t7设置在第五有源层t3和第一有源层t4之间。
示例性的，扫描电路11的第四控制晶体管T8包括：第九有源层t8。第九有源层t8设置在第五有源层t3和第八有源层t7之间。
示例性的，第五有源层t3、第六有源层t2、第七有源层t6、第八有源层t7、第九有源层t8均位于半导体层Poly。
示例性的，第五有源层t3、第六有源层t2、第七有源层t6、第八有源层t7以及第九有源层t8同层同材料，便于减少工艺流程。
示例性的，第五有源层t3的沟道长度方向、第六有源层t2的沟道长度方向、第七有源层t6的沟道长度方向、第八有源层t7的沟道长度方向、第九有源层t8的沟道长度方向，均沿列方向Y设置。上述设置方式，可以减少各个沟道部在行方向X所占用的面积，减少 扫描驱动电路100在显示基板1000上的面积占比，进而可以实现显示基板1000的窄边框设计。
在一些示例中，第五有源层t3和第六有源层t2沿列方向Y依次设置，呈一体结构。
上述设置方式，第五有源层t3和第六有源层t2沿列方向Y依次设置，可以减少第五有源层t3和第六有源层t2在行方向X上所占用的尺寸和面积，而第五有源层t3和第六有源层t2呈一体结构，使得第五有源层t3和第六有源层t2之间不存在间隙，可以减少第五有源层t3和第六有源层t2在列方向Y上，所占用的尺寸和面积，进一步可以减少扫描驱动电路100在显示基板1000上的面积占比，进而可以实现显示基板1000的窄边框设计，同时简化显示基板1000的制备工艺流程。
在一些示例中，第七有源层t6和第八有源层t7沿列方向Y依次设置，呈一体结构。
上述设置方式，第七有源层t6和第八有源层t7沿列方向Y依次设置，可以减少第七有源层t6和第八有源层t7在行方向X上所占用的尺寸和面积，而第七有源层t6和第八有源层t7呈一体结构，使得第七有源层t6和第八有源层t7之间不存在间隙，可以减少第七有源层t6和第八有源层t7在列方向Y上，所占用的尺寸和面积，进一步可以减少扫描驱动电路100在显示基板1000上的面积占比，进而可以实现显示基板1000的窄边框设计，同时简化显示基板1000的制备工艺流程。
在一些示例中，如图21所示，复位电路12的第三输入晶体管R3包括：第十有源层r3。第十有源层r3设置在第二有源层r4远离多行子像素的一侧。
示例性的，复位电路12的第五控制晶体管R2包括：第十一有源层r2。第十一有源层r2设置在第二有源层r4远离多行子像素的一侧。
示例性的，复位电路12的第六控制晶体管R6包括：第十二有源层r6。第十二有源层r6设置在第十有源层r3和第二有源层r4之间。
示例性的，复位电路12的第七控制晶体管R7包括：第十三有源层r7。第十三有源层r7设置在第十有源层r3和第二有源层r4之间。
示例性的，复位电路12的第八控制晶体管R8包括：第十四有源层r8。第十四有源层r8设置在第十有源层r3和第十三有源层r7之间。
示例性的，第十有源层r3、第十一有源层r2、第十二有源层r6、第十三有源层r7、第十四有源层r8均位于半导体层Poly。由此，上述各有源层可以同时制备，简化显示基板1000的制备工艺。
示例性的，第十有源层r3的沟道长度方向、第十一有源层r2的沟道长度方向、第十二有源层r6的沟道长度方向、第十三有源层r7的沟道长度方向、第十四有源层r8的沟道长度方向，均沿列方向Y设置。由此，可以减小上述有源层在行方向X所占据的宽度，有利于显示基板1000的窄边框设计。
在一些示例中，第十有源层r3和第十一有源层r2沿列方向Y依次设置，呈一体结构。
上述设置方式，第十有源层r3和第十一有源层r2沿列方向Y依次设置，可以减少第十有源层r3和第十一有源层r2在行方向X上所占用的尺寸和面积，而第十有源层r3和第十一有源层r2呈一体结构，使得第十有源层r3和第十一有源层r2之间不存在间隙，可以减少第十有源层r3和第十一有源层r2在列方向Y上，所占用的尺寸和面积，进一步可以减少扫描驱动电路100在显示基板1000上的面积占比，进而可以实现显示基板1000的窄边框设计，同时简化显示基板1000的制备工艺流程。
在一些示例中，第十二有源层r6和第十三有源层r7沿列方向Y依次设置，呈一体结构。
上述设置方式，第十二有源层r6和第十三有源层r7沿列方向Y依次设置，可以减少第十二有源层r6和第十三有源层r7在行方向X上所占用的尺寸和面积，而第十二有源层r6和第十三有源层r7呈一体结构，使得第十二有源层r6和第十三有源层r7之间不存在间隙，可以减少第十二有源层r6和第十三有源层r7在列方向Y上，所占用的尺寸和面积，进一步可以减少扫描驱动电路100在显示基板1000上的面积占比，进而可以实现显示基板1000的窄边框设计，同时简化显示基板1000的制备工艺流程。
示例性的，第一栅导电层Gate1与半导体层Poly交叠部分，分别形成第一输入晶体管T3的控制极、第二输入晶体管T1的控制极、第一控制晶体管T2的控制极、第二控制晶体管T6的控制极、第三控制晶体管T7的控制极、第四控制晶体管T8的控制极以及第三输入晶体管R3的控制极、第四输入晶体管R1的控制极、第五控制晶体管R2的控制极、第六控制晶体管R6的控制极、第七控制晶体管R7的控制极、第八控制晶体管R8的控制极。第一栅导电层Gate1形成第一电容器C1的第二极、第二电容器C2的第二极、第三电容器C10的第二极和第四电容器C20的第二极。
例如，第一栅导电层Gate1的材料包括导电金属。该导电金属可以包括铝、铜、钼中的至少一种，本公开不限于此。
在一些示例中，半导体层Poly和第一栅导电层Gate1之间设置有第一栅绝缘层，第一栅绝缘层用于将半导体层Poly和第一栅导电层Gate1电绝缘。
例如，第一栅绝缘层的材料包括氮化硅、氮氧化硅和氧化硅的无机绝缘材料中的任一种。第一栅绝缘层的材料可以包括二氧化硅，本公开不限于此。
示例性的，如图15、图16、图22及图23所示，显示基板1000包括：设置在半导体层Poly远离衬底200的一侧的第二栅导电层Gate2。
例如，第二栅导电层Gate2可以与第一栅导电层Gate1材料相同。
示例性的，扫描电路11的第二电容器C2的第一极板位于第二栅导电层Gate2。
示例性的，复位电路12的第四电容器C20的第一极板位于第二栅导电层Gate2。
例如，第一电容器C1、第二电容器C2和第三电容器C10、第四电容器C20的第一极板可以均位于第二栅导电层Gate2。由此，可以简化显示基板1000的制备工艺流程。
示例性的，扫描电路11的扫描信号输出端GO与第二电容器C2的第一极板呈一体结构。由此，可以简化扫描电路11的制备流程，从而简化显示基板1000的制备工艺。
示例性的，复位电路12的复位信号输出端RO与第四电容器C20的第一极板呈一体结构。由此，可以简化复位电路12的制备流程，从而简化显示基板1000的制备工艺流程。
在一些示例中，如图17及图24所示，显示基板1000还包括：设置在第二栅导电层Gate2远离衬底200的一侧的源漏导电层SD。
示例性的，第一输出晶体管T4的第二极与第三输出晶体管T5的第二极呈一体结构，且均位于源漏导电层SD。由此，可以简化扫描电路11的制备流程，从而简化显示基板1000的制备工艺流程。
示例性的，第二输出晶体管R4的第二极与第四输出晶体管R5的第二极呈一体结构，且均位于源漏导电层SD。由此，可以简化复位电路12的制备流程，从而简化显示基板1000的制备工艺流程。
示例性的，第一输出晶体管T4的第二极与第二电容器C2的第一极板电连接。
示例性的，扫描电路11的扫描信号输出端GO与第二电容器C2的第一极板呈一体结构。
例如，第一输出晶体管T4的第二极通过过孔与第二电容器C2的第一极板电连接。而由于扫描信号输出端GO与第二电容器C2的第一极板呈一体结构，因此，第一输出晶体管T4的第二极可以与扫描信号输出端GO实现电连接。
示例性的，第二输出晶体管R4的第二极与第四电容器C20的第一极板电连接。
示例性的，复位电路12的复位信号输出端RO与第四电容器C20的第一极板呈一体结构。
例如，第二输出晶体管R4的第二极通过过孔与第四电容器C20的第一极板电连接。而由于复位电路12的复位信号输出端RO与第四电容器C20的第一极板呈一体结构，因此，第二输出晶体管R4的第二极可以与复位信号输出端RO实现电连接。
在一些示例中，第二栅导电层Gate2和第一栅导电层Gate1之间设置有第二栅绝缘层。第二栅绝缘层用于将第二栅导电层Gate2和第一栅导电层Gate1电绝缘。
例如，第二栅绝缘层Gate2的材料包括氮化硅、氮氧化硅和氧化硅的无机绝缘材料中的任一种。第二栅绝缘层的材料可以包括二氧化硅，本公开不限于此。
在一些示例中，第二栅导电层Gate2和源漏导电层SD之间设置有第三栅绝缘层。第三栅绝缘层用于将第二栅导电层Gate2和源漏导电层SD电绝缘。
例如，第三栅绝缘层的材料包括氮化硅、氮氧化硅和氧化硅的无机绝缘材料中的任一种。第三栅绝缘层的材料可以包括二氧化硅，本公开不限于此。
在一些示例中，源漏导电层SD可以通过第三栅绝缘层、第二栅绝缘层、第一栅绝缘层上的过孔，与设置在半导体层Poly上各有源层的导电部连接，形成各晶体管的第一极和第二极。
图11示出了沿图10中沿A-A’向剖开后，显示面板1000的局部膜层剖视图。图11中，第二输入晶体管T1为双栅结构，也即，第二输入晶体管T1包括两个栅极g1，结合图13，第二输入晶体管T1的有源层t1包括两个沟道部(t12和t14)。
示例性的，图12示出了图11中沿B-B’向剖开后，显示面板1000的局部膜层剖视图。第二控制晶体管T6的控制极g6，与第一转接部e1的一端电连接，第一连接部e1的另一端与第一输入晶体管T3的第一极d3电连接，从而实现第二控制晶体管T6的控制极g6与第一输入晶体管T3的第一极d3的电连接。例如，上述第一转接部e1可以位于源漏导电层SD，第一转接部e1的一端与第二控制晶体管T6的控制极g6的电连接，可以通过过孔实现。
示例性的，图19所示的为沿图18中沿C-C’向剖开后，显示面板1000的局部膜层剖视图。第六控制晶体管R6的控制极rg6，与第二转接部e2的一端电连接，第二转接部e2的另一端与第三输入晶体管R3的第一极rd3电连接，从而实现与第三输入晶体管R3的第一极rd3的电连接。例如，第二转接部e2可以分为三部分，第二转接部e2的第一部分位于源漏导电层SD，该部分一端通过过孔与第六控制晶体管R6的控制极rg6电连接；第二转接部e2的第二部分位于第二栅导电层Gate2，该第二部分的一端通过过孔与第二转接部e2的第一部分的另一端电连接；第二转接部e2的第三部分位于源漏导电层SD，该部分的一端通过过孔与第二转接部e2的第二部分的另一端电连接，该部分的另一端与第三输入 晶体管R3的第一极rd3电连接。
第二控制晶体管T6的控制极与第一输入晶体管T3的第一极d3的电连接的方式，也可以采用图19所示出的第六控制晶体管R6的控制极与第三输入晶体管R3的第一极rd3的电连接的方式。第六控制晶体管R6的控制极与第三输入晶体管R3的第一极rd3的电连接的方式，也可以采用图12所示出的第二控制晶体管T6的控制极与第一输入晶体管T3的第一极d3的电连接的方式。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (28)

  1. 一种移位寄存器，应用于显示基板，所述显示基板包括多行子像素；
    所述移位寄存器，与一行子像素电连接，且被配置为向所述一行子像素传输扫描信号和复位信号；其中，
    所述移位寄存器包括：
    扫描电路，与第一输入信号端、第一时钟信号端、第二时钟信号端、第一电压信号端及第二电压信号端电连接；所述扫描电路被配置为，在所述第一输入信号端所传输的第一输入信号、所述第一时钟信号端所传输的第一时钟信号、所述第二时钟信号端所传输的第二时钟信号、所述第一电压信号端所传输的第一电压信号及所述第二电压信号端所传输的第二电压信号的配合作用下，输出所述扫描信号；以及，
    复位电路，与第二输入信号端、第三时钟信号端、第四时钟信号端、第三电压信号端及第四电压信号端电连接；所述复位电路被配置为，在所述第二输入信号端所传输的第二输入信号、所述第三时钟信号端所传输的第三时钟信号、所述第四时钟信号端所传输的第四时钟信号、所述第三电压信号端所传输的第三电压信号及所述第四电压信号端所传输的第四电压信号的配合作用下，输出所述复位信号；
    其中，所述扫描电路和所述复位电路之间相互独立输出信号。
  2. 根据权利要求1所述的移位寄存器，其中，所述扫描电路包括：第一输出晶体管；
    所述第一输出晶体管的第一极与所述第二电压信号端电连接，所述第一输出晶体管的第二极与扫描信号输出端电连接；
    所述复位电路包括：第二输出晶体管；
    所述第二输出晶体管的第一极与所述第四电压信号端电连接，所述第二输出晶体管的第二极与复位信号输出端电连接；
    其中，所述第一输出晶体管的沟道宽度，大于或等于所述第二输出晶体管的沟道宽度。
  3. 根据权利要求2所述的移位寄存器，其中，所述第一输出晶体管的沟道宽度与所述第二输出晶体管的沟道宽度的比例范围为1:1～20:1。
  4. 根据权利要求1～3中任一项所述的移位寄存器，其中，所述扫描电路包括：第三输出晶体管；
    所述第三输出晶体管的第一极与所述第二时钟信号端电连接，所述第三输出晶体管的第二极与扫描信号输出端电连接；
    所述复位电路包括：第四输出晶体管；
    所述第四输出晶体管的第一极与所述第四时钟信号端电连接，所述第四输出晶体管的第二极与复位信号输出端电连接；
    其中，所述第三输出晶体管的沟道宽度，大于或等于所述第四输出晶体管的沟道宽度。
  5. 根据权利要求4所述的移位寄存器，其中，所述第三输出晶体管的沟道宽度与所述第四输出晶体管的沟道宽度的比例范围为1:1～20:1。
  6. 根据权利要求1～5中任一项所述的移位寄存器，其中，所述扫描电路和所述复位电路沿行方向并列设置；
    或者，所述扫描电路和所述复位电路沿所述行方向交错设置。
  7. 根据权利要求1～6中任一项所述的移位寄存器，其中，相比于所述扫描电路，所述复位电路更靠近所述一行子像素。
  8. 根据权利要求1～7中任一项所述的移位寄存器，其中，所述扫描电路包括：第一输 入晶体管、第二输入晶体管、第一控制晶体管、第二控制晶体管、第三控制晶体管、第四控制晶体管、第一输出晶体管、第三输出晶体管、第一电容器和第二电容器；
    所述第一输入晶体管的控制极与所述第一时钟信号端电连接，所述第一输入晶体管的第一极与所述第一电压信号端电连接，所述第一输入晶体管的第二极与第二节点电连接；
    所述第二输入晶体管的控制极与所述第一时钟信号端电连接，所述第二输入晶体管的第一极与所述第一输入信号端电连接，所述第二输入晶体管的第二极与第一节点电连接；
    所述第一控制晶体管的控制极与所述第一节点电连接，所述第一控制晶体管的第一极与所述第一时钟信号端电连接，所述第一控制晶体管的第二极与所述第二节点电连接；
    所述第二控制晶体管的控制极与所述第二节点电连接，所述第二控制晶体管的第一极与所述第二电压信号端电连接，所述第二控制晶体管的第二极与第三节点电连接；
    所述第三控制晶体管的控制极与所述第二时钟信号端电连接，所述第三控制晶体管的第一极与所述第三节点电连接，所述第三控制晶体管的第二极与所述第一节点电连接；
    所述第四控制晶体管的控制极与所述第一电压信号端电连接，所述第四控制晶体管的第一极与所述第一节点电连接，所述第三控制晶体管的第二极与第四节点电连接；
    所述第一输出晶体管的控制极与所述第二节点电连接，所述第一输出晶体管的第一极与所述第二电压信号端电连接，所述第一输出晶体管的第二极与扫描信号输出端电连接；
    所述第三输出晶体管的控制极与所述第四节点电连接，所述第三输出晶体管的第一极与所述第二时钟信号端电连接，所述第三输出晶体管的第二极与所述扫描信号输出端电连接；
    所述第一电容器器的第一极板与所述第二电压信号端电连接，所述第一电容器的第二极板与所述第二节点电连接；
    所述第二电容器的第一极板与所述扫描信号输出端电连接，所述第二电容器的第二极板与所述第四节点电连接。
  9. 根据权利要求1～8中任一项所述的移位寄存器，其中，所述复位电路包括：第三输入晶体管、第四输入晶体管、第五控制晶体管、第六控制晶体管、第七控制晶体管、第八控制晶体管、第二输出晶体管、第四输出晶体管、第三电容器和第四电容器；
    所述第三输入晶体管的控制极与所述第三时钟信号端电连接，所述第三输入晶体管的第一极与所述第三电压信号端电连接，所述第三输入晶体管的第二极与第六节点电连接；
    所述第四输入晶体管的控制极与所述第三时钟信号端电连接，所述第四输入晶体管的第一极与所述第二输入信号端电连接，所述第四输入晶体管的第二极与第五节点电连接；
    所述第五控制晶体管的控制极与所述第五节点N5电连接，所述第五控制晶体管的第一极与所述第三时钟信号端电连接，所述第五控制晶体管的第二极与所述第六节点电连接；
    所述第六控制晶体管的控制极与所述第六节点电连接，所述第六控制晶体管的第一极与所述第四电压信号端电连接，所述第六控制晶体管的第二极与第七节点电连接；
    所述第七控制晶体管的控制极与所述第四时钟信号端电连接，所述第七控制晶体管的第一极与所述第七节点电连接，所述第七控制晶体管的第二极与所述第五节点电连接；
    所述第八控制晶体管的控制极与所述第三电压信号端电连接，所述第八控制晶体管的第一极与所述第五节点电连接，所述第八控制晶体管的第二极与第八节点电连接；
    所述第二输出晶体管的控制极与所述第六节点电连接，所述第二输出晶体管的第一极与所述第四电压信号端电连接，所述第二输出晶体管的第二极与所述复位信号输出端电连 接；
    所述第四输出晶体管的控制极与所述第八节点电连接，所述第四输出晶体管的第一极与所述第四时钟信号端电连接，所述第四输出晶体管的第二极与所述复位信号输出端电连接；
    所述第三电容器器的第一极板与所述第四电压信号端电连接，所述第三电容器的第二极板与所述第六节点电连接；
    所述第四电容器的第一极板与所述复位信号输出端电连接，所述第四电容器的第二极板与所述第八节点电连接。
  10. 一种扫描驱动电路，包括：如权利要求1～9中任一项所述的多个移位寄存器；其中，
    所述多个移位寄存器中各扫描电路沿列方向依次排列；
    所述多个移位寄存器中各复位电路沿所述列方向依次排列。
  11. 根据权利要求10所述的扫描驱动电路，还包括：
    沿所述列方向延伸的第一电压信号线，与所述扫描电路的第一电压信号端电连接；
    沿所述列方向延伸的第二电压信号线，与所述扫描电路的第二电压信号端电连接；
    沿所述列方向延伸的第三电压信号线，与所述复位电路的第三电压信号端电连接；以及，
    沿所述列方向延伸的第四电压信号线，与所述复位电路的第四电压信号端电连接；
    其中，所述扫描电路设置在所述第一电压信号线和所述第二电压信号线之间，所述复位电路设置在所述第三电压信号线和所述第四电压信号线之间。
  12. 根据权利要求11所述的扫描驱动电路，其中，所述第二电压信号线和所述第三电压信号线，设置在所述扫描电路和所述复位电路之间。
  13. 根据权利要求11或12所述的扫描驱动电路，还包括：
    沿所述列方向延伸的第一时钟信号线，与第2m-1个所述扫描电路的第一时钟信号端及第2m个所述扫描电路的第二时钟信号端电连接；
    沿所述列方向延伸的第二时钟信号线，与第2m-1个所述扫描电路的第二时钟信号端及第2m个所述扫描电路的第一时钟信号端电连接；
    沿所述列方向延伸的第三时钟信号线，与第2m-1个所述复位电路的第三时钟信号端及第2m个所述复位电路的第四时钟信号端电连接；
    沿所述列方向延伸的第四时钟信号线，与第2m-1个所述复位电路的第四时钟信号端及第2m个所述复位电路的第三时钟信号端电连接；m为正整数；
    其中，所述第一时钟信号线和所述第二时钟信号线，设置在所述扫描电路远离所述复位电路的一侧；
    所述第三时钟信号线和所述第四时钟信号线，设置在所述复位电路靠近所述扫描电路的一侧。
  14. 根据权利要求11～13中任一项所述的扫描驱动电路，还包括：
    沿所述列方向延伸的第一初始信号线，与所述多个移位寄存器中前n个移位寄存器的扫描电路的第一输入信号端电连接；n为正整数；
    沿所述列方向延伸的第二初始信号线，与所述多个移位寄存器中前i个移位寄存器的复位电路的第二输入信号端电连接；i为正整数；
    其中，所述第一初始信号线设置在所述扫描电路远离所述复位电路的一侧；
    所述第二初始信号线设置在所述复位电路靠近所述扫描电路的一侧。
  15. 一种显示基板，包括：
    衬底；
    设置在所述衬底上的多行子像素；以及，
    设置在所述衬底上的、如权利要求10～14中任一项所述的至少一个扫描驱动电路；
    其中，所述扫描驱动电路中，每个移位寄存器与一行子像素电连接，且被配置为向所述一行子像素传输扫描信号和复位信号。
  16. 根据权利要求15所述的显示基板，其中，所述扫描驱动电路的数量为两个；两个扫描驱动电路分别位于所述多行子像素的相对两侧。
  17. 根据权利要求15或16所述的显示基板，还包括：设置在所述衬底上的半导体层；
    所述移位寄存器中，扫描电路的第一输出晶体管包括：第一有源层；所述第一有源层包括第一沟道部；
    所述移位寄存器中，复位电路的第二输出晶体管包括：第二有源层；所述第二有源层包括第二沟道部；
    其中，所述第一有源层和所述第二有源层均位于所述半导体层；所述第一沟道部的沟道宽度，大于或等于所述第二沟道部的沟道宽度。
  18. 根据权利要求17所述的显示基板，其中，所述第一沟道部的沟道宽度方向和所述第二沟道部的沟道宽度方向，均沿行方向设置。
  19. 根据权利要求17或18所述的显示基板，其中，所述扫描电路的第三输出晶体管包括：第三有源层；所述第三有源层包括第三沟道部；
    所述复位电路的第四输出晶体管包括：第四有源层；所述第四有源层包括第四沟道部；
    其中，所述第三有源层和所述第四有源层均位于所述半导体层；所述第三沟道部的沟道宽度，大于或等于所述第四沟道部的沟道宽度。
  20. 根据权利要求19所述的显示基板，其中，所述第三沟道部的沟道宽度方向和所述第四沟道部的沟道宽度方向，均沿行方向设置。
  21. 根据权利要求19或20所述的显示基板，其中，所述第一有源层和所述第三有源层沿列方向依次设置；和/或，
    所述第二有源层和所述第四有源层沿列方向依次设置。
  22. 根据权利要求19～21中任一项所述的显示基板，其中，所述第一有源层和所述第三有源层呈一体结构；和/或，
    所述第二有源层和所述第四有源层呈一体结构。
  23. 根据权利要求17～22中任一项所述的显示基板，还包括：设置在所述半导体层远离所述衬底的一侧、且依次层叠的第二栅导电层和源漏导电层；
    所述扫描电路的第二电容器的第二极板位于所述第二栅导电层；
    所述第一输出晶体管的第二极与所述扫描电路的第三输出晶体管的第二极呈一体结构，且均位于所述源漏导电层；
    所述第一输出晶体管的第二极与所述第二电容器的第一极板电连接；
    所述扫描电路的扫描信号输出端与所述第二电容器的第一极板呈一体结构。
  24. 根据权利要求23所述的显示基板，其中，所述复位电路的第四电容器的第二极板 位于所述第二栅导电层；
    所述第二输出晶体管的第二极与所述复位电路的第四输出晶体管的第二极呈一体结构，且均位于所述源漏导电层；
    所述第二输出晶体管的第二极与所述第四电容器的第一极板电连接；
    所述复位电路的复位信号输出端与所述第四电容器的第一极板呈一体结构。
  25. 根据权利要求17～24中任一项所述的显示基板，其中，所述扫描电路的第一输入晶体管包括：设置在所述第一有源层远离所述多行子像素一侧的第五有源层；
    所述扫描电路的第一控制晶体管包括：设置在所述第一有源层远离所述多行子像素一侧的第六有源层；
    所述扫描电路的第二控制晶体管包括：设置在所述第五有源层和所述第一有源层之间的第七有源层；
    所述扫描电路的第三控制晶体管包括：设置在所述第五有源层和所述第一有源层之间的第八有源层；
    所述扫描电路的第四控制晶体管包括：设置在所述第五有源层和所述第八有源层之间的第九有源层；
    其中，所述第五有源层、所述第六有源层、所述第七有源层、所述第八有源层、所述第九有源层均位于所述半导体层；
    所述第五有源层的沟道长度方向、所述第六有源层的沟道长度方向、所述第七有源层的沟道长度方向、所述第八有源层的沟道长度方向、所述第九有源层的沟道长度方向，均沿所述列方向设置。
  26. 根据权利要求25所述的显示基板，其中，所述第五有源层和所述第六有源层沿所述列方向依次设置，呈一体结构；和/或，
    所述第七有源层和所述第八有源层沿所述列方向依次设置，呈一体结构。
  27. 根据权利要求25或26所述的显示基板，其中，
    所述复位电路的第三输入晶体管包括：设置在所述第二有源层远离所述多行子像素一侧的第十有源层；
    所述复位电路的第五控制晶体管包括：设置在所述第二有源层远离所述多行子像素一侧的第十一有源层；
    所述复位电路的第六控制晶体管包括：设置在所述第十有源层和所述第二有源层之间的第十二有源层；
    所述复位电路的第七控制晶体管包括：设置在所述第十有源层和所述第二有源层之间的第十三有源层；
    所述复位电路的第八控制晶体管包括：设置在所述第十有源层和所述第十三有源层之间的第十四有源层；
    其中，所述第十有源层、所述第十一有源层、所述第十二有源层、所述第十三有源层、所述第十四有源层均位于所述半导体层；
    所述第十有源层的沟道长度方向、所述第十一有源层的沟道长度方向、所述第十二有源层的沟道长度方向、所述第十三有源层的沟道长度方向、所述第十四有源层的沟道长度方向，均沿所述列方向设置。
  28. 根据权利要求27所述的显示基板，其中，所述第十有源层和所述第十一有源层沿 所述列方向依次设置，呈一体结构；和/或，
    所述第十二有源层和所述第十三有源层沿所述列方向依次设置，呈一体结构。
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