CN113724770A - 一种移位寄存器及其驱动方法 - Google Patents

Abstract

本申请公开了一种移位寄存器及其驱动方法，移位寄存器包括输入子电路、第一控制子电路、第二控制子电路、第三控制子电路和输出子电路，其中，第一控制子电路包括第一晶体管，第一晶体管的控制极与第三时钟端连接，被配置为在第三时钟端的控制下，导通第三节点与第一节点，输出子电路包括第二晶体管和第三晶体管，第二晶体管的控制极与第四节点连接，第三晶体管的控制极与第三节点连接，被配置为在第三节点的控制下，导通信号输出端与第一参考电压端，在第四节点的控制下，导通信号输出端与第二参考电压端。本申请能够在输出阶段之后减小输出信号的抖动，提高了移位寄存器的稳定性和显示面板的显示品质。

Description

一种移位寄存器及其驱动方法

本案是专利申请202010080529.4的分案申请，原申请的申请日为2020年2月5日，申请号为202010080529.4，发明创造名称为“一种移位寄存器及其驱动方法、栅极驱动电路”。

技术领域

本申请涉及但不限于显示技术领域，尤其涉及一种移位寄存器及其驱动方法。

背景技术

随着显示技术的快速发展，有机电致发光显示器件(Organic Light-EmittingDiode，OLED)由于具有自发光、高亮度、高对比度、低工作电压、可制作柔性显示器等特点，已经逐渐成为显示领域的主流产品。

在实际应用过程中，为了追求更大的有效显示区域面积，减少边框，一些终端厂商开始将用于预留前置摄像头等硬件的安装位置的安装孔，设置在显示面板上的有效显示(Active Area，AA)区域。但是，由于空间和边框的限制，这种设计使得阵列基板行驱动(Gate Driver On Array，GOA)电路在AA区安装孔左右两侧为断开状态。在AA区安装孔远离面板边缘的一侧，像素个数较多，有利于GOA电路的稳定输出；在AA区安装孔靠近面板边缘的一侧，像素个数较少，输入信号的波动极易造成晶体管栅极电压不稳定，从而影响整个GOA电路输出波形的稳定性，进而影响显示面板的显示品质。

发明内容

本申请提供了一种移位寄存器及其驱动方法，能够提升显示面板的显示品质。

本申请实施例提供了一种移位寄存器，包括：输入子电路、第一控制子电路、第二控制子电路、第三控制子电路和输出子电路，其中：所述输入子电路分别与第一参考电压端、信号输入端、第一时钟端、第一节点和第二节点连接，用于在第一时钟端的控制下，向第一节点提供信号输入端的信号，向第二节点提供第一参考电压端的信号，并在第一节点的控制下，向第二节点提供第一时钟端的信号；所述第一控制子电路分别与第二时钟端、第三时钟端、第一节点和第三节点连接，用于在第三时钟端的控制下，向第三节点提供第一节点的信号；所述第二控制子电路分别与第二参考电压端、第二时钟端、第一节点和第二节点连接，用于在第二节点和第二时钟端的控制下，向第一节点提供第二参考电压端的信号；所述第三控制子电路分别与第二参考电压端、第二时钟端、第一节点、第二节点和第四节点连接，用于在第二节点和第二时钟端的控制下，向第四节点提供第二时钟端的信号，并在第一节点的控制下，向第四节点提供第二参考电压端的信号；所述输出子电路分别与第一参考电压端、第二参考电压端、第三节点、第四节点和信号输出端连接，用于在第三节点的控制下，向信号输出端提供第一参考电压端的信号，并在第四节点的控制下，向信号输出端提供第二参考电压端的信号。

在一些实施例中，所述第一控制子电路包括：第一晶体管和第一电容，其中：所述第一晶体管的控制极与所述第三时钟端连接，所述第一晶体管的第一极与所述第一节点连接，所述第一晶体管的第二极与所述第三节点连接；所述第一电容的一端与所述第二时钟端连接，所述第一电容的另一端与所述第一节点连接。

在一些实施例中，所述输出子电路包括：第二晶体管、第三晶体管、第二电容和第三电容，其中：所述第二晶体管的控制极与所述第四节点连接，所述第二晶体管的第一极与所述信号输出端连接，所述第二晶体管的第二极与所述第二参考电压端连接；所述第三晶体管的控制极与所述第三节点连接，所述第三晶体管的第一极与所述信号输出端连接，所述第三晶体管的第二极与所述第一参考电压端连接；所述第二电容的一端与所述第四节点连接，所述第二电容的另一端与所述第二参考电压端连接；所述第三电容的一端与所述第三节点连接，所述第三电容的另一端与所述信号输出端连接。

在一些实施例中，所述第二控制子电路包括：第四晶体管和第五晶体管，其中：所述第四晶体管的控制极与所述第二节点连接，所述第四晶体管的第一极与所述第二参考电压端连接，所述第四晶体管的第二极与所述第五晶体管的第一极连接；所述第五晶体管的控制极与所述第二时钟端连接，所述第五晶体管的第二极与所述第一节点连接。

在一些实施例中，所述第三控制子电路包括：第六晶体管、第七晶体管、第八晶体管和第四电容，其中：所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第二时钟端连接，所述第六晶体管的第二极与第五节点连接；所述第七晶体管的控制极与所述第二时钟端连接，所述第七晶体管的第一极与所述第五节点连接，所述第七晶体管的第二极与所述第四节点连接；所述第八晶体管的控制极与所述第一节点连接，所述第八晶体管的第一极与所述第二参考电压端连接，所述第八晶体管的第二极与所述第四节点连接；所述第四电容的一端与所述第二节点连接，所述第四电容的另一端与所述第五节点连接。

在一些实施例中，所述输入子电路包括：第九晶体管、第十晶体管和第十一晶体管，其中：所述第九晶体管的控制极与所述第一时钟端连接，所述第九晶体管的第一极与所述信号输入端连接，所述第九晶体管的第二极与所述第一节点连接；所述第十晶体管的控制极与所述第一节点连接，所述第十晶体管的第一极与所述第二节点连接，所述第十晶体管的第二极与所述第一时钟端连接；所述第十一晶体管的控制极与所述第一时钟端连接，所述第十一晶体管的第一极与所述第一参考电压端连接，所述第十一晶体管的第二极与所述第二节点连接。

在一些实施例中，所述第一控制子电路包括：第一晶体管和第一电容，所述输出子电路包括：第二晶体管、第三晶体管、第二电容和第三电容，所述第二控制子电路包括：第四晶体管和第五晶体管，所述第三控制子电路包括：第六晶体管、第七晶体管、第八晶体管和第四电容，所述输入子电路包括：第九晶体管、第十晶体管和第十一晶体管，其中：所述第一晶体管的控制极与所述第三时钟端连接，所述第一晶体管的第一极与所述第一节点连接，所述第一晶体管的第二极与所述第三节点连接；所述第一电容的一端与所述第二时钟端连接，所述第一电容的另一端与所述第一节点连接；所述第二晶体管的控制极与所述第四节点连接，所述第二晶体管的第一极与所述信号输出端连接，所述第二晶体管的第二极与所述第二参考电压端连接；所述第三晶体管的控制极与所述第三节点连接，所述第三晶体管的第一极与所述信号输出端连接，所述第三晶体管的第二极与所述第一参考电压端连接；所述第二电容的一端与所述第四节点连接，所述第二电容的另一端与所述第二参考电压端连接；所述第三电容的一端与所述第三节点连接，所述第三电容的另一端与所述信号输出端连接；所述第四晶体管的控制极与所述第二节点连接，所述第四晶体管的第一极与所述第二参考电压端连接，所述第四晶体管的第二极与所述第五晶体管的第一极连接；所述第五晶体管的控制极与所述第二时钟端连接，所述第五晶体管的第二极与所述第一节点连接；所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第二时钟端连接，所述第六晶体管的第二极与第五节点连接；所述第七晶体管的控制极与所述第二时钟端连接，所述第七晶体管的第一极与所述第五节点连接，所述第七晶体管的第二极与所述第四节点连接；所述第八晶体管的控制极与所述第一节点连接，所述第八晶体管的第一极与所述第二参考电压端连接，所述第八晶体管的第二极与所述第四节点连接；所述第四电容的一端与所述第二节点连接，所述第四电容的另一端与所述第五节点连接；所述第九晶体管的控制极与所述第一时钟端连接，所述第九晶体管的第一极与所述信号输入端连接，所述第九晶体管的第二极与所述第一节点连接；所述第十晶体管的控制极与所述第一节点连接，所述第十晶体管的第一极与所述第二节点连接，所述第十晶体管的第二极与所述第一时钟端连接；所述第十一晶体管的控制极与所述第一时钟端连接，所述第十一晶体管的第一极与所述第一参考电压端连接，所述第十一晶体管的第二极与所述第二节点连接。

在一些实施例中，所述第一晶体管的宽长比与所述第四晶体管的宽长比之差小于或等于预设的第一差值阈值，所述第三电容的容值与所述第二电容的容值之差小于预设的第二差值阈值。

本申请实施例还提供了一种栅极驱动电路，包括：多个级联的如前任一所述的移位寄存器，其中：第一级移位寄存器的信号输入端与初始信号输入端连接，第N+2级移位寄存器的信号输入端与第N+1级移位寄存器的信号输出端连接，N为大于或等于0的整数；每一级移位寄存器的第一参考电压端与外部的第一电源线连接；每一级移位寄存器的第二参考电压端与外部的第二电源线连接；第(2N+1)级移位寄存器的第一时钟端与外部的第一时钟信号线连接，第二时钟端与外部的第二时钟信号线连接，第三时钟端与外部的第三时钟信号线连接，第(2N+2)级移位寄存器的第一时钟端与外部的第二时钟信号线连接，第二时钟端与外部的第一时钟信号线连接，第三时钟端与外部的第四时钟信号线连接，所述第三时钟信号线输入的信号与第一时钟信号线输入的信号相反，所述第四时钟信号线输入的信号与第二时钟信号线输入的信号正好相反。

本申请实施例还提供了一种移位寄存器的驱动方法，应用于如前任一所述的移位寄存器中，所述方法包括：输入子电路在第一时钟端的控制下，向第一节点提供信号输入端的信号，向第二节点提供第一参考电压端的信号；第一控制子电路在第三时钟端的控制下，向第三节点提供第一节点的信号；第二控制子电路在第二节点和第二时钟端的控制下，向第一节点提供第二参考电压端的信号；第三控制子电路在第二节点和第二时钟端的控制下，向第四节点提供第二时钟端的信号；输出子电路在第四节点的控制下，向信号输出端提供第二参考电压端的信号；输入子电路在第一节点的控制下，向第二节点提供第一时钟端的信号；第三控制子电路在第一节点的控制下，向第四节点提供第二参考电压端的信号；输出子电路在第三节点的控制下，向信号输出端提供第一参考电压端的信号。

与相关技术相比，本申请的移位寄存器及其驱动方法，通过第一控制子电路在第三时钟端的控制下，向第三节点提供第一节点的信号，输出子电路在第三节点的控制下，向信号输出端提供第一参考电压端的信号，能够在输出阶段之后减小输出信号的抖动，提高了移位寄存器的稳定性和显示面板的显示品质。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例的一种移位寄存器的结构示意图；

图2为本申请实施例的一种第一控制子电路的等效电路图；

图3为本申请实施例的一种输出子电路的等效电路图；

图4为本申请实施例的一种第二控制子电路的等效电路图；

图5为本申请实施例的一种第三控制子电路的等效电路图；

图6为本申请实施例的一种输入子电路的等效电路图；

图7为本申请实施例的一种移位寄存器的等效电路图；

图8为本申请实施例的一种移位寄存器的工作时序图；

图9为本申请实施例的一种移位寄存器的驱动方法的流程图；

图10为本申请实施例的一种栅极驱动电路的结构示意图。

附图标记说明：

IN—信号输入端； OUT—信号输出端；

CK—第一时钟端； CB—第二时钟端；

CB1—第三时钟端； C1～C4—电容；

VGL—第一参考电压端； VGH—第二参考电压端；

N1～N5—节点； M1～M11—晶体管。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。

为了提高整个GOA电路输出波形的稳定性，相关技术中的GOA电路将AA区安装孔左右两侧的输出信号连接，由于AA区安装孔左右两侧原本需要连接的栅极信号和初始电压信号就已经占据了大量空间，现有空间条件下，将AA区安装孔左右两侧的输出信号连接需要更大的边框才能实现。

本申请实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、第一控制子电路、第二控制子电路、第三控制子电路和输出子电路。

具体的，输入子电路分别与第一参考电压端VGL、信号输入端IN、第一时钟端CK、第一节点N1和第二节点N2连接，用于在第一时钟端CK的控制下，向第一节点N1提供信号输入端IN的信号，向第二节点N2提供第一参考电压端VGL的信号，并在第一节点N1的控制下，向第二节点N2提供第一时钟端CK的信号；第一控制子电路分别与第二时钟端CB、第三时钟端CB1、第一节点N1和第三节点N3连接，用于在第三时钟端CB1的控制下，向第三节点N3提供第一节点N1的信号；第二控制子电路分别与第二参考电压端VGH、第二时钟端CB、第一节点N1和第二节点N2连接，用于在第二节点N2和第二时钟端CB的控制下，向第一节点N1提供第二参考电压端VGH的信号；第三控制子电路分别与第二参考电压端VGH、第二时钟端CB、第一节点N1、第二节点N2和第四节点N4连接，用于在第二节点N2和第二时钟端CB的控制下，向第四节点N4提供第二时钟端CB的信号，并在第一节点N1的控制下，向第四节点N4提供第二参考电压端VGH的信号；输出子电路分别与第一参考电压端VGL、第二参考电压端VGH、第三节点N3、第四节点N4和信号输出端OUT连接，用于在第三节点N3的控制下，向信号输出端OUT提供第一参考电压端VGL的信号，并在第四节点N4的控制下，向信号输出端OUT提供第二参考电压端VGH的信号。

本申请的移位寄存器，通过第一控制子电路在第三时钟端CB1的控制下，向第三节点N3提供第一节点N1的信号，输出子电路在第三节点N3的控制下，向信号输出端OUT提供第一参考电压端VGL的信号，能够在输出阶段之后减小输出信号的抖动，提高了移位寄存器的稳定性和显示面板的显示品质。本申请的移位寄存器，不需要依赖AA区安装孔左右两侧的输出信号连接就可实现输出信号的稳定输出，大大减小了AA区安装孔左右两侧的输出信号的差异，可应用于AA区安装安装孔或者小尺寸屏幕的移动设备上。

可选地，图2为本申请实施例提供的第一控制子电路的等效电路图，如图2所示，本申请实施例提供的第一控制子电路包括：第一晶体管M1和第一电容C1。

具体的，第一晶体管M1的控制极与第三时钟端CB1连接，第一晶体管M1的第一极与第一节点N1连接，第一晶体管M1的第二极与第三节点N3连接；第一电容C1的一端与第二时钟端CB连接，第一电容C1的另一端与第一节点N1连接。

图2中具体示出了第一控制子电路的一种示例性结构。本领域技术人员容易理解是，第一控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图3为本申请实施例提供的输出子电路的等效电路图，如图3所示，本申请实施例提供的输出子电路包括：第二晶体管M2、第三晶体管M3、第二电容C2和第三电容C3。

具体的，第二晶体管M2的控制极与第四节点N4连接，第二晶体管M2的第一极与信号输出端OUT连接，第二晶体管M2的第二极与第二参考电压端VGH连接；第三晶体管M3的控制极与第三节点N3连接，第三晶体管M3的第一极与信号输出端OUT连接，第三晶体管M3的第二极与第一参考电压端VGL连接；第二电容C2的一端与第四节点N4连接，第二电容C2的另一端与第二参考电压端VGH连接；第三电容C3的一端与第三节点N3连接，第三电容C3的另一端与信号输出端OUT连接。

图3中具体示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图4为本申请实施例提供的第二控制子电路的等效电路图，如图4所示，本申请实施例提供的第二控制子电路包括：第四晶体管M4和第五晶体管M5。

具体的，第四晶体管M4的控制极与第二节点N2连接，第四晶体管M4的第一极与第二参考电压端VGH连接，第四晶体管M4的第二极与第五晶体管M5的第一极连接；第五晶体管M5的控制极与第二时钟端CB连接，第五晶体管M5的第二极与第一节点N1连接。

图4中具体示出了第二控制子电路的一种示例性结构。本领域技术人员容易理解是，第二控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图5为本申请实施例提供的第三控制子电路的等效电路图，如图5所示，本申请实施例提供的第三控制子电路包括：第六晶体管M6、第七晶体管M7、第八晶体管M8和第四电容C4。

具体的，第六晶体管M6的控制极与第二节点N2连接，第六晶体管M6的第一极与第二时钟端CB连接，第六晶体管M6的第二极与第五节点N5连接；第七晶体管M7的控制极与第二时钟端CB连接，第七晶体管M7的第一极与第五节点N5连接，第七晶体管M7的第二极与第四节点N4连接；第八晶体管M8的控制极与第一节点N1连接，第八晶体管M8的第一极与第二参考电压端VGH连接，第八晶体管M8的第二极与第四节点N4连接；第四电容C4的一端与第二节点N2连接，第四电容C4的另一端与第五节点N5连接。

图5中具体示出了第三控制子电路的一种示例性结构。本领域技术人员容易理解是，第三控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图6为本申请实施例提供的输入子电路的等效电路图，如图6所示，本申请实施例提供的输入子电路包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11。

具体的，第九晶体管M9的控制极与第一时钟端CK连接，第九晶体管M9的第一极与信号输入端IN连接，第九晶体管M9的第二极与第一节点N1连接；第十晶体管M10的控制极与第一节点N1连接，第十晶体管M10的第一极与第二节点N2连接，第十晶体管M10的第二极与第一时钟端CK连接；第十一晶体管M11的控制极与第一时钟端CK连接，第十一晶体管M11的第一极与第一参考电压端VGL连接，第十一晶体管M11的第二极与第二节点N2连接。

图6中具体示出了输入子电路的一种示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其各自的功能即可。

图7为本申请实施例提供的移位寄存器的等效电路图，如图7所示，本申请实施例提供的移位寄存器中，第一控制子电路包括：第一晶体管M1和第一电容C1，输出子电路包括：第二晶体管M2、第三晶体管M3、第二电容C2和第三电容C3，第二控制子电路包括：第四晶体管M4和第五晶体管M5，第三控制子电路包括：第六晶体管M6、第七晶体管M7、第八晶体管M8和第四电容C4，输入子电路包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11。

具体的，第一晶体管M1的控制极与第三时钟端CB1连接，第一晶体管M1的第一极与第一节点N1连接，第一晶体管M1的第二极与第三节点N3连接；第一电容C1的一端与第二时钟端CB连接，第一电容C1的另一端与第一节点N1连接；第二晶体管M2的控制极与第四节点N4连接，第二晶体管M2的第一极与信号输出端OUT连接，第二晶体管M2的第二极与第二参考电压端VGH连接；第三晶体管M3的控制极与第三节点N3连接，第三晶体管M3的第一极与信号输出端OUT连接，第三晶体管M3的第二极与第一参考电压端VGL连接；第二电容C2的一端与第四节点N4连接，第二电容C2的另一端与第二参考电压端VGH连接；第三电容C3的一端与第三节点N3连接，第三电容C3的另一端与信号输出端OUT连接；第四晶体管M4的控制极与第二节点N2连接，第四晶体管M4的第一极与第二参考电压端VGH连接，第四晶体管M4的第二极与第五晶体管M5的第一极连接；第五晶体管M5的控制极与第二时钟端CB连接，第五晶体管M5的第二极与第一节点N1连接；第六晶体管M6的控制极与第二节点N2连接，第六晶体管M6的第一极与第二时钟端CB连接，第六晶体管M6的第二极与第五节点N5连接；第七晶体管M7的控制极与第二时钟端CB连接，第七晶体管M7的第一极与第五节点N5连接，第七晶体管M7的第二极与第四节点N4连接；第八晶体管M8的控制极与第一节点N1连接，第八晶体管M8的第一极与第二参考电压端VGH连接，第八晶体管M8的第二极与第四节点N4连接；第四电容C4的一端与第二节点N2连接，第四电容C4的另一端与第五节点N5连接；第九晶体管M9的控制极与第一时钟端CK连接，第九晶体管M9的第一极与信号输入端IN连接，第九晶体管M9的第二极与第一节点N1连接；第十晶体管M10的控制极与第一节点N1连接，第十晶体管M10的第一极与第二节点N2连接，第十晶体管M10的第二极与第一时钟端CK连接；第十一晶体管M11的控制极与第一时钟端CK连接，第十一晶体管M11的第一极与第一参考电压端VGL连接，第十一晶体管M11的第二极与第二节点N2连接。

图7中具体示出了第一控制子电路、输出子电路、第二控制子电路、第三控制子电路和输入子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在本实施例中，第一晶体管M1的宽长比与第四晶体管M4的宽长比之差小于或等于预设的第一差值阈值。即，第一晶体管M1的宽长比与第四晶体管M4的宽长比接近。

在本实施例中，第三电容C3的容值与第二电容C2的容值之差小于预设的第二差值阈值。即，第三电容C3的容值与第二电容C2的容值接近。

在本实施例中，晶体管M1～M11均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，有助于提高产品的良率。针对不同掺杂类型的晶体管，只需调整相关信号的有效电平即可。例如所有开关元件均为N型薄膜晶体管时，其有效电平即为高电平，而所有开关元件均为P型薄膜晶体管时，其有效电平即为低电平。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

需要说明的是，第一电容C1至第四电容C4可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。

下面以本申请实施例提供的移位寄存器中的晶体管M1～M11均为P型薄膜晶体管为例，结合图7所示的移位寄存器单元和图8所示的信号波形图，对一个移位寄存器单元在一帧周期内的工作过程进行具体的描述。如图7所示，本申请实施例提供的移位寄存器包括11个晶体管单元(M1～M11)、4个电容单元(C1～C4)、4个输入端(INPUT、CK、CB、CB1)、1个输出端(OUT)和2个电源端(VGH和VGL)，其中，第一参考电压端VGL持续提供低电平信号，第二参考电压端VGH持续提供高电平信号。第一时钟端CK输出周期变化的第一时钟信号，第二时钟端CB输出周期变化的第二时钟信号，第三时钟端CB1输出周期变化的第三时钟信号。第一时钟信号和第二时钟信号的波形并非完全同步变化，第一时钟信号和第二时钟信号的高电平时间略大于低电平时间，第三时钟信号波形与第一时钟波形正好相反。其工作过程包括：

在第一阶段P1之前的各个时刻，IN始终保持为0。当CK＝0，CB＝1，CB1＝0(其中，1表示高电平，0表示低电平，下文含义相同)时，第五晶体管M5和第七晶体管M7截止；第九晶体管M9导通并将信号输入端IN的低电压传送到第一节点N1，第十一晶体管M11导通并将第一参考电压端VGL的低电压传送到第二节点N2。响应于N1处于低电位，第十晶体管M10和第八晶体管M8导通，并且分别将第一时钟端CK的低电压和第二参考电压端VGH的高电压传送到第二节点N2和第四节点N4，于是第二节点N2处于低电位且第四节点N4处于高电位。当CK由0变为1，CB维持1，CB1维持0时，第一节点N1维持低电位，第八晶体管M8保持导通，于是第四节点N4维持高电位。因此，在第一阶段P1之前的各个时刻，第四节点N4始终维持高电位且第一节点N1以及第三节点N3(由于第三时钟端CB1被施加低电平电压，第一晶体管M1导通)始终处于低电位，这样第二晶体管M2保持截止且第三晶体管M3保持导通，从而确保信号输出端OUT输出低电压。

在第一阶段P1，IN＝1，CK＝0，CB＝1，CB1＝0。由于CK＝0且IN＝1，所以第九晶体管M9导通并将来自信号输入端IN的高电平电压传送到第一节点N1，使得第一节点N1被设定处于无效电位(高电位)；第十一晶体管M11导通并将第一参考电压端VGL的低电平传送到第二节点N2，使得第二节点N2被设定处于有效电位。由于CB＝1，第五晶体管M5和第七晶体管M7截止。相应地，由于第一节点N1处于无效电位，第十晶体管M10和第八晶体管M8截止。由于第二节点N2处于有效电位，第四晶体管M4和第六晶体管M6导通。

由于CB1＝0，第一晶体管M1导通，使得第一节点N1的高电平电压传送到第三节点N3。这样第三节点N3与第一节点N1电位相同，处于无效电位(高电位)，从而使得第三晶体管M3截止。由于第七晶体管M7和第八晶体管M8截止，使得第四节点N4悬浮，由于第二电容C2的自举效应，第四节点N4保持上一时刻的电位，即高电位，从而第二晶体管M2截止。因此，由于第二晶体管M2和第三晶体管M3都截止，信号输出端OUT的输出电压应当为前一时刻(P1之前的时刻)的输出电压，即低电平电压。

在第一时间间隔t1处，IN＝1，CK由0变为1，CB维持为1，CB1维持为0。这时，响应于CK＝1，第一时钟信号无效，第九晶体管M9和第十一晶体管M11截止；响应于CB＝1，第二时钟信号保持无效，则第五晶体管M5、第七晶体管M7保持截止状态；响应于CB1＝0，第三时钟信号保持有效，则第一晶体管M1保持导通状态。相应地，第一节点N1保持上一阶段的高电位，从而第十晶体管M10和第八晶体管M8保持截止状态；于是，第二节点N2保持有效电位，且第四节点N4仍然处于悬浮状态，保持上一阶段的高电位，这样第二晶体管M2仍然保持截止状态。由于第二时钟端CB保持高电平，第三节点N3也保持高电位状态，于是第三晶体管M3仍然保持截止状态。因此，信号输出端OUT仍然输出前一阶段的低电平电压。

在第二阶段P2，IN＝1，CK＝1，CB由1变为0，CB1由0变为1。响应于CK＝1，第一时钟信号无效，第九晶体管M9和第十一晶体管M11保持截止状态；响应于CB＝0，第二时钟信号有效，第五晶体管M5、第七晶体管M7导通，响应于CB1＝1，第一晶体管M1截止。相应地，第一节点N1保持上一阶段的高电位，从而第十晶体管M10和第八晶体管M8保持截止状态；第二节点N2保持有效电位，于是第四晶体管M4和第六晶体管M6保持导通状态；第三节点N3保持上一阶段的高电位。

由于CB由1变为0，即第二时钟端CB由高电平状态变为低电平状态，则由于连接在第二时钟端CB与第一节点N1之间的第一电容C1的下拉作用，第一节点N1的电压有可能被第一电容C1拉低。但是同时，响应于第四晶体管M4和第五晶体管M5同时导通，则第二参考电压端VGH将与第一节点N1导通，于是第二参考电压端VGH将会向第一节点N1充电，使第一节点N1始终处于高电位(因为第二参考电压端VGH被施加高电平电压)，因此，第一节点N1的电位不会被第一电容C1拉低。

本实施例中，第四晶体管M4和第五晶体管M5的作用就是在第一节点N1处于无效电位(即高电位)时由于第二时钟端CB电压变低使得第一节点N1的电位有可能被第一电容C1拉低的情况下，利用第二参考电压端VGH的高电压向其充电，使之电位保持稳定，即处于高电位，以免影响信号输出端OUT的正常输出。

响应于第三节点N3处于无效电位，即高电位，第十二晶体M3保持截止状态。同时，响应于第六晶体管M6和第七晶体管M7同时导通，使得第二时钟端CB的低电平电压被传送至第四节点N4，于是第四节点N4被设定处于有效电位，即低电位，从而第二晶体管M2导通并将第二参考电压端VGH的高电压传送到信号输出端OUT。因此，响应于第三晶体管M3截止且第二晶体管M2导通，信号输出端OUT输出高电平电压。

本实施例中，第四电容C4的作用是将第二节点N2的电位拉得更低，以增强第六晶体管M6的驱动能力。第二电容C2的作用是维持第四节点N4处的电位稳定，以使得第二晶体管M2的状态稳定，从而保证输出波形的稳定。第一晶体管M1和第三电容C3的作用是维持第三节点N3处的电位稳定，以使得第三晶体管M3的状态稳定，从而保证输出波形的稳定。

在第二时间间隔t2处，IN＝1，CK＝1，CB由0变为1，CB1由1变为0。这时，响应于CK＝1，即第一时钟信号无效，第九晶体管M9和第十一晶体管M11仍然保持截止。响应于CB＝1，第二时钟信号变为无效，即高电平，第五晶体管M5、第七晶体管M7截止。响应于CB1＝0，第三时钟信号变为有效，即低电平，第一晶体管M1导通。

相应地，由于第九晶体管M9和第十一晶体管M11仍然保持截止，第一节点N1保持上一阶段的无效电位，从而第十晶体管M10和第八晶体管M8仍然保持截止状态，于是第二节点N2保持上一阶段的有效电位，即低电位。

响应于第七晶体管M7和第八晶体管M8截止，第四节点N4处于悬浮状态，保持上一阶段的有效电位(低电位)，这样第二晶体管M2仍然保持导通状态；而第三节点N3与第一电位N1的电位相同都处于无效电位(高电位)(由于CB保持高电平，因此第一电容C1不会拉低第一节点N1的电位)，于是第三晶体管M3仍然保持截止状态。因此，响应于第二晶体管M2保持导通且第三晶体管M3截止，信号输出端OUT仍然输出高电平电压。

在第三阶段P3，与第一阶段P1相同的是，IN＝1，CK由1变为0，CB＝1，CB1＝0。由于CK＝0且IN＝1，所以第九晶体管M9导通并将来自信号输入端IN的高电平电压传送到第一节点N1，使得第一节点N1被设定处于无效电位(高电位)；第十一晶体管M11导通并将第一参考电压端VGL的低电平传送到第二节点N2，使得第二节点N2被设定处于有效电位(低电位)。由于CB＝1，第五晶体管M5和第七晶体管M7截止。相应地，由于第一节点N1处于无效电位，第十晶体管M10和第八晶体管M8截止。由于第二节点N2处于有效电位，第四晶体管M4和第六晶体管M6导通。

由于CB1＝0，第一晶体管M1导通，使得第一节点N1的高电平电压传送到第三节点N3。这样第三节点N3与第一节点N1电位相同，处于无效电位(高电位)，从而使得第三晶体管M3截止。由于第七晶体管M7和第八晶体管M8截止，使得第四节点N4悬浮，保持上一阶段的电位，即有效电位(低电位)，从而第二晶体管M2保持导通。因此，响应于第二晶体管M2导通且第三晶体管M3截止，信号输出端OUT仍然输出第二参考电压端VGH传送的高电平电压。

在第三时间间隔t3处，IN＝1，CK由0变为1，CB＝1，CB1＝0。这时，响应于CK＝1，即第一时钟信号无效，第九晶体管M9、第十一晶体管M11截止；响应于CB＝1，即第二时钟信号保持无效，第五晶体管M5、第七晶体管M7保持截止状态；响应于CB1＝0，第一晶体管M1导通。

相应地，响应于第九晶体管M9截止，第一节点N1保持上一阶段的高电位(无效电位)，从而第十晶体管M10和第八晶体管M8保持截止状态；响应于第十一晶体管M11和第十晶体管M10截止，第二节点N2保持上一阶段的有效电位(低电位)，从而第六晶体管M6导通；以及响应于第七晶体管M7截止，第四节点N4仍然处于悬浮状态，保持上一阶段的低电位(有效电位)，这样第二晶体管M2保持导通状态。由于第二时钟端CB保持高电平1，第一节点N1和第三节点N3也保持高电位状态。于是，第三晶体管M3仍然保持截止状态。因此，信号输出端OUT仍然输出第二参考电压端VGH传送的高电平电压。

在第四阶段P4，IN由1变为0，CK＝1，CB由1变为0，CB1由0变为1。响应于CK＝1，即第一时钟信号无效，第九晶体管M9和第十一晶体管M11保持截止状态；响应于CB＝0，第二时钟信号有效(低电位)，第五晶体管M5、第七晶体管M7导通；响应于CB1＝1，第三时钟信号无效(高电位)，第一晶体管M1截止。

相应地，响应于第九晶体管M9截止，第一节点N1保持上一阶段的高电位(无效电位)，从而第十晶体管M10和第八晶体管M8保持截止状态；响应于第十一晶体管M11和第十晶体管M10截止，第二节点N2保持上一阶段的有效电位(低电位)，于是第四晶体管M4和第六晶体管M6保持导通状态。

与第二阶段P2中所述类似，在第四阶段P4，由于CB由1变为0，即第二时钟端CB由高电平状态变为低电平状态，则由于连接在第二时钟端CB与第一节点N1之间的第一电容C1的下拉作用，第一节点N1的电压有可能被第一电容C1拉低。但同时，响应于第四晶体管M4和第五晶体管M5同时导通，第二参考电压端VGH将与第一节点N1导通，于是第二参考电压端VGH将会向第一节点N1充电，即将高电平传送至第一节点N1，使第一节点N1始终处于高电位(因为VGH被施加高电平电压)，因此，第一节点N1的电位不会被第一电容C1拉低。

响应于第三节点N3处于无效电位，即高电位，第三晶体管M3保持截止状态；同时响应于第六晶体管M6和第七晶体管M7同时导通，使得第二时钟端CB的低电平电压被传送至第四节点N4，于是第四节点N4被设定处于有效电位(即低电位)，从而第二晶体管M2被导通。相应地，响应于第二晶体管M2导通且第三晶体管M3截止，第二参考电压端VGH的将高电平电压被传送到信号输出端OUT，因而信号输出端OUT输出高电平电压。

在第四时间间隔t4处，IN＝0，CK＝1，CB由0变为1，CB1由1变为0。这时，响应于CK＝1，即第一时钟信号无效，第九晶体管M9和第十一晶体管M11仍然保持截止；响应于CB＝1，第二时钟信号变为无效，即高电平，第五晶体管M5、第七晶体管M7截止；响应于CB1＝0，第一晶体管M1导通。相应地，由于第九晶体管M9、第十一晶体管M11仍然保持截止，第一节点N1保持上一阶段(P4阶段)的无效电位，即高电位，从而第十晶体管M10和第八晶体管M8仍然保持截止状态，于是第二节点N2保持上一阶段的有效电位，即低电位。

响应于第七晶体管M7和第八晶体管M8截止，第四节点N4处于悬浮状态，保持上一阶段的有效电位，这样第二晶体管M2仍然保持导通状态；而第三节点N3与第一节点N1的电位相同都处于无效电位(由于CB保持高电平，因此第一电容C1不会拉低第一节点N1的电位)，于是第三晶体管M3仍然保持截止状态。因此，响应于第二晶体管M2保持导通且第三晶体管M3保持截止，信号输出端OUT仍然输出第二参考电压端VGH传送的高电平电压。

在第五阶段P5，IN＝0，CB＝1，CK＝由1变为0，CB1＝0。响应于CK＝0且IN＝0，第九晶体管M9导通并将来自信号输入端IN的低电平电压传送到第一节点N1，使得第一节点N1被设定处于有效电位；第十一晶体管M11导通并将第一参考电压端VGL的低电平传送到第二节点N2，使得第二节点N2被设定处于有效电位。响应于CB＝1，第五晶体管M5和第七晶体管M7保持截止。响应于CB1＝0，第一晶体管M1导通。

响应于第一节点N1处于有效电位，第十晶体管M10导通且第八晶体管M8导通并将第二参考电压端VGH的高电平电压传送到第四节点N4，使得第四节点N4被设定处于无效电位，从而第二晶体管M2截止。由于第一晶体管M1导通，第一节点N1点的低电压传送到第三节点N3，使得第三节点N3处于低电位，于是第三晶体管M3导通。因此，响应于第二晶体管M2截止且第三晶体管M3导通，信号输出端OUT输出第一参考电压端VGL传送的低电平电压。

在第五阶段P5之后的阶段，如图8所示，信号输入端IN持续保持低电平电压，第一节点N1保持低电位，第十晶体管M10始终导通，因此第二节点N2的电压取决于第一时钟端CK的输出电平，即当第一时钟端CK输出高电平信号时，第二节点N2点电位为高。如图8所示，第一时钟端CK接收的第一时钟信号和第二时钟端CB接收的第二时钟信号波形大体相反，即第一时钟端CK输出低电平信号时，第二时钟端CB输出高电平信号；且第二时钟端CB输出低电平信号时，第一时钟端CK输出高电平信号。这样，当第二时钟端CB输出低电平时，第一时钟端CK输出高电平，即第二节点N2处于高电位，于是第四晶体管M4和第五晶体管M5不可能同时导通。这样，保证了第一节点N1不会被充入第二参考电压端VGH的高电压。

根据上面描述，第十晶体管M10的作用是控制第四晶体管M4的导通和截止，以保证在第五阶段P5之后的阶段第一节点N1和第三节点N3保持低电位，免受第二参考电压端VGH传送的高电压的影响。

此外，在第五阶段P5之后的阶段，根据上文分析，信号输入端IN的输入脉冲保持有效，即低电平；第一节点N1和第三节点N3处于有效电位，即低电位，以保证第三晶体管M3的导通，信号输出端OUT输出低电平电压。于是，当第二时钟端CB输出的第二时钟信号由高电平变为低电平信号时(即有效时)，通过第一电容C1进一步拉低第一节点N1的电位。第三节点N3的信号通过第三电容C3保持为上一时段的低电平信号；第四节点N4的信号通过第二电容C2器保持为上一时段的高电平信号。

本实施例中，如果在图7的电路结构中去掉第三电容C3和第一晶体管M1，则由于第一节点N1的电压被拉低，第一节点N1上的电压会通过第三晶体管M3对第一节点N1充电(尽管第三晶体管M3可能由于第一节点N1电位降低而截止，但是这种截止并非完全断开，因为第四节点N4电压高于第一节点N1，仍然可能有少量的漏电流流过第三晶体管M3)，造成第三晶体管M3栅极电压波动，影响电路输出波形的稳定性。

正是由于存在第三电容C3和第一晶体管M1，当信号输出端OUT的输出信号由高变低时，由于第三电容C3的自举效应，第三节点N3的电平也会降低，并且可能低于第一电压信号，从而导致第一晶体管M1的栅源电压Vgs大于其阈值电压Vth(可以为负值)，使第一晶体管M1截止，即使第一节点N1和第三节点N3断开，第三节点N3处于浮置状态，从而减小第三节点N3的漏电，以确保第三晶体管M3导通，提高信号输出端OUT输出信号的稳定性，改善电路的驱动品质。

基于上述工作时序，该移位寄存器单元完成了移位寄存功能，且能够在输出阶段之后减小输出信号的抖动，提高了移位寄存器的稳定性和显示面板的显示品质。

基于同一发明构思，本发明一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：输入子电路、第一控制子电路、第二控制子电路、第三控制子电路和输出子电路，以及信号输入端、第一时钟端、第二时钟端、第三时钟端、第一参考电压端、第二参考电压端和信号输出端，图9为本申请实施例的移位寄存器的驱动方法的流程图，如图9所示，该方法具体包括步骤100至步骤500。

其中，步骤100包括：输入子电路在第一时钟端的控制下，向第一节点提供信号输入端的信号，向第二节点提供第一参考电压端的信号；第一控制子电路在第三时钟端的控制下，向第三节点提供第一节点的信号。

具体的，信号输入端的输入信号为脉冲信号，在本步骤中，信号输入端的输入信号为高电平，输入子电路拉高了第一节点的电位。第一参考电压端的输入信号为低电平，输入子电路将第二节点拉低至第一参考电压端的低电平。第三时钟端的输入信号为脉冲信号，在本步骤中，第三时钟端的输入信号为低电平，第一控制子电路拉高了第三节点的电位。

步骤200包括：第二控制子电路在第二节点和第二时钟端的控制下，向第一节点提供第二参考电压端的信号；第三控制子电路在第二节点和第二时钟端的控制下，向第四节点提供第二时钟端的信号；输出子电路在第四节点的控制下，向信号输出端提供第二参考电压端的信号。

具体的，第二时钟端的输入信号为脉冲信号，在本步骤中，第二时钟端的输入信号为低电平，第二控制子电路保持了第一节点的高电位，第三控制子电路拉低了第四节点的电位，输出子电路向信号输出端输出高电平信号。

步骤300包括：输入子电路在第一节点的控制下，向第二节点提供第一时钟端的信号。

具体的，在本步骤中，信号输入端的输入信号为低电平，输入子电路拉低了第一节点的电位。第一时钟端的输入信号为脉冲信号，在本步骤中，第一时钟端的输入信号为低电平，输入子电路拉低了第二节点的电位。

步骤400包括：第三控制子电路在第一节点的控制下，向第四节点提供第二参考电压端的信号。

具体的，在本步骤中，第三控制子电路在第一节点的控制下，拉高了第四节点的电位，信号输出端停止输出高电平信号。

步骤500包括：输出子电路在第三节点的控制下，向信号输出端提供第一参考电压端的信号。

具体的，第一参考电压端的输入信号为低电平，输出子电路在第三节点的控制下，输出低电平信号。

本发明提供的技术方案第一控制子电路在第三时钟端的控制下，向第三节点提供第一节点的信号，输出子电路在第三节点的控制下，向信号输出端提供第一参考电压端的信号，能够在输出阶段之后减小输出信号的抖动，提高了移位寄存器的稳定性和显示面板的显示品质。

基于同一发明构思，本申请实施例还提供一种栅极驱动电路，图10为本申请实施例提供的栅极驱动电路的结构示意图，如图10所示，栅极驱动电路包括：多个级联的移位寄存器，包括：第一级移位寄存器GOA(1)、第二级移位寄存器GOA(2)、第三级移位寄存器GOA(3)、第四级移位寄存器GOA(4)等。

具体的，第一级移位寄存器的信号输入端与初始信号输入端连接，第N+2级移位寄存器的信号输入端与第N+1级移位寄存器的信号输出端连接，N为大于或等于0的整数。

每一级移位寄存器的第一参考电压端与外部的第一电源线Vgh连接；每一级移位寄存器的第二参考电压端与外部的第二电源线Vgl连接。

第(2N+1)级移位寄存器的第一时钟端与外部的第一时钟信号线CK0连接，第二时钟端与外部的第二时钟信号线CB0连接，第三时钟端与外部的第三时钟信号线CK1连接，第(2N+2)级移位寄存器的第一时钟端与外部的第二时钟信号线CB0连接，第二时钟端与外部的第一时钟信号线CK0连接，第三时钟端与外部的第四时钟信号线CK2连接，所述第三时钟信号线CK1输入的第三时钟信号波形与第一时钟信号线CK0输入的第一时钟波形正好相反，所述第四时钟信号线CK2输入的第四时钟信号波形与第二时钟信号线CB0输入的第二时钟波形正好相反。

例如，第一级移位寄存器的信号输入端与初始信号输入端STV连接，第一级移位寄存器的第一时钟端与第一时钟信号线CK0连接，第一级移位寄存器的第二时钟端与第二时钟信号线CB0连接，第一级移位寄存器的第三时钟端与第三时钟信号线CK1连接；第二级移位寄存器的信号输入端与第一级移位寄存器的信号输出端GATE1连接，第二级移位寄存器的第一时钟端与第二时钟信号线CB0连接，第二级移位寄存器的第二时钟端与第一时钟信号线CK0连接，第二级移位寄存器的第三时钟端与第四时钟信号线CK2连接；第三级移位寄存器的信号输入端与第二级移位寄存器的信号输出端GATE2连接，第三级移位寄存器的第一时钟端与第一时钟信号线CK0连接，第三级移位寄存器的第二时钟端与第二时钟信号线CB0连接，第三级移位寄存器的第三时钟端与第三时钟信号线CK1连接，以此类推。

其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

有以下几点需要说明：

本申请实施例附图只涉及本申请实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入子电路、第一控制子电路、第二控制子电路、第三控制子电路和输出子电路，其中：

所述输入子电路分别与第一参考电压端、信号输入端、第一时钟端、第一节点和第二节点连接，所述输入子电路包括第九晶体管和第十一晶体管，所述第九晶体管和第十一晶体管的控制极与所述第一时钟端连接，还包括第十晶体管，所述第十晶体管的控制极与所述第一节点连接，被配置为在第一时钟端的控制下，导通第一节点与信号输入端，导通第二节点与第一参考电压端，在第一节点的控制下，导通第二节点与第一时钟端；

所述第一控制子电路分别与第二时钟端、第三时钟端、第一节点和第三节点连接，所述第一控制子电路包括第一晶体管，所述第一晶体管的控制极与所述第三时钟端连接，被配置为在第三时钟端的控制下，导通第三节点与第一节点；

所述第二控制子电路分别与第二参考电压端、第二时钟端、第一节点和第二节点连接，所述第二控制子电路包括第四晶体管，所述第四晶体管的控制极与所述第二节点连接，被配置为在第二节点的控制下，导通第一节点与第二参考电压端；

所述第三控制子电路分别与第二参考电压端、第二时钟端、第一节点、第二节点和第四节点连接，所述第三控制子电路包括第七晶体管，所述第七晶体管的控制极与所述第二时钟端连接，还包括第八晶体管，所述第八晶体管的控制极与所述第一节点连接，被配置为在第二时钟端的控制下，导通第二时钟端与第四节点，并在第一节点的控制下，导通第二参考电压端与第四节点；

所述输出子电路分别与第一参考电压端、第二参考电压端、第三节点、第四节点和信号输出端连接，所述输出子电路包括第二晶体管，所述第二晶体管的控制极与所述第四节点连接，还包括第三晶体管，所述第三晶体管的控制极与所述第三节点连接，被配置为在第三节点的控制下，导通信号输出端与第一参考电压端，在第四节点的控制下，导通信号输出端与第二参考电压端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一晶体管的第一极与所述第一节点连接，所述第一晶体管的第二极与所述第三节点连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制子电路还包括：第一电容，其中：

所述第一电容的一端与所述第二时钟端连接，所述第一电容的另一端与所述第一节点连接。

4.根据权利要求1所述的移位寄存器，其特征在于，

所述第二晶体管的第一极与所述信号输出端连接，所述第二晶体管的第二极与所述第二参考电压端连接；

所述第三晶体管的第一极与所述信号输出端连接，所述第三晶体管的第二极与所述第一参考电压端连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路还包括：第二电容，其中：

所述第二电容的一端与所述第四节点连接，所述第二电容的另一端与所述第二参考电压端连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述第二控制子电路还包括：第五晶体管，其中：

所述第四晶体管的第一极与所述第二参考电压端连接，所述第四晶体管的第二极与所述第五晶体管的第一极连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第三控制子电路还包括：第六晶体管，其中：

所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第二时钟端连接，所述第六晶体管的第二极与第五节点连接；

所述第七晶体管的第一极与所述第五节点连接，所述第七晶体管的第二极与所述第四节点连接；

所述第八晶体管的第一极与所述第二参考电压端连接，所述第八晶体管的第二极与所述第四节点连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第三控制子电路还包括：第四电容，其中：

所述第四电容的一端与所述第二节点连接，所述第四电容的另一端与第五节点连接。

9.根据权利要求1所述的移位寄存器，其特征在于，

所述第九晶体管的第一极与所述信号输入端连接，所述第九晶体管的第二极与所述第一节点连接；

所述第十晶体管的第一极与所述第二节点连接，所述第十晶体管的第二极与所述第一时钟端连接；

所述第十一晶体管的第一极与所述第一参考电压端连接，所述第十一晶体管的第二极与所述第二节点连接。

10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-9任一所述的移位寄存器中，所述方法包括：

输入子电路在第一时钟端的控制下，导通第一节点与信号输入端，导通第二节点与第一参考电压端，在第一节点的控制下，导通第二节点与第一时钟端；

第一控制子电路在第三时钟端的控制下，导通第三节点与第一节点；

第二控制子电路在第二节点的控制下，导通第一节点与第二参考电压端；

第三控制子电路在第二时钟端的控制下，导通第二时钟端与第四节点，并在第一节点的控制下，导通第二参考电压端与第四节点；

输出子电路在第三节点的控制下，导通信号输出端与第一参考电压端，在第四节点的控制下，导通信号输出端与第二参考电压端。

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