CN108564914B - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括输入复位模块、第一存储节点电位维持模块、第二存储节点电位控制模块、上拉节点控制模块，用于在第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下控制上拉节点的电位为有效电平，在第二时钟信号输入端和第三时钟信号输入端的控制下控制导通或断开上拉节点与第二电压输入端之间的连接；上拉节点电位维持模块；下拉节点控制模块；以及，栅极驱动输出模块。本发明能够通过控制第一时钟信号和第二时钟信号来控制对栅极驱动信号的脉冲调制，能够实现栅极驱动信号的脉宽可调。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
目前外部补偿的栅极驱动电路需要配合栅极输出的脉冲宽度为可调的，同时还要解决oxide TFT(氧化物薄膜晶体管)的漏电问题及由于级联带来的输出电压带载能力弱的问题。并且现有的栅极驱动电路不能够有效的存储前一级移位寄存器单元输入的脉冲信号，从而影响本级栅极驱动信号输出。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中不能方便的调节输出的栅极驱动信号的脉冲宽度的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括输入端、复位端和栅极驱动信号输出端，所述移位寄存器单元还包括：
输入复位模块，与所述输入端、所述复位端、第一电压输入端和第一存储节点连接，用于在所述输入端的控制下，控制导通或断开所述第一存储节点与所述输入端之间的连接，在所述复位端的控制下，控制导通或断开所述第一存储节点与所述第一电压输入端之间的连接；
第一存储节点电位维持模块，用于当所述输入复位模块在所述复位端的控制下控制断开所述第一存储节点与所述第一电压输入端之间的连接时，维持所述第一存储节点的电位；
第二存储节点电位控制模块，与所述第一存储节点、第二存储节点和第一时钟信号输入端连接，用于在所述第一存储节点的控制下，控制导通或断开所述第二存储节点与所述第一时钟信号输入端之间的连接；
上拉节点控制模块，与所述第二存储节点，第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端和第二电压输入端连接，用于在所述第二存储节点、所述第二时钟信号输入端和所述第四时钟信号输入端的控制下控制所述上拉节点的电位为有效电平，在所述第二时钟信号输入端和所述第三时钟信号输入端的控制下控制导通或断开所述上拉节点与所述第二电压输入端之间的连接；
上拉节点电位维持模块，与所述上拉节点连接；
下拉节点控制模块，与下拉节点、所述上拉节点、下拉节点控制端和第三电压输入端连接；以及，
栅极驱动输出模块，与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第四电压输入端和第五电压输入端连接。
实施时，所述上拉节点控制模块包括：
第一上拉控制节点控制子模块，与第一上拉控制节点、所述第三时钟信号输入端、所述第四时钟信号输入端和所述第二电压输入端连接，用于在所述第四时钟信号输入端的控制下，控制导通或断开所述第一上拉控制节点与所述第四时钟信号输入端之间的连接，在所述第三时钟信号输入端的控制下，控制导通或断开所述第一上拉控制节点与所述第二电压输入端之间的连接；
第二上拉控制节点控制子模块，与第二上拉控制节点、所述第二时钟信号输入端、所述第三时钟信号输入端和所述第二电压输入端连接，用于在所述第三时钟信号输入端的控制下，控制导通或断开所述第二上拉控制节点与所述第三时钟信号输入端之间的连接，在所述第二时钟信号输入端的控制下，控制导通或断开所述第二上拉控制节点与所述第二电压输入端之间的连接；
第一上拉节点控制子模块，与所述第一上拉控制节点、所述第二存储节点和所述上拉节点连接，用于在所述第一上拉控制节点的控制下，控制导通或断开所述第二存储节点和所述上拉节点之间的连接；以及，
第二上拉节点控制子模块，与所述第二上拉控制节点、所述上拉节点和所述第二电压输入端连接，用于在所述第二上拉控制节点的控制下，控制导通或断开所述上拉节点与所述第二电压输入端之间的连接。
实施时，所述上拉节点电位维持模块包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接。
实施时，本发明所述的移位寄存器单元还包括上拉节点电位控制模块，与第五时钟信号输入端、所述第一上拉控制节点和所述第二电压输入端连接，用于在所述第五时钟信号输入端的控制下，控制导通或断开所述第一上拉控制节点与所述第二电压输入端之间的连接。
实施时，所述上拉节点电位控制模块包括：上拉节点电位控制晶体管，栅极与所述第五时钟信号输入端连接，第一极与所述第一上拉控制节点连接，第二极与所述第二电压输入端连接。
实施时，本发明所述的移位寄存器单元还包括时钟接入控制模块和存储复位模块；
所述第一电容的第一端通过所述时钟接入控制模块与所述第五时钟信号输入端连接；
所述时钟接入控制模块还与所述第二存储节点连接，用于在所述第二存储节点的控制下控制导通或断开所述第一电容的第一端与所述第五时钟信号输入端之间的连接；
所述存储复位模块与所述复位端、所述第一电容的第一端和第六电压输入端连接，用于在所述复位端的控制下控制导通或断开所述第一电容的第一端与所述第六电压输入端之间的连接。
实施时，所述时钟接入控制模块包括时钟接入控制晶体管；所述时钟接入控制晶体管的栅极与所述第二存储节点连接，所述时钟接入控制晶体管的第一极与所述第五时钟信号输入端连接，所述时钟接入控制晶体管的第二极与所述第一电容的第一端连接；
所述存储复位模块包括存储复位晶体管，所述存储复位晶体管的栅极所述复位端连接，所述存储复位晶体管的第一极与所述第一电容的第一端连接，所述存储复位晶体管的第二极与所述第六电压输入端连接。
实施时，本发明所述的移位寄存器单元还包括进位信号输出端和进位输出模块；
所述进位输出模块与所述上拉节点、所述下拉节点、所述进位信号输出端、所述第四电压输入端和第七电压输入端连接，用于当所述上拉节点的电位为有效电平时控制导通所述进位信号输出端与所述第四电压输入端之间的连接，并用于当所述下拉节点的电位为有效电平时控制导通所述进位信号输出端与所述第七电压输入端之间的连接；
所述进位信号输出端用于为相邻上一级移位寄存器单元包括的复位端提供复位信号，并用于为相邻下一级移位寄存器单元包括的输入端提供输入信号；
所述上拉节点电位维持模块还包括：第二电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
实施时，所述下拉节点控制模块用于在所述下拉节点控制端的控制下控制所述下拉节点的电位为有效电平，在所述上拉节点的控制下控制导通或断开所述下拉节点与所述第三电压输入端连接；
所述栅极驱动输出模块用于当所述上拉节点的电位为有效电平时控制导通所述栅极驱动信号输出端与所述第四电压输入端之间的连接，并用于当所述下拉节点的电位为有效电平时控制导通所述栅极驱动信号输出端与所述第五电压输入端之间的连接。
实施时，所述栅极驱动输出模块包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；
所述第一栅极驱动输出晶体管的栅极与所述上拉节点连接，所述第一栅极驱动输出晶体管的第一极与所述第四电压输入端连接，所述第一栅极驱动输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二栅极驱动输出晶体管的栅极与所述下拉节点连接，所述第二栅极驱动输出晶体管的第一极与所述栅极驱动信号输出端连接，所述第二栅极驱动输出晶体管的第二极与所述第五电压输入端连接；
所述进位输出模块包括第一进位信号输出晶体管和第二进位信号输出晶体管；
所述第一进位信号输出晶体管的栅极与所述上拉节点连接，所述第一进位信号输出晶体管的第一极与所述第四电压输入端连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第二进位信号输出晶体管的栅极与所述下拉节点连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端连接，所述第二进位信号输出晶体管的第二极与所述第七电压输入端连接。
实施时，所述第一存储节点电位维持模块包括第三电容；所述第三电容的第一端与所述第一存储节点连接，所述第三电容的第二端与所述第一电压输入端连接；
所述第二存储节点电位控制模块包括第二存储节点电位控制晶体管；所述第二存储节点电位控制晶体管的栅极与所述第一存储节点连接，所述第二存储节点电位控制晶体管的第一极与所述第一时钟信号输入端连接，所述第二存储节点电位控制晶体管的第二极与所述第二存储节点连接。
实施时，所述输入复位模块包括输入晶体管和复位晶体管；
所述输入晶体管的栅极和所述输入晶体管的第一极都与所述输入端连接，所述输入晶体管的第二极与所述第一存储节点连接；
所述复位晶体管的栅极与所述复位端连接，所述复位晶体管的第一极与所述第一存储节点连接，所述复位晶体管的第二极与所述第一电压输入端连接。
实施时，所述第一上拉节点控制子模块包括第一控制晶体管和第二控制晶体管；所述第一控制晶体管的栅极和所述第二控制晶体管的栅极都与所述第一上拉控制节点连接，所述第一控制晶体管的第一极与所述第二存储节点连接，所述第一控制晶体管的第二极与所述第二控制晶体管的第一极连接，所述第二控制晶体管的第二极与所述上拉节点连接；
所述第一上拉控制节点控制子模块包括第三控制晶体管和第四控制晶体管；所述第三控制晶体管的栅极和所述第三控制晶体管的第一极都与所述第四时钟信号输入端连接，所述第三控制晶体管的第二极与所述第一上拉控制节点连接；所述第四控制晶体管的栅极与所述第三时钟信号输入端连接，所述第四控制晶体管的第一极与所述第一上拉控制节点连接，所述第四控制晶体管的第二极与所述第二电压输入端连接；
所述第二上拉节点控制子模块包括第五控制晶体管和第六控制晶体管；所述第五控制晶体管的栅极和所述第六控制晶体管的栅极与所述第二上拉控制节点连接，所述第五控制晶体管的第一极与所述上拉节点连接，所述第五控制晶体管的第二极与所述第六控制晶体管的第一极连接，所述第六控制晶体管的第二极与所述第二电压输入端连接；
所述第二上拉控制节点控制子模块包括第七控制晶体管和第八控制晶体管；所述第七控制晶体管的栅极和所述第七控制晶体管的第一极都与所述第三时钟信号输入端连接，所述第七控制晶体管的第二极与所述第二上拉控制节点连接；所述第八控制晶体管的栅极与所述第二时钟信号输入端连接，所述第八控制晶体管的第一极与所述第二上拉控制节点连接，所述第八控制晶体管的第二极与所述第二电压输入端连接。
实施时，本发明所述的移位寄存器单元还包括：漏电消除模块，与所述进位信号输出端、所述栅极驱动信号输出端、所述第一控制晶体管的第二极和第五控制晶体管的第二极连接，用于在所述进位信号输出端的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一控制晶体管的第二极之间的连接，控制导通或断开所述栅极驱动信号输出端与所述第五控制晶体管的第二极之间的连接。
实施时，所述漏电消除模块包括漏电消除晶体管；所述漏电消除晶体管的栅极与所述进位信号输出端连接，所述漏电消除晶体管的第一极与所述第一控制晶体管的第二极和第五控制晶体管的第二极连接，所述漏电消除晶体管的第二极与所述栅极驱动信号输出端连接。
实施时，所述下拉节点控制端包括第三时钟信号输入端和第四时钟信号输入端；
所述下拉节点控制模块包括第一下拉节点控制晶体管、第二下拉节点控制晶体管和第三下拉节点控制晶体管；
所述第一下拉节点控制晶体管的栅极和所述第一下拉节点控制晶体管的第一极都与所述第三时钟信号输入端连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第二下拉节点控制晶体管的栅极和所述第二下拉节点控制晶体管的第一极都与所述第四时钟信号输入端连接，所述第二下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第三下拉节点控制晶体管的栅极与所述上拉节点连接，所述第三下拉节点控制晶体管的第一极与所述下拉节点连接，所述第三下拉节点控制晶体管的第二极与所述第三电压输入端连接；
所述第三时钟信号输入端用于输入第三时钟信号，所述第四时钟信号输入端用于输入第四时钟信号，所述第三时钟信号和所述第四时钟信号反相。
实施时，本发明所述的移位寄存器单元还包括：存储节点复位模块，与复位控制端、所述第一存储节点、所述第二存储节点和第八电压输入端连接，用于在所述复位控制端的控制下控制所述第一存储节点和所述第二存储节点都与所述第八电压输入端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在一显示周期，
在输入阶段，在输入端的控制下，输入复位模块控制导通第一存储节点与所述输入端之间的连接，第一存储节点电位维持模块控制维持所述第一存储节点的电位；第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接；在下拉节点控制端的控制下，下拉节点控制模块控制下拉节点的电位为有效电平；在第二时钟信号输入端和第三时钟信号输入端的控制下，上拉节点控制模块控制导通上拉节点与第二电压输入端之间的连接；在所述上拉节点和所述下拉节点的控制下，栅极驱动输出模块控制栅极驱动信号输出端输出第五电压；
在输出阶段，在输入端的控制下，输入复位模块控制断开第一存储节点与所述输入端之间的连接，第一存储节点电位维持模块控制维持所述第一存储节点的电位；第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接；在所述第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下，上拉节点控制模块控制上拉节点的电位为有效电平；在上拉节点的控制下，下拉节点控制模块控制导通所述下拉节点与第三电压输入端之间的连接；所述栅极驱动输出模块在所述上拉节点和所述下拉节点的控制下，控制栅极驱动信号输出端输出第四电压输入端；
在复位阶段，在复位端的控制下，输入复位模块控制导通第一存储节点与所述复位端之间的连接，第二存储节点电位控制模块在所述第一存储节点的控制下，控制断开第二存储节点与第一时钟信号输入端之间的连接；所述上拉节点控制模块在第二时钟信号输入端和第三时钟信号输入端的控制下控制导通所述上拉节点与所述第二电压输入端之间的连接；在所述下拉节点控制端的控制下，下拉节点控制模块控制所述下拉节点的电位为有效电平，在所述上拉节点和所述下拉节点的控制下，所述栅极驱动输出模块控制栅极驱动信号输出端输出第五电压。
实施时，所述上拉节点控制模块包括：第一上拉控制节点控制子模块、第二上拉控制节点控制子模块、第一上拉节点控制子模块和第二上拉节点控制子模块；所述在输出阶段，在所述第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下的控制下，上拉节点控制模块控制上拉节点的电位为有效电平步骤包括：
在所述输出阶段，第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端都输入第一电平，第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接，从而控制所述第二存储节点的电位为第一电平；第一上拉控制节点控制子模块在所述第四时钟信号输入端的控制下，控制所述第一上拉控制节点的电位为第一电平，第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制导通所述第二存储节点和所述上拉节点之间的连接，第二上拉控制节点控制子模块在第二时钟信号输入端的控制下，控制第二上拉控制节点的电位为第二电平，第二上拉节点控制子模块在所述第二上拉控制节点的控制下，控制断开所述上拉节点与所述第二电压输入端之间的连接，以使得所述上拉节点的电位为有效电平。
实施时，所述上拉节点电位维持模块包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；所述移位寄存器单元还包括上拉节点电位控制模块，所述移位寄存器单元的驱动方法还包括：
在所述输出阶段，在第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制导通所述第二存储节点和所述上拉节点之间的连接步骤之后，在所述第五时钟信号输入端的控制下，所述上拉节点电位控制模块控制导通所述第一上拉控制节点与第二电压输入端之间的连接，以使得所述第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制断开所述第二存储节点和所述上拉节点之间的连接，所述第一电容自举拉升所述上拉节点的电位。
实施时，所述上拉节点电位维持模块包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；所述移位寄存器单元还包括时钟接入控制模块和存储复位模块，所述第一电容的第一端通过所述时钟接入控制模块与所述第五时钟信号输入端连接；所述移位寄存器单元的驱动方法还包括：
在所述输出阶段，在所述第二存储节点的控制下，所述时钟接入控制模块控制导通所述第五时钟信号输入端与所述第一电容的第一端之间的连接，以使得所述第一电容自举拉升所述上拉节点的电位；
在所述复位阶段，在所述复位端的控制下，所述存储复位模块控制对所述第一电容的第一端的电位进行复位，以释放所述第一电容中存储的电荷。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明还提供了一种显示装置，包括上述的移位寄存器单元。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置能够通过控制第一时钟信号和第二时钟信号来控制对栅极驱动信号的脉冲调制，能够实现栅极驱动信号的脉宽可调。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明再一实施例所述的移位寄存器单元的结构图；
图5是本发明另一实施例所述的移位寄存器单元的结构图；
图6是本发明又一实施例所述的移位寄存器单元的结构图；
图7是本发明再一实施例所述的移位寄存器单元的结构图；
图8是本发明另一实施例所述的移位寄存器单元的结构图；
图9是本发明又一实施例所述的移位寄存器单元的结构图；
图10是本发明再一实施例所述的移位寄存器单元的结构图；
图11是本发明另一实施例所述的移位寄存器单元的结构图；
图12是本发明所述的移位寄存器单元的第一具体实施例的电路图；
图13是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；
图14是本发明所述的移位寄存器单元的第一具体实施例的仿真结果图；
图15是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图16是是本发明所述的移位寄存器单元的第三具体实施例的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的移位寄存器单元，包括输入端STU、复位端STD和栅极驱动信号输出端OUT，所述移位寄存器单元还包括：
输入复位模块11，与所述输入端STU、所述复位端STD、第一电压输入端和第一存储节点Memo1连接，用于在所述输入端STU的控制下，控制导通或断开所述第一存储节点Memo1与所述输入端STU之间的连接，在所述复位端STD的控制下，控制导通或断开所述第一存储节点Memo1与所述第一电压输入端之间的连接；所述第一电压输入端用于输入第一电压V1；
第一存储节点电位维持模块12，用于当所述输入复位模块在所述复位端STD的控制下控制断开所述第一存储节点Memo1与所述第一电压输入端之间的连接时，维持所述第一存储节点Memo1的电位；
第二存储节点电位控制模块13，与所述第一存储节点Memo1、第二存储节点Memo2和第一时钟信号输入端CLKD连接，用于在所述第一存储节点Memo1的控制下，控制导通或断开所述第二存储节点Memo2与所述第一时钟信号输入端CLKD之间的连接；
上拉节点控制模块14，与上拉节点Q、所述第二存储节点Memo2，第二时钟信号输入端CLKC、第三时钟信号输入端CLKA、第四时钟信号输入端CLKB和第二电压输入端连接，用于在所述第二存储节点Memo2、所述第二时钟信号输入端CLKC和所述第四时钟信号输入端CLKB的控制下控制所述上拉节点Q的电位为有效电平，在所述第二时钟信号输入端CLKC和所述第三时钟信号输入端CLKA的控制下控制导通或断开所述上拉节点Q与所述第二电压输入端之间的连接；所述第二电压输入端用于输入第二电压V2；
上拉节点电位维持模块15，与所述上拉节点Q连接；
下拉节点控制模块16，与下拉节点QB、所述上拉节点Q、下拉节点控制端Ctrl和第三电压输入端连接；以及，
栅极驱动输出模块17，与所述上拉节点Q、所述下拉节点QB、所述栅极驱动信号输出端OUT、第四电压输入端和第五电压输入端连接；
所述第三电压输入端用于输入第三电压V3，所述第四电压输入端用于输入第四电压V4，所述第五电压输入端用于输入第五电压V5。
在具体实施时，V1、V2和V3可以都为第一低电压VGL1，V4可以为高电压VGH，V5可以为第二低电压VGL2，但不以此为限。其中，VGL1和VGL2为直流低电压信号，VGH为直流高电压信号。
在本发明实施例所述的移位寄存器单元中，所述输入复位模块与第一存储节点Memo1连接，而非直接与上拉节点Q连接，第一存储节点电位维持模块与第一存储节点Memo1连接，而非直接与上拉节点Q连接；本发明实施例所述的移位寄存器单元采用该输入复位模块、该第一存储节点电位维持模块和该第二存储节点电位控制模块来存储前一级移位寄存器单元输入的脉冲信号，该脉冲信号被存储于第一存储节点电位维持模块(所述第一存储节点电位维持模块可以包括第一存储电容)中，可以通过由CLKD输入的第一时钟信号来控制第二存储节点Memo2的电位，并本发明实施例通过上拉节点控制模块在第二存储节点Memo2(Memo2的电位受第一时钟信号输入端CLKD的控制)和第二时钟信号输入端CLKC的控制下控制上拉节点Q的电位为有效电平(有效电平即为控制栅极与Q连接的晶体管导通的电平，例如，当该晶体管为n型晶体管时，有效电平为高电压，当该晶体管为p型晶体管时，有效电平为低电压)，以能够通过控制第一时钟信号和第二时钟信号来控制对栅极驱动信号的脉冲调制，能够实现栅极驱动信号的脉宽可调。
本发明如图1所示的移位寄存器单元的实施例在工作时，在一显示周期，
在输入阶段，在输入端STU的控制下，输入复位模块11控制导通第一存储节点Memo1与所述输入端STU之间的连接，第一存储节点电位维持模块12控制维持所述第一存储节点Memo1的电位；第二存储节点电位控制模块13在所述第一存储节点Memo1的控制下，控制导通第二存储节点Memo2与第一时钟信号输入端CLKD之间的连接；在下拉节点控制端Ctrl的控制下，下拉节点控制模块16控制下拉节点QB的电位为有效电平(该有效电平即为控制栅极与QB连接的晶体管导通的电平，例如，当该晶体管为n型晶体管时，该有效电平为高电压，当该晶体管为p型晶体管时，该有效电平为低电压)；在第二时钟信号输入端CLKC和第三时钟信号输入端CLKA的控制下，上拉节点控制模块14控制导通上拉节点Q与第二电压输入端之间的连接；在所述上拉节点Q和所述下拉节点QB的控制下，栅极驱动输出模块17控制栅极驱动信号输出端OUT输出第五电压V5；
在输出阶段，在输入端STU的控制下，输入复位模块11控制断开第一存储节点Memo1与所述输入端STU之间的连接，第一存储节点电位维持模块12控制维持所述第一存储节点Memo1的电位；第二存储节点电位控制模块13在所述第一存储节点Memo1的控制下，控制导通第二存储节点Memo2与第一时钟信号输入端CLKD之间的连接；在所述第二存储节点Memo2、第二时钟信号输入端CLKC和第四时钟信号输入端CLKB的控制下，上拉节点控制模块14控制上拉节点Q的电位为有效电平；在上拉节点Q的控制下，下拉节点控制模块16控制导通所述下拉节点QB与第三电压输入端之间的连接；所述栅极驱动输出模块17在所述上拉节点Q和所述下拉节点QB的控制下，控制栅极驱动信号输出端OUT输出第四电压V4；
在复位阶段，在复位端STD的控制下，输入复位模块11控制导通第一存储节点Memo1与所述复位端STD之间的连接，第二存储节点电位控制模块13在所述第一存储节点Memo1的控制下，控制断开第二存储节点Memo2与第一时钟信号输入端CLKD之间的连接；所述上拉节点控制模块14在第二时钟信号输入端CLKC和第三时钟信号输入端CLKA的控制下控制导通所述上拉节点Q与所述第二电压输入端之间的连接；在所述下拉节点控制端Ctrl的控制下，下拉节点控制模块16控制所述下拉节点Q的电位为有效电平，在所述上拉节点Q和所述下拉节点QB的控制下，所述栅极驱动输出模块17控制栅极驱动信号输出端OUT输出第五电压V5。
具体的，如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述上拉节点控制模块14包括：
第一上拉控制节点控制子模块141，与第一上拉控制节点PUCN1、所述第三时钟信号输入端CLKA、所述第四时钟信号输入端CLKB和所述第二电压输入端连接，用于在所述第四时钟信号输入端CLKB的控制下，控制导通或断开所述第一上拉控制节点PUCN1与所述第四时钟信号输入端CLKB之间的连接，在所述第三时钟信号输入端CLKA的控制下，控制导通或断开所述第一上拉控制节点PUCN1与所述第二电压输入端之间的连接；
第二上拉控制节点控制子模块142，与第二上拉控制节点PUCN2、所述第二时钟信号输入端CLKC、所述第三时钟信号输入端CLKA和所述第二电压输入端连接，用于在所述第三时钟信号输入端CLKA的控制下，控制导通或断开所述第二上拉控制节点PUCN2与所述第三时钟信号输入端CLKA之间的连接，在所述第二时钟信号输入端CLKC的控制下，控制导通或断开所述第二上拉控制节点PUCN2与所述第二电压输入端之间的连接；
第一上拉节点控制子模块143，与所述第一上拉控制节点PUCN1、所述第二存储节点Memo2和所述上拉节点Q连接，用于在所述第一上拉控制节点PUCN1的控制下，控制导通或断开所述第二存储节点Memo2和所述上拉节点Q之间的连接；以及，
第二上拉节点控制子模块144，与所述第二上拉控制节点PUCN2、所述上拉节点Q和所述第二电压输入端连接，用于在所述第二上拉控制节点PUCN2的控制下，控制导通或断开所述上拉节点Q与所述第二电压输入端之间的连接。
在实际操作时，所述上拉节点控制模块14可以包括第一上拉控制节点控制子模块141、第二上拉控制节点控制子模块142、第一上拉节点控制子模块143和第二上拉节点控制子模块144，第一上拉控制节点控制子模块141控制第一上拉控制节点PUCN1的电位，第二上拉控制节点控制子模块142控制第二上拉控制节点PUCN2的电位，第一上拉节点控制子模块143在第一上拉控制节点PUCN1的控制下控制上拉节点Q的电位，第二上拉节点控制子模块144在第二上拉控制节点PUCN2的控制下控制所述上拉节点Q的电位。
具体的，如图3所示，在图2所示的移位寄存器单元的实施例的基础上，所述上拉节点电位维持模块15可以包括：第一电容C1，第一端与第五时钟信号输入端CLKE连接，第二端与所述上拉节点Q连接。
本发明实施例所述的移位寄存器单元通过采用第一电容C1，能够更好的自举拉升上拉节点Q的电位。
具体的，如图4所示，在图3所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括：上拉节点电位控制模块18，与第五时钟信号输入端CLKE、所述第一上拉控制节点PUCN1和所述第二电压输入端连接，用于在所述第五时钟信号输入端CLKE的控制下，控制导通或断开所述第一上拉控制节点PUCN1与所述第二电压输入端之间的连接。
本发明如图4所示的移位寄存器单元的实施例增加了上拉节点电位控制模块18，以在第五时钟信号输入端CLKE的控制下，通过控制所述第一上拉控制节点PUCN1的电位，来控制上拉节点Q的电位。
具体的，所述上拉节点电位控制模块可以包括：上拉节点电位控制晶体管，栅极与所述第五时钟信号输入端连接，第一极与所述第一上拉控制节点连接，第二极与所述第二电压输入端连接。
在实际操作时，当所述上拉节点电位控制晶体管为n型晶体管时，第二电压为第一低电压VGL1时，当第五时钟信号输入端输入的第五时钟信号为高电压时，所述上拉节点电位控制晶体管打开，以将第一上拉控制节点PUCN1的电位拉低为VGL1，则栅极与所述第一上拉控制节点的晶体管关断，此时若第二上拉控制节点PUCN2的电位为高电压，则可以将上拉节点Q的电位拉低。
优选的，在图4所示的移位寄存器单元的实施例的基础上，如图5所示，本发明实施例所述的移位寄存器单元还可以包括时钟接入控制模块51和存储复位模块52；
所述第一电容C1的第一端通过所述时钟接入控制模块51与所述第五时钟信号输入端CLKE连接；
所述时钟接入控制模块51还与所述第二存储节点Memo2连接，用于在所述第二存储节点Memo2的控制下控制导通或断开所述第一电容C1的第一端与所述第五时钟信号输入端CLKE之间的连接；
所述存储复位模块52与所述复位端STD、所述第一电容C1的第一端和第六电压输入端连接，用于在所述复位端STD的控制下控制导通或断开所述第一电容C1的第一端与所述第六电压输入端之间的连接；
所述第六电压输入端用于输入第六电压V6。
在实际操作时，所述第六电压V6可以为第一低电压VGL1，但不以此为限。
本发明如图5所示的移位寄存器单元的实施例增加了时钟接入控制模块51和存储复位模块52，以控制二次抬升所述上拉节点Q的电位带来的非显示行上拉节点电位异常抬高的问题。
根据一种具体实施方式，所述时钟接入控制模块可以包括时钟接入控制晶体管；所述时钟接入控制晶体管的栅极与所述第二存储节点连接，所述时钟接入控制晶体管的第一极与所述第五时钟信号输入端连接，所述时钟接入控制晶体管的第二极与所述第一电容的第一端连接；
所述存储复位模块可以包括存储复位晶体管，所述存储复位晶体管的栅极所述复位端连接，所述存储复位晶体管的第一极与所述第一电容的第一端连接，所述存储复位晶体管的第二极与所述第六电压输入端连接。
具体的，在图5所示的实施例的基础上，如图6所示，所述时钟接入控制模块51包括时钟接入控制晶体管MCK；所述时钟接入控制晶体管MCK的栅极与所述第二存储节点Memo2连接，所述时钟接入控制晶体管MCK的漏极与所述第五时钟信号输入端CLKE连接，所述时钟接入控制晶体管MCK的源极与所述第一电容C1的第一端连接；
所述存储复位模块52包括存储复位晶体管MCR，所述存储复位晶体管MCR的栅极所述复位端STD连接，所述存储复位晶体管MCR的漏极与所述第一电容C1的第一端连接，所述存储复位晶体管MCR的源极与所述第六电压输入端连接。
在图6所示的实施例中，第六电压输入端用于输入第一低电压VGL1。
在图6所示的实施例中，MCK的栅极用第二存储节点Memo2控制，只有在本行移位寄存器单元执行操作(也即Memo2的电位为有效电平)时才会导通MCK，以通过CLKE输出的脉冲输出抬升上拉节点Q的电位，并利用复位端STD来控制对上拉节点Q的电位的复位，使得在非显示时上拉节点Q的电位处于绝对的低电位状态。
优选的，在图4所示的实施例的基础上，如图7所示，本发明实施例所述的移位寄存器单元还包括进位信号输出端CR和进位输出模块70；
所述进位输出模块70与所述上拉节点Q、所述下拉节点QB、所述进位信号输出端CR、所述第四电压输入端和第七电压输入端连接，用于当所述上拉节点Q的电位为有效电平时控制导通所述进位信号输出端CR与所述第四电压输入端之间的连接，并用于当所述下拉节点QB的电位为有效电平时控制导通所述进位信号输出端CR与所述第七电压输入端之间的连接；
所述进位信号输出端CR用于为相邻上一级移位寄存器单元包括的复位端提供复位信号，并用于为相邻下一级移位寄存器单元包括的输入端提供输入信号；
所述上拉节点电位维持模块15还包括：第二电容C2，第一端与所述上拉节点Q连接，第二端与所述进位信号输出端CR连接。
在图7所示的实施例中，第四电压输入端可以输入高电压VGH，第七电压输入端可以输入第一低电压VGL1。
本发明如图7所示的实施例增加了进位信号输出端CR，通过CR为相邻上一级移位寄存器单元提供复位信号，为相邻下一级移位寄存器单元提供输入信号，而栅极驱动信号输出端OUT直接驱动负载，使得栅极驱动信号输出端OUT的带载能力不会随着逐行传输而减弱。
具体的，所述下拉节点控制模块可以用于在所述下拉节点控制端的控制下控制所述下拉节点的电位为有效电平，在所述上拉节点的控制下控制导通或断开所述下拉节点与所述第三电压输入端连接；
所述栅极驱动输出模块可以用于当所述上拉节点的电位为有效电平时控制导通所述栅极驱动信号输出端与所述第四电压输入端之间的连接，并用于当所述下拉节点的电位为有效电平时控制导通所述栅极驱动信号输出端与所述第五电压输入端之间的连接。
具体的，所述栅极驱动输出模块可以包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；
所述第一栅极驱动输出晶体管的栅极与所述上拉节点连接，所述第一栅极驱动输出晶体管的第一极与所述第四电压输入端连接，所述第一栅极驱动输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二栅极驱动输出晶体管的栅极与所述下拉节点连接，所述第二栅极驱动输出晶体管的第一极与所述栅极驱动信号输出端连接，所述第二栅极驱动输出晶体管的第二极与所述第五电压输入端连接；
所述进位输出模块包括第一进位信号输出晶体管和第二进位信号输出晶体管；
所述第一进位信号输出晶体管的栅极与所述上拉节点连接，所述第一进位信号输出晶体管的第一极与所述第四电压输入端连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第二进位信号输出晶体管的栅极与所述下拉节点连接，所述第一进位信号输出晶体管的第一极与所述进位信号输出端连接，所述第一进位信号输出晶体管的第二极与所述第七电压输入端连接。
具体的，所述第一存储节点电位维持模块可以包括第三电容；所述第三电容的第一端与所述第一存储节点连接，所述第三电容的第二端与所述第一电压输入端连接；
所述第二存储节点电位控制模块可以包括第二存储节点电位控制晶体管；所述第二存储节点电位控制晶体管的栅极与所述第一存储节点连接，所述第二存储节点电位控制晶体管的第一极与所述第一时钟信号输入端连接，所述第二存储节点电位控制晶体管的第二极与所述第二存储节点连接。
具体的，所述输入复位模块可以包括输入晶体管和复位晶体管；
所述输入晶体管的栅极和所述输入晶体管的第一极都与所述输入端连接，所述输入晶体管的第二极与所述第一存储节点连接；
所述复位晶体管的栅极与所述复位端连接，所述复位晶体管的第一极与所述第一存储节点连接，所述复位晶体管的第二极与所述第一电压输入端连接。
具体的，所述第一上拉节点控制子模块可以包括第一控制晶体管和第二控制晶体管；所述第一控制晶体管的栅极和所述第二控制晶体管的栅极都与所述第一上拉控制节点连接，所述第一控制晶体管的第一极与所述第二存储节点连接，所述第一控制晶体管的第二极与所述第二控制晶体管的第一极连接，所述第二控制晶体管的第二极与所述上拉节点连接；
所述第一上拉控制节点控制子模块可以包括第三控制晶体管、第四控制晶体管；所述第三控制晶体管的栅极和所述第三控制晶体管的第一极都与所述第四时钟信号输入端连接，所述第三控制晶体管的第二极与所述第一上拉控制节点连接；所述第四控制晶体管的栅极与所述第三时钟信号输入端连接，所述第四控制晶体管的第一极与所述第一上拉控制节点连接，所述第四控制晶体管的第二极与所述第二电压输入端连接；
所述第二上拉节点控制子模块可以包括第五控制晶体管和第六控制晶体管；所述第五控制晶体管的栅极和所述第六控制晶体管的栅极与所述第二上拉控制节点连接，所述第五控制晶体管的第一极与所述上拉节点连接，所述第五控制晶体管的第二极与所述第六控制晶体管的第一极连接，所述第六控制晶体管的第二极与所述第二电压输入端连接；
所述第二上拉控制节点控制子模块可以包括第七控制晶体管和第八控制晶体管；所述第七控制晶体管的栅极和所述第七控制晶体管的第一极都与所述第三时钟信号输入端连接，所述第七控制晶体管的第二极与所述第二上拉控制节点连接；所述第八控制晶体管的栅极与所述第二时钟信号输入端连接，所述第八控制晶体管的第一极与所述第二上拉控制节点连接，所述第八控制晶体管的第二极与所述第二电压输入端连接。
在图7所示的实施例的基础上，如图8所示，所述第一上拉节点控制子模块143包括第一控制晶体管M6和第二控制晶体管M7；
所述第一控制晶体管M6的栅极和所述第二控制晶体管M7的栅极都与所述第一上拉控制节点PUCN1连接，所述第一控制晶体管M6的漏极与所述第二存储节点Memo2连接，所述第一控制晶体管M6的源极与所述第二控制晶体管M7的漏极连接，所述第二控制晶体管M7的源极与所述上拉节点Q连接；
所述第一上拉控制节点控制子模块141包括第三控制晶体管M8和第四控制晶体管M9；
所述第三控制晶体管M8的栅极和所述第三控制晶体管M8的漏极都与所述第四时钟信号输入端CLKB连接，所述第三控制晶体管M8的源极与所述第一上拉控制节点PUCN1连接；
所述第四控制晶体管M9的栅极与所述第三时钟信号输入端CLKA连接，所述第四控制晶体管M9的漏与所述第一上拉控制节点PUCN1连接，所述第四控制晶体管M9的源极接入第一低电压VGL1；
所述第二上拉节点控制子模块144包括第五控制晶体管M10和第六控制晶体管M11；
所述第五控制晶体管M10的栅极和所述第六控制晶体管M11的栅极与所述第二上拉控制节点PUCN2连接，所述第五控制晶体管M10的漏极与所述上拉节点Q连接，所述第五控制晶体管M10的源极与所述第六控制晶体管M11的漏极连接，所述第六控制晶体管M11的源极接入所述第一低电压VGL1；
所述第二上拉控制节点控制子模块142包括第七控制晶体管M14和第八控制晶体管M16；
所述第七控制晶体管M14的栅极和所述第七控制晶体管M14的漏极都与所述第三时钟信号输入端CLKA连接，所述第七控制晶体管M14的源极与所述第二上拉控制节点PUCN2连接；
所述第八控制晶体管M16的栅极与所述第二时钟信号输入端CLKC连接，所述第八控制晶体管M16的漏极与所述第二上拉控制节点PUCN2连接，所述第八控制晶体管M16的源极接入所述第一低电压VGL1。
在图8所示的实施例中，以各晶体管为n型晶体管为例进行说明，但是在实际操作时，如上晶体管也可以为p型晶体管，在此对晶体管的类型不作限定。
在具体实施时，CLKA输入的第三时钟信号和CLKB输入的第四时钟信号为相互反相的高频时钟信号，CLKE输入的第五时钟信号比CLKC输入的第二时钟信号延迟预定时间。
本发明如图8所示的实施例在工作时，当CLKC和CLKE都输入低电平时，PUCN2的电位为高电平，控制M10和M11都导通，以使得上拉节点Q的电位被拉低；
当CLKC输入高电平而CLKE输入低电平时，PUCN2的电位为低电平，M10和M11关断，当CLKB输入高电平时，PUCN1的电位被置为高电平，M6和M7都导通，以将Memo2的高电位传送至上拉节点Q，从而使得上拉节点Q的电位变为高电平；
当CLKC和CLKE都输入高电平时，M22导通，则PUCN1的电位被拉低，C1和C2一起自举拉升上拉节点Q的电位，从而使得上拉节点Q的电位维持为高电平；
在CLKC输入的第二时钟信号从高电平跳变为低电平后，PUCN2的电位被M14再次拉高为高电平，则M10和M11导通，以将上拉节点Q的电位拉低。
优选的，本发明实施例所述的移位寄存器单元还可以包括：漏电消除模块，与所述进位信号输出端、所述栅极驱动信号输出端、所述第一控制晶体管的第二极和第五控制晶体管的第二极连接，用于在所述进位信号输出端的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一控制晶体管的第二极之间的连接，控制导通或断开所述栅极驱动信号输出端与所述第五控制晶体管的第二极之间的连接。
本发明实施例所述的移位寄存器单元增设了漏电消除模块，可以在进位信号输出端输出有效电平时，控制M6的源极和M10的源极都接入高电压，从而可以减小M6的栅源电压和M10的栅源电压，以减小M6的漏电流和M10的漏电流，从而可以通过电位反馈来减小氧化物晶体管的漏电流。
具体的，所述漏电消除模块可以包括漏电消除晶体管；所述漏电消除晶体管的栅极与所述进位信号输出端连接，所述漏电消除晶体管的第一极与所述第一控制晶体管的第二极和第五控制晶体管的第二极连接，所述漏电消除晶体管的第二极与所述栅极驱动信号输出端连接。
如图9所示，在图8所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括漏电消除模块90；
所述漏电消除模块90包括漏电消除晶体管M21；
所述漏电消除晶体管M21的栅极与所述进位信号输出端CR连接，所述漏电消除晶体管M21的漏极与所述第一控制晶体管M6的源极和第五控制晶体管M10的源极连接，所述漏电消除晶体管M21的源极与所述栅极驱动信号输出端OUT连接。
在图9所示的实施例中，M21为n型晶体管，但不以此为限。
本发明如图9所示的实施例在工作时，当CR和OUT都输出高电平时，M21导通，以控制M6的源极和M10的源极都接入高电压，从而可以减小M6和M10的栅源电压，减小漏电。
优选的，所述下拉节点控制端可以包括第三时钟信号输入端和第四时钟信号输入端；
所述下拉节点控制模块可以包括第一下拉节点控制晶体管、第二下拉节点控制晶体管和第三下拉节点控制晶体管；
所述第一下拉节点控制晶体管的栅极和所述第一下拉节点控制晶体管的漏极都与所述第三时钟信号输入端连接，所述第一下拉节点控制晶体管的源极与所述下拉节点连接；
所述第二下拉节点控制晶体管的栅极和所述第二下拉节点控制晶体管的漏极都与所述第四时钟信号输入端连接，所述第二下拉节点控制晶体管M13的源极与所述下拉节点连接；
所述第三下拉节点控制晶体管的栅极与所述上拉节点连接，所述第三下拉节点控制晶体管的漏极与所述下拉节点连接，所述第三下拉节点控制晶体管的源极与所述第三电压输入端连接；
所述第三时钟信号输入端用于输入第三时钟信号，所述第四时钟信号输入端用于输入第四时钟信号，所述第三时钟信号和所述第四时钟信号反相。
第三时钟信号输入端输入的第三时钟信号和第四时钟信号输入端输入的第四时钟信号为高频时钟信号并相互反相，以使得所述第一下拉节点控制晶体管和所述第二下拉节点控制晶体管分时导通而拉高所述下拉节点的电位，从而可以防止单一电位控制的晶体管的特性劣化。
如图10所示，在图1所示的移位寄存器单元的实施例的基础上，所述下拉节点控制端包括第三时钟信号输入端CLKA和第四时钟信号输入端CLKB；
所述下拉节点控制模块16包括第一下拉节点控制晶体管M12、第二下拉节点控制晶体管M13和第三下拉节点控制晶体管M15；
所述第一下拉节点控制晶体管M12的栅极和所述第一下拉节点控制晶体管M12的漏极都与所述第三时钟信号输入端CLKA连接，所述第一下拉节点控制晶体管M12的源极与所述下拉节点QB连接；
所述第二下拉节点控制晶体管M13的栅极和所述第二下拉节点控制晶体管M13的漏极都与所述第四时钟信号输入端CLKB连接，所述第二下拉节点控制晶体管M13的源极与所述下拉节点QB连接；
所述第三下拉节点控制晶体管M15的栅极与所述上拉节点Q连接，所述第三下拉节点控制晶体管M15的漏极与所述下拉节点QB连接，所述第三下拉节点控制晶体管M15的源极接入第一低电压VGL1；
所述第三时钟信号输入端CLKA用于输入第三时钟信号，所述第四时钟信号输入端CLKB用于输入第四时钟信号，所述第三时钟信号和所述第四时钟信号反相。
所述第三时钟信号和所述第四时钟信号为高频时钟信号并相互反相，以使得M12和M13分时导通而拉高所述下拉节点QB的电位，从而可以防止单一电位控制的晶体管的特性劣化。
具体的，本发明实施例所述的移位寄存器单元还可以包括：存储节点复位模块，与复位控制端、所述第一存储节点、所述第二存储节点和第八电压输入端连接，用于在所述复位控制端的控制下控制所述第一存储节点和所述第二存储节点都与所述第八电压输入端连接。
在具体实施时，所述第八电压输入端可以输入第一低电压VGL1，但不以此为限。
如图11所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括存储节点复位模块110；
所述存储节点复位模块110包括第一存储节点复位晶体管M4和第二存储节点复位晶体管M5；
M4的栅极和M5的栅极都与复位控制端INI连接，M4的漏极与第一存储节点Memo1连接，M5的漏极与第二存储节点Memo2连接，M4的源极和M5的源极都接入第一低电压VGL1。
在图11的实施例中，M4和M5都为n型晶体管，但不以此为限。
当INI输出高电平时，M4和M5都导通，以使得Memo1的电位和Memo2的电位被复位为VGL1。
在具体实施时，本发明实施例所述的移位寄存器单元还可以包括上拉节点复位模块和下拉节点复位模块；
所述上拉节点复位模块包括上拉节点复位晶体管，所述下拉节点复位晶体管包括下拉节点复位晶体管；
所述上拉节点复位晶体管的栅极和所述下拉节点复位晶体管的栅极都与复位使能端连接，上拉节点复位晶体管的第一极与上拉节点连接，下拉节点复位晶体管的第一极与下拉节点连接，所述上拉节点复位晶体管的第二极和所述下拉节点复位晶体管的第二极都接入第一低电压；所述上拉节点复位晶体管和所述下拉节点复位晶体管用于在预定时间段，在所述复位使能端的控制下导通，以对上拉节点的电位和下拉节点的电位进行复位。
下面通过三个具体实施例来说明本发明所述的移位寄存器单元。
如图12所示，本发明所述的移位寄存器单元的第一具体实施例包括输入端STU、复位端STD、栅极驱动信号输出端OUT和进位信号输出端CR；所述移位寄存器单元还包括输入复位模块11、第一存储节点电位维持模块12、第二存储节点电位控制模块13、上拉节点控制模块、上拉节点电位维持模块15、下拉节点控制模块16、栅极驱动输出模块17、上拉节点电位控制模块18、进位输出模块70、漏电消除模块90和存储节点复位模块110；
所述上拉节点控制模块包括第一上拉控制节点控制子模块141、第二上拉控制节点控制子模块142、第一上拉节点控制子模块143和第二上拉节点控制子模块144；
所述输入复位模块11包括输入晶体管M1和复位晶体管M2；
所述输入晶体管M1的栅极和所述输入晶体管M1的漏极都与所述输入端STU连接，所述输入晶体管M1的源极与所述第一存储节点Memo1连接；
所述复位晶体管M2的栅极与所述复位端STD连接，所述复位晶体管M2的漏极与所述第一存储节点Memo1连接，所述复位晶体管M2的源极接入第一低电压VGL1；
第一存储节点电位维持模块12包括第三电容C3；所述第三电容C3的第一端与所述第一存储节点Memo1连接，所述第三电容C3的第二端接入第一低电压VGL1；
所述第二存储节点电位控制模块13包括第二存储节点电位控制晶体管M3；
所述第二存储节点电位控制晶体管M3的栅极与所述第一存储节点Memo1连接，所述第二存储节点电位控制晶体管M3的漏极与所述第一时钟信号输入端CLKD连接，所述第二存储节点电位控制晶体管M3的源极与所述第二存储节点Memo2连接；
所述第一上拉节点控制子模块143包括第一控制晶体管M6和第二控制晶体管M7；
所述第一控制晶体管M6的栅极和所述第二控制晶体管M7的栅极都与所述第一上拉控制节点PUCN1连接，所述第一控制晶体管M6的漏极与所述第二存储节点Memo2连接，所述第一控制晶体管M6的源极与所述第二控制晶体管M7的漏极连接，所述第二控制晶体管M7的源极与所述上拉节点Q连接；
所述第一上拉控制节点控制子模块141包括第三控制晶体管M8和第四控制晶体管M9；
所述第三控制晶体管M8的栅极和所述第三控制晶体管M8的漏极都与所述第四时钟信号输入端CLKB连接，所述第三控制晶体管M8的源极与所述第一上拉控制节点PUCN1连接；
所述第四控制晶体管M9的栅极与所述第三时钟信号输入端CLKA连接，所述第四控制晶体管M9的漏与所述第一上拉控制节点PUCN1连接，所述第四控制晶体管M9的源极接入第一低电压VGL1；
所述第二上拉节点控制子模块144包括第五控制晶体管M10和第六控制晶体管M11；
所述第五控制晶体管M10的栅极和所述第六控制晶体管M11的栅极与所述第二上拉控制节点PUCN2连接，所述第五控制晶体管M10的漏极与所述上拉节点Q连接，所述第五控制晶体管M10的源极与所述第六控制晶体管M11的漏极连接，所述第六控制晶体管M11的源极接入所述第一低电压VGL1；
所述第二上拉控制节点控制子模块142包括第七控制晶体管M14和第八控制晶体管M16；
所述第七控制晶体管M14的栅极和所述第七控制晶体管M14的漏极都与所述第三时钟信号输入端CLKA连接，所述第七控制晶体管M14的源极与所述第二上拉控制节点PUCN2连接；
所述第八控制晶体管M16的栅极与所述第二时钟信号输入端CLKC连接，所述第八控制晶体管M16的漏极与所述第二上拉控制节点PUCN2连接，所述第八控制晶体管M16的源极接入所述第一低电压VGL1；
上拉节点电位维持模块15包括第一电容C1和第二电容C2；
所述第一电容C1的第一端与所述第五时钟信号输入端CLKE连接，所述第一电容C1的第二端与所述上拉节点Q连接；
所述第二电容C2的第一端与所述上拉节点Q连接，所述第二电容C2的第二端与所述进位信号输出端CR连接；
所述下拉节点控制模块16包括第一下拉节点控制晶体管M12、第二下拉节点控制晶体管M13和第三下拉节点控制晶体管M15；
所述第一下拉节点控制晶体管M12的栅极和所述第一下拉节点控制晶体管M12的漏极都与所述第三时钟信号输入端CLKA连接，所述第一下拉节点控制晶体管M12的源极与所述下拉节点QB连接；
所述第二下拉节点控制晶体管M13的栅极和所述第二下拉节点控制晶体管M13的漏极都与所述第四时钟信号输入端CLKB连接，所述第二下拉节点控制晶体管M13的源极与所述下拉节点QB连接；
所述第三下拉节点控制晶体管M15的栅极与所述上拉节点Q连接，所述第三下拉节点控制晶体管M15的漏极与所述下拉节点QB连接，所述第三下拉节点控制晶体管M15的源极接入第一低电压VGL1；
所述栅极驱动输出模块17包括第一栅极驱动输出晶体管M18和第二栅极驱动输出晶体管M20；
所述第一栅极驱动输出晶体管M18的栅极与所述上拉节点Q连接，所述第一栅极驱动输出晶体管M18的漏极接入高电压VGH，所述第一栅极驱动输出晶体管M18的源极与所述栅极驱动信号输出端OUT连接；
所述第二栅极驱动输出晶体管M20的栅极与所述下拉节点QB连接，所述第二栅极驱动输出晶体管M20的漏极与所述栅极驱动信号输出端OUT连接，所述第二栅极驱动输出晶体管M20的源接入第二低电压VGL2；
所述进位输出模块70包括第一进位信号输出晶体管M17和第二进位信号输出晶体管M19；
所述第一进位信号输出晶体管M17的栅极与所述上拉节点Q连接，所述第一进位信号输出晶体管M17的漏极接入高电压VGH，所述第一进位信号输出晶体管M17的源极与所述进位信号输出端C R连接；
所述第二进位信号输出晶体管M19的栅极与所述下拉节点QB连接，所述第二进位信号输出晶体管M19的漏极与所述进位信号输出端CR连接，所述第二进位信号输出晶体管M19的源极接入第一低电压V GL1；
所述上拉节点电位控制模块18包括：上拉节点电位控制晶体管M22，栅极与所述第五时钟信号输入端CLKE连接，漏极与所述第一上拉控制节点PUCN1连接，源极接入第一低电压VGL1；
所述漏电消除模块90包括漏电消除晶体管M21；
所述漏电消除晶体管M21的栅极与所述进位信号输出端CR连接，所述漏电消除晶体管M21的漏极与所述第一控制晶体管M6的源极和第五控制晶体管M10的源极连接，所述漏电消除晶体管M21的源极与所述栅极驱动信号输出端OUT连接。
所述存储节点复位模块110包括第一存储节点复位晶体管M4和第二存储节点复位晶体管M5；
M4的栅极和M5的栅极都与复位控制端INI连接，M4的漏极与第一存储节点Memo1连接，M5的漏极与第二存储节点Memo2连接，M4的源极和M5的源极都接入第一低电压VGL1。
CLKA输入的第三时钟信号和CLKB输入的第四时钟信号相互反相，并所述第三时钟信号和所述第四时钟信号为高频时钟信号。
在图12中，标号为R1的为第一电阻，标号为Cg的为寄生电容，标号为GND的为地端。
在图12所示的移位寄存器单元的第一具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
如图13所示，本发明如图12所示的移位寄存器单元的第一具体实施例在工作时，
在输入阶段t1，STU输出高电平，STD输出低电平，CLKC、CLKD和CLKE都输入低电平，CLKA间隔输入高电平、低电平，CLKB间隔输入低电平、高电平，M1导通，以控制导通Memo1与STU之间的连接，C3控制维持所述第一存储节点Memo1的高电位，以使得M3导通，以控制导通Memo2与CLKD之间的连接，从而使得Memo2的电位为低电平；CLKA、CLKB交替输入高电平，以使得M12、M13交替打开，以使得QB的电位变为高电平，从而控制M19和M20都打开，OUT和CR都输出低电平；并CLKA间隔控制M14导通，M16关断，从而使得PUCN2的电位被拉高，从而控制M10和M11打开，将Q的电位拉低；
在维持阶段t2，STU、STD、CLKC、CLKD和CLKE都输入低电平，CLKA间隔输入高电平、低电平，CLKB间隔输入低电平、高电平，M1断开，Memo1的电位被C3维持为高电平，M3打开，Memo2的电位维持为低电平，CLKA、CLKB交替输入高电平，以使得M12、M13交替打开，以使得QB的电位变为高电平，从而控制M19和M20都打开，OUT和CR都输出低电平；
在输出阶段t3，STU和STD都输出低电平，CLKC和CLKD都输出高电平，CLKE比CLKC延迟预定时间t，此时M1和M2都关断，Memo1的电位为C3维持为高电平，M3打开，以将Memo2的电位拉高为高电平；CLKC控制M16打开，从而将PUCN2的电位拉低，使得M10和M11关断，在CLKE还没有输出高电平时，CLKB控制拉高PUCN1的电位，以使得M6和M7导通，将Memo2的高电位传送至上拉节点Q，直至CLKE输出高电平，M22打开，以将PUCN1的电位拉低，M6和M7关断，此后由C1和C2共同自举拉升上拉节点Q的电位，M18和M17打开，OUT和CR都输出高电压，以使得M21打开，将高电位输出到M6的源极和M10的源极，使得M6的栅源电压和M7的栅源电压减小从而减小漏电；并且OUT直接驱动负载，CR为下一级提供输入信号，CR为上一级提供复位信号，以使得OUT的带载能力不会随着逐行传递而减弱；并在输出阶段t3，M15打开，以将QB的电位拉低；
在复位阶段t4，STU输出低电平，STD输出高电平，CLKC和CLKD都输出低电平，CLKE输入的第五时钟信号比CLKC输入的第二时钟信号延迟预定时间，M1关断，M2打开，以将Memo1的电位拉低，M3关断；CLKC输入低电平时，PUCN2的电位被拉高，M10和M11打开，以将Q的电位拉低；CLKA、CLKB间隔使得M12、M13打开，以将QB的电位拉高，OUT和CR都输出低电压。
本发明所述的移位寄存器单元的第一具体实施例在工作时，当CLKD输入高电平时，CLKC也输出高电平，则OUT输出高电平；本发明所述的移位寄存器单元的第一具体实施例通过控制CLKD输入的第一时钟信号和CLKC输入第二时钟信号，即可控制对栅极驱动信号的脉冲调制，能够实现栅极驱动信号的脉宽可调。
在具体实施时，在CLKD输入高电平的时间段内，如果控制CLKC输入双脉冲时钟信号则可以控制OUT输出双脉冲栅极驱动信号，在实际操作时，CLKE输入的第五时钟信号比所述第二时钟信号延迟预定时间。
在本发明所述的移位寄存器单元的第一具体实施例中，VGL2为大于VGL1的负值，这样在长时间工作后即使M20发生负偏，由于M20的栅源电压为负值，OUT也不会异常输出。
本发明所述的移位寄存器单元的第一具体实施例在工作时，CLKA、CLKB间隔控制M12、M13打开，与现有技术中采用一个由直流电压控制的晶体管来控制下拉节点QB的电位相比，可以避免该晶体管长时间持续导通而导致的晶体管特性劣化的问题。
本发明所述的移位寄存器单元的第一具体实施例在工作时，利用C3、M1和M2来存储上一级移位寄存器单元输入的脉冲信号，该信号被存储于C3。
在本发明所述的移位寄存器单元的第一具体实施例中，M17的宽长比小于M18的宽长比；M17的宽长比小，利于信号的无损传递；M18的宽长比大，以利于驱动大负载。
在本发明所述的移位寄存器单元的第一具体实施例中，CR输出的进位信号的高电平和OUT输出的栅极驱动信号的高电平由VGH控制，只需要前端信号能够使得Q的电位达到预定电位即可，输出信号衰减小。
本发明所述的移位寄存器单元的第一具体实施例在工作时，为了防止C2自举不足而使得Q的电位偏低的问题，引入C1进行二次自举，以充分提高Q的电，使得输出电压无损失。
在本发明所述的移位寄存器单元的第一具体实施例中，M4、M5用于对Memo1的电位、Memo2的电位进行复位，消除残留电荷。
图14是本发明如图12所示的移位寄存器单元的第一具体实施例的仿真结果图。
图15是本发明所述的移位寄存器单元的第二具体实施例的电路图。与本发明如图12所示的移位寄存器单元的第一具体实施例相比，区别在于：增加了时钟接入控制模块51和存储复位模块52；
所述时钟接入控制模块51包括时钟接入控制晶体管MCK；所述时钟接入控制晶体管MCK的栅极与所述第二存储节点Memo2连接，所述时钟接入控制晶体管MCK的漏极与所述第五时钟信号输入端CLKE连接，所述时钟接入控制晶体管MCK的源极与所述第一电容C1的第一端连接；
所述存储复位模块52包括存储复位晶体管MCR，所述存储复位晶体管MCR的栅极所述复位端STD连接，所述存储复位晶体管MCR的漏极与所述第一电容C1的第一端连接，所述存储复位晶体管MCR的源极接入第一低电压VGL1。
在具体实施时，在CLKD输入高电平的时间段内，如果控制CLKC输入双脉冲时钟信号则可以控制OUT输出双脉冲栅极驱动信号，在实际操作时，CLKE输入的第五时钟信号比所述第二时钟信号延迟预定时间。
在图15所示的第二具体实施例中，MCK的栅极用第二存储节点Memo2控制，只有在本行移位寄存器单元执行操作(也即Memo2的电位为有效电平)时才会导通MCK，以通过CLKE输出的脉冲输出抬升上拉节点Q的电位，并利用复位端STD来控制对上拉节点Q的电位的复位，使得在非显示时上拉节点Q的电位处于绝对的低电位状态。
图16是本发明所述的移位寄存器单元的第三具体实施例的电路图。与本发明如图15所示的移位寄存器单元的第二具体实施例相比，区别在于减少了M22。
本发明实施例移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在一显示周期，
在输入阶段，在输入端的控制下，输入复位模块控制导通第一存储节点与所述输入端之间的连接，第一存储节点电位维持模块控制维持所述第一存储节点的电位；第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接；在下拉节点控制端的控制下，下拉节点控制模块控制下拉节点的电位为有效电平；在第二时钟信号输入端和第三时钟信号输入端的控制下，上拉节点控制模块控制导通上拉节点与第二电压输入端之间的连接；在所述上拉节点和所述下拉节点的控制下，栅极驱动输出模块控制栅极驱动信号输出端输出第五电压；
在输出阶段，在输入端的控制下，输入复位模块控制断开第一存储节点与所述输入端之间的连接，第一存储节点电位维持模块控制维持所述第一存储节点的电位；第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接；在所述第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下，上拉节点控制模块控制上拉节点的电位为有效电平；在上拉节点的控制下，下拉节点控制模块控制导通所述下拉节点与第三电压输入端之间的连接；所述栅极驱动输出模块在所述上拉节点和所述下拉节点的控制下，控制栅极驱动信号输出端输出第四电压输入端；
在复位阶段，在复位端的控制下，输入复位模块控制导通第一存储节点与所述复位端之间的连接，第二存储节点电位控制模块在所述第一存储节点的控制下，控制断开第二存储节点与第一时钟信号输入端之间的连接；所述上拉节点控制模块在第二时钟信号输入端和第三时钟信号输入端的控制下控制导通所述上拉节点与所述第二电压输入端之间的连接；在所述下拉节点控制端的控制下，下拉节点控制模块控制所述下拉节点的电位为有效电平，在所述上拉节点和所述下拉节点的控制下，所述栅极驱动输出模块控制栅极驱动信号输出端输出第五电压。
在具体实施时，所述上拉节点控制模块可以包括：第一上拉控制节点控制子模块、第二上拉控制节点控制子模块、第一上拉节点控制子模块和第二上拉节点控制子模块；
所述在输出阶段，在所述第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下的控制下，上拉节点控制模块控制上拉节点的电位为有效电平步骤可以包括：
在所述输出阶段，第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端都输入第一电平，第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接，从而控制所述第二存储节点的电位为第一电平；第一上拉控制节点控制子模块在所述第四时钟信号输入端的控制下，控制所述第一上拉控制节点的电位为第一电平，第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制导通所述第二存储节点和所述上拉节点之间的连接，第二上拉控制节点控制子模块在第二时钟信号输入端的控制下，控制第二上拉控制节点的电位为第二电平，第二上拉节点控制子模块在所述第二上拉控制节点的控制下，控制断开所述上拉节点与所述第二电压输入端之间的连接，以使得所述上拉节点的电位为有效电平。
在具体实施时，所述上拉节点电位维持模块可以包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；所述移位寄存器单元还可以包括上拉节点电位控制模块，所述移位寄存器单元的驱动方法还包括：
在所述输出阶段，在第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制导通所述第二存储节点和所述上拉节点之间的连接步骤之后，在所述第五时钟信号输入端的控制下，所述上拉节点电位控制模块控制导通所述第一上拉控制节点与第二电压输入端之间的连接，以使得所述第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制断开所述第二存储节点和所述上拉节点之间的连接，所述第一电容自举拉升所述上拉节点的电位。
在具体实施时，所述上拉节点电位维持模块可以包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；所述移位寄存器单元还包括时钟接入控制模块和存储复位模块，所述第一电容的第一端通过所述时钟接入控制模块与所述第五时钟信号输入端连接；
所述移位寄存器单元的驱动方法还可以包括：
在所述输出阶段，在所述第二存储节点的控制下，所述时钟接入控制模块控制导通所述第五时钟信号输入端与所述第一电容的第一端之间的连接，以使得所述第一电容自举拉升所述上拉节点的电位；
在所述复位阶段，在所述复位端的控制下，所述存储复位模块控制对所述第一电容的第一端的电位进行复位，以释放所述第一电容中存储的电荷。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
当本发明实施例所述的移位寄存器单元包括进位信号输出端时，除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的进位信号输出端连接；除了最后一级移位寄存器单元指纹，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的进位信号输出端连接。
本发明实施例所述的显示装置包括上述的移位寄存器单元。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (21)

1.一种移位寄存器单元，包括输入端、复位端和栅极驱动信号输出端，其特征在于，所述移位寄存器单元还包括：
输入复位模块，与所述输入端、所述复位端、第一电压输入端和第一存储节点连接，用于在所述输入端的控制下，控制导通或断开所述第一存储节点与所述输入端之间的连接，在所述复位端的控制下，控制导通或断开所述第一存储节点与所述第一电压输入端之间的连接；
第一存储节点电位维持模块，用于当所述输入复位模块在所述复位端的控制下控制断开所述第一存储节点与所述第一电压输入端之间的连接时，维持所述第一存储节点的电位；
第二存储节点电位控制模块，与所述第一存储节点、第二存储节点和第一时钟信号输入端连接，用于在所述第一存储节点的控制下，控制导通或断开所述第二存储节点与所述第一时钟信号输入端之间的连接；
上拉节点控制模块，与所述第二存储节点，第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端和第二电压输入端连接，用于在所述第二存储节点、所述第二时钟信号输入端和所述第四时钟信号输入端的控制下控制所述上拉节点的电位为有效电平，在所述第二时钟信号输入端和所述第三时钟信号输入端的控制下控制导通或断开所述上拉节点与所述第二电压输入端之间的连接；
上拉节点电位维持模块，与所述上拉节点连接；
下拉节点控制模块，与下拉节点、所述上拉节点、下拉节点控制端和第三电压输入端连接，用于在所述下拉节点控制端的控制下控制所述下拉节点的电位为有效电平，在所述上拉节点的控制下控制导通或断开所述下拉节点与所述第三电压输入端连接；以及，
栅极驱动输出模块，与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第四电压输入端和第五电压输入端连接，用于当所述上拉节点的电位为有效电平时控制导通所述栅极驱动信号输出端与所述第四电压输入端之间的连接，并用于当所述下拉节点的电位为有效电平时控制导通所述栅极驱动信号输出端与所述第五电压输入端之间的连接；
所述上拉节点电位维持模块包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；
所述第五时钟信号输入端输入的第五时钟信号比所述第二时钟信号输入端输入的第二时钟信号延迟预定时间。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括：
第一上拉控制节点控制子模块，与第一上拉控制节点、所述第三时钟信号输入端、所述第四时钟信号输入端和所述第二电压输入端连接，用于在所述第四时钟信号输入端的控制下，控制导通或断开所述第一上拉控制节点与所述第四时钟信号输入端之间的连接，在所述第三时钟信号输入端的控制下，控制导通或断开所述第一上拉控制节点与所述第二电压输入端之间的连接；
第二上拉控制节点控制子模块，与第二上拉控制节点、所述第二时钟信号输入端、所述第三时钟信号输入端和所述第二电压输入端连接，用于在所述第三时钟信号输入端的控制下，控制导通或断开所述第二上拉控制节点与所述第三时钟信号输入端之间的连接，在所述第二时钟信号输入端的控制下，控制导通或断开所述第二上拉控制节点与所述第二电压输入端之间的连接；
第一上拉节点控制子模块，与所述第一上拉控制节点、所述第二存储节点和所述上拉节点连接，用于在所述第一上拉控制节点的控制下，控制导通或断开所述第二存储节点和所述上拉节点之间的连接；以及，
第二上拉节点控制子模块，与所述第二上拉控制节点、所述上拉节点和所述第二电压输入端连接，用于在所述第二上拉控制节点的控制下，控制导通或断开所述上拉节点与所述第二电压输入端之间的连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，还包括上拉节点电位控制模块，与第五时钟信号输入端、所述第一上拉控制节点和所述第二电压输入端连接，用于在所述第五时钟信号输入端的控制下，控制导通或断开所述第一上拉控制节点与所述第二电压输入端之间的连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述上拉节点电位控制模块包括：上拉节点电位控制晶体管，栅极与所述第五时钟信号输入端连接，第一极与所述第一上拉控制节点连接，第二极与所述第二电压输入端连接。
5.如权利要求2至4中任一权利要求所述的移位寄存器单元，其特征在于，还包括时钟接入控制模块和存储复位模块；
所述第一电容的第一端通过所述时钟接入控制模块与所述第五时钟信号输入端连接；
所述时钟接入控制模块还与所述第二存储节点连接，用于在所述第二存储节点的控制下控制导通或断开所述第一电容的第一端与所述第五时钟信号输入端之间的连接；
所述存储复位模块与所述复位端、所述第一电容的第一端和第六电压输入端连接，用于在所述复位端的控制下控制导通或断开所述第一电容的第一端与所述第六电压输入端之间的连接。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述时钟接入控制模块包括时钟接入控制晶体管；所述时钟接入控制晶体管的栅极与所述第二存储节点连接，所述时钟接入控制晶体管的第一极与所述第五时钟信号输入端连接，所述时钟接入控制晶体管的第二极与所述第一电容的第一端连接；
所述存储复位模块包括存储复位晶体管，所述存储复位晶体管的栅极所述复位端连接，所述存储复位晶体管的第一极与所述第一电容的第一端连接，所述存储复位晶体管的第二极与所述第六电压输入端连接。
7.如权利要求2至4中任一权利要求所述的移位寄存器单元，其特征在于，还包括进位信号输出端和进位输出模块；
所述进位输出模块与所述上拉节点、所述下拉节点、所述进位信号输出端、所述第四电压输入端和第七电压输入端连接，用于当所述上拉节点的电位为有效电平时控制导通所述进位信号输出端与所述第四电压输入端之间的连接，并用于当所述下拉节点的电位为有效电平时控制导通所述进位信号输出端与所述第七电压输入端之间的连接；
所述进位信号输出端用于为相邻上一级移位寄存器单元包括的复位端提供复位信号，并用于为相邻下一级移位寄存器单元包括的输入端提供输入信号；
所述上拉节点电位维持模块还包括：第二电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述栅极驱动输出模块包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；
所述第一栅极驱动输出晶体管的栅极与所述上拉节点连接，所述第一栅极驱动输出晶体管的第一极与所述第四电压输入端连接，所述第一栅极驱动输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二栅极驱动输出晶体管的栅极与所述下拉节点连接，所述第二栅极驱动输出晶体管的第一极与所述栅极驱动信号输出端连接，所述第二栅极驱动输出晶体管的第二极与所述第五电压输入端连接；
所述进位输出模块包括第一进位信号输出晶体管和第二进位信号输出晶体管；
所述第一进位信号输出晶体管的栅极与所述上拉节点连接，所述第一进位信号输出晶体管的第一极与所述第四电压输入端连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第二进位信号输出晶体管的栅极与所述下拉节点连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端连接，所述第二进位信号输出晶体管的第二极与所述第七电压输入端连接。
9.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述第一存储节点电位维持模块包括第三电容；所述第三电容的第一端与所述第一存储节点连接，所述第三电容的第二端与所述第一电压输入端连接；
所述第二存储节点电位控制模块包括第二存储节点电位控制晶体管；所述第二存储节点电位控制晶体管的栅极与所述第一存储节点连接，所述第二存储节点电位控制晶体管的第一极与所述第一时钟信号输入端连接，所述第二存储节点电位控制晶体管的第二极与所述第二存储节点连接。
10.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述输入复位模块包括输入晶体管和复位晶体管；
所述输入晶体管的栅极和所述输入晶体管的第一极都与所述输入端连接，所述输入晶体管的第二极与所述第一存储节点连接；
所述复位晶体管的栅极与所述复位端连接，所述复位晶体管的第一极与所述第一存储节点连接，所述复位晶体管的第二极与所述第一电压输入端连接。
11.如权利要求7所述的移位寄存器单元，其特征在于，所述第一上拉节点控制子模块包括第一控制晶体管和第二控制晶体管；所述第一控制晶体管的栅极和所述第二控制晶体管的栅极都与所述第一上拉控制节点连接，所述第一控制晶体管的第一极与所述第二存储节点连接，所述第一控制晶体管的第二极与所述第二控制晶体管的第一极连接，所述第二控制晶体管的第二极与所述上拉节点连接；
所述第一上拉控制节点控制子模块包括第三控制晶体管和第四控制晶体管；所述第三控制晶体管的栅极和所述第三控制晶体管的第一极都与所述第四时钟信号输入端连接，所述第三控制晶体管的第二极与所述第一上拉控制节点连接；所述第四控制晶体管的栅极与所述第三时钟信号输入端连接，所述第四控制晶体管的第一极与所述第一上拉控制节点连接，所述第四控制晶体管的第二极与所述第二电压输入端连接；
所述第二上拉节点控制子模块包括第五控制晶体管和第六控制晶体管；所述第五控制晶体管的栅极和所述第六控制晶体管的栅极与所述第二上拉控制节点连接，所述第五控制晶体管的第一极与所述上拉节点连接，所述第五控制晶体管的第二极与所述第六控制晶体管的第一极连接，所述第六控制晶体管的第二极与所述第二电压输入端连接；
所述第二上拉控制节点控制子模块包括第七控制晶体管和第八控制晶体管；所述第七控制晶体管的栅极和所述第七控制晶体管的第一极都与所述第三时钟信号输入端连接，所述第七控制晶体管的第二极与所述第二上拉控制节点连接；所述第八控制晶体管的栅极与所述第二时钟信号输入端连接，所述第八控制晶体管的第一极与所述第二上拉控制节点连接，所述第八控制晶体管的第二极与所述第二电压输入端连接。
12.如权利要求11所述的移位寄存器单元，其特征在于，还包括：漏电消除模块，与所述进位信号输出端、所述栅极驱动信号输出端、所述第一控制晶体管的第二极和第五控制晶体管的第二极连接，用于在所述进位信号输出端的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一控制晶体管的第二极之间的连接，控制导通或断开所述栅极驱动信号输出端与所述第五控制晶体管的第二极之间的连接。
13.如权利要求12所述的移位寄存器单元，其特征在于，所述漏电消除模块包括漏电消除晶体管；所述漏电消除晶体管的栅极与所述进位信号输出端连接，所述漏电消除晶体管的第一极与所述第一控制晶体管的第二极和第五控制晶体管的第二极连接，所述漏电消除晶体管的第二极与所述栅极驱动信号输出端连接。
14.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述下拉节点控制端包括第三时钟信号输入端和第四时钟信号输入端；
所述下拉节点控制模块包括第一下拉节点控制晶体管、第二下拉节点控制晶体管和第三下拉节点控制晶体管；
所述第一下拉节点控制晶体管的栅极和所述第一下拉节点控制晶体管的第一极都与所述第三时钟信号输入端连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第二下拉节点控制晶体管的栅极和所述第二下拉节点控制晶体管的第一极都与所述第四时钟信号输入端连接，所述第二下拉节点控制晶体管的第二极与所述下拉节点连接；
所述第三下拉节点控制晶体管的栅极与所述上拉节点连接，所述第三下拉节点控制晶体管的第一极与所述下拉节点连接，所述第三下拉节点控制晶体管的第二极与所述第三电压输入端连接；
所述第三时钟信号输入端用于输入第三时钟信号，所述第四时钟信号输入端用于输入第四时钟信号，所述第三时钟信号和所述第四时钟信号反相。
15.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，还包括：存储节点复位模块，与复位控制端、所述第一存储节点、所述第二存储节点和第八电压输入端连接，用于在所述复位控制端的控制下控制所述第一存储节点和所述第二存储节点都与所述第八电压输入端连接。
16.一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1至15中任一权利要求所述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在一显示周期，
在输入阶段，在输入端的控制下，输入复位模块控制导通第一存储节点与所述输入端之间的连接，第一存储节点电位维持模块控制维持所述第一存储节点的电位；第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接；在下拉节点控制端的控制下，下拉节点控制模块控制下拉节点的电位为有效电平；在第二时钟信号输入端和第三时钟信号输入端的控制下，上拉节点控制模块控制导通上拉节点与第二电压输入端之间的连接；在所述上拉节点和所述下拉节点的控制下，栅极驱动输出模块控制栅极驱动信号输出端输出第五电压；
在输出阶段，在输入端的控制下，输入复位模块控制断开第一存储节点与所述输入端之间的连接，第一存储节点电位维持模块控制维持所述第一存储节点的电位；第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接；在所述第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下，上拉节点控制模块控制上拉节点的电位为有效电平；在上拉节点的控制下，下拉节点控制模块控制导通所述下拉节点与第三电压输入端之间的连接；所述栅极驱动输出模块在所述上拉节点和所述下拉节点的控制下，控制栅极驱动信号输出端输出第四电压输入端；
在复位阶段，在复位端的控制下，输入复位模块控制导通第一存储节点与所述复位端之间的连接，第二存储节点电位控制模块在所述第一存储节点的控制下，控制断开第二存储节点与第一时钟信号输入端之间的连接；所述上拉节点控制模块在第二时钟信号输入端和第三时钟信号输入端的控制下控制导通所述上拉节点与所述第二电压输入端之间的连接；在所述下拉节点控制端的控制下，下拉节点控制模块控制所述下拉节点的电位为有效电平，在所述上拉节点和所述下拉节点的控制下，所述栅极驱动输出模块控制栅极驱动信号输出端输出第五电压。
17.如权利要求16所述的移位寄存器单元的驱动方法，其特征在于，所述上拉节点控制模块包括：第一上拉控制节点控制子模块、第二上拉控制节点控制子模块、第一上拉节点控制子模块和第二上拉节点控制子模块；所述在输出阶段，在所述第二存储节点、第二时钟信号输入端和第四时钟信号输入端的控制下的控制下，上拉节点控制模块控制上拉节点的电位为有效电平步骤包括：
在所述输出阶段，第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端都输入第一电平，第二存储节点电位控制模块在所述第一存储节点的控制下，控制导通第二存储节点与第一时钟信号输入端之间的连接，从而控制所述第二存储节点的电位为第一电平；第一上拉控制节点控制子模块在所述第四时钟信号输入端的控制下，控制所述第一上拉控制节点的电位为第一电平，第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制导通所述第二存储节点和所述上拉节点之间的连接，第二上拉控制节点控制子模块在第二时钟信号输入端的控制下，控制第二上拉控制节点的电位为第二电平，第二上拉节点控制子模块在所述第二上拉控制节点的控制下，控制断开所述上拉节点与所述第二电压输入端之间的连接，以使得所述上拉节点的电位为有效电平。
18.如权利要求17所述的移位寄存器单元的驱动方法，其特征在于，所述上拉节点电位维持模块包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；所述移位寄存器单元还包括上拉节点电位控制模块，所述移位寄存器单元的驱动方法还包括：
在所述输出阶段，在第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制导通所述第二存储节点和所述上拉节点之间的连接步骤之后，在所述第五时钟信号输入端的控制下，所述上拉节点电位控制模块控制导通所述第一上拉控制节点与第二电压输入端之间的连接，以使得所述第一上拉节点控制子模块在所述第一上拉控制节点的控制下，控制断开所述第二存储节点和所述上拉节点之间的连接，所述第一电容自举拉升所述上拉节点的电位。
19.如权利要求17所述的移位寄存器单元的驱动方法，其特征在于，所述上拉节点电位维持模块包括：第一电容，第一端与第五时钟信号输入端连接，第二端与所述上拉节点连接；所述移位寄存器单元还包括时钟接入控制模块和存储复位模块，所述第一电容的第一端通过所述时钟接入控制模块与所述第五时钟信号输入端连接；所述移位寄存器单元的驱动方法还包括：
在所述输出阶段，在所述第二存储节点的控制下，所述时钟接入控制模块控制导通所述第五时钟信号输入端与所述第一电容的第一端之间的连接，以使得所述第一电容自举拉升所述上拉节点的电位；
在所述复位阶段，在所述复位端的控制下，所述存储复位模块控制对所述第一电容的第一端的电位进行复位，以释放所述第一电容中存储的电荷。
20.一种栅极驱动电路，其特征在于，包括多级如权利要求1至15中任一权利要求所述的移位寄存器单元。
21.一种显示装置，其特征在于，包括如权利要求20所述的栅极驱动电路。
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