CN114360431B - Goa电路及显示面板 - Google Patents
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Abstract
本发明提供一种GOA电路及显示面板，该GOA电路的每级GOA单元包括上拉控制模块、上拉模块、第一下拉模块、反相控制模块、第二下拉模块和下拉维持模块，其中，反相控制模块在时钟信号的控制下使第一节点与第二节点的电位相反；由于第一节点为高电平时，时钟信号不会长期为高电平，避免了恒压高电位端与第一恒压低电位端之间形成直流通道；第一节点为低电平时，则时钟信号由低切换为高电平的过程中，恒压高电位端使第二节点由低提升为高电平，且时钟信号端由高切换为低电平的过程中，恒压高电位端使第二节点保持高电平，从而能使第二节点在下拉维持阶段一直为高电平，使该级栅极驱动信号保持为低电平，避免了GOA电路由于不稳定而失效。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路及显示面板。
背景技术
GOA(Gate Driver On Array)技术是将显示面板的栅极驱动电路集成在玻璃基板上的一种栅极驱动技术，由于GOA技术能较少外接IC的绑定(bonding)工序，能降低产品成本，且更适合制作窄边框或无边框的显示产品。现有的GOA电路包括级联的多个GOA单元，每级GOA单元对应驱动一级水平扫描线。每级GOA单元主要包括上拉电路、上拉控制电路、下拉电路和下拉维持电路。上拉电路主要负责将时钟信号输出为栅极驱动信号；上拉控制电路通过提升上拉节点来控制上拉电路的打开时间，上拉控制电路一般连接前面级栅极驱动单元传递过来的栅极驱动信号；下拉电路负责在第一时间将上拉节点和栅极驱动信号拉低为低电位，下拉维持电路维持下拉节点维持上拉节点和栅极驱动信号被拉低为低电位。其中，上拉节点和下拉节点之间一般通过反相器来保持电位相反的状态，即上拉节点为高电位时，下拉节点为低电位；上拉节点为低电位时，下拉节点为高电位。
现有的GOA电路可能会使用如图1所示的反相器电路，即达林顿反相器，包括晶体管T110、T120、T130和T140，用于使上拉节点A和下拉节点B的电位相反，但是这种反相器中存在晶体管T110常开，导致晶体管T110容易受到长期应力影响而失效，以及当上拉节点A点为高时，恒压高电位端VGH和恒压低电位端VGL之间存在直流通路，容易烧毁反相器的问题，因此目前可以将图1改进为如图2所示的反相器电路，即将图1中的晶体管T110的栅极和源极连接恒压高电位端VGH替换为时钟信号CK，这样虽然一方面由于CK为脉冲信号，可以避免晶体管T110常开而容易受到长期应力影响而失效的问题，另一方面还可以在上拉节点A点为高电平时，使时钟信号CK为低电平，从而避免晶体管T110常开容易受到应力影响和存在直流通道的问题，但是由于需要下拉节点B点为高使下拉维持电路保持下拉作用时，在时钟信号CK由高电平变低电平的过程中，晶体管T110和T130还未完全关闭，下拉节点B点会被恒压低电位端VGL拉低，使下拉维持电路失去下拉功能，导致当前级栅极驱动信号不能保持为低电平，以致于根据GOA电路的级联特性，导致GOA电路失效。
因此，上述两种目前常用的反相器电路均存在一定的问题，导致GOA电路的性能不够稳定，容易失效。
发明内容
为了解决上述问题，本发明实施例提供一种GOA电路，包括多级级联的GOA单元，每级所述GOA单元包括：上拉控制模块、上拉模块、第一下拉模块、反相控制模块、第二下拉模块和下拉维持模块，其中：
所述上拉控制模块连接第n-4级级传信号端和第一节点，用于在所述第n-4级级传信号端的控制下，拉高所述第一节点的电位；
所述上拉模块连接第n级时钟信号端、所述第一节点、第n级级传信号端和第n级栅极驱动信号端，用于在所述第一节点的控制下，通过所述第n级时钟信号端控制所述第n级级传信号端和所述第n级栅极驱动信号端的输出；
所述反相控制模块连接所述第一节点、第二节点、第n+1级时钟信号端、恒压高电位端和所述第一恒压低电位端，用于在所述第一节点和所述第n+1级时钟信号端的控制下，通过所述恒压高电位端和所述第一恒压低电位端，使所述第二节点的电位与所述第一节点的电位相反；
所述第一下拉模块连接第n+4级级传信号端、所述第一节点和第一恒压低电位端，用于在所述第n+4级级传信号端的控制下，通过所述第一恒压低电位拉低所述第一节点的电位；
所述第二下拉模块连接第n+4级级传信号端、第二恒压低电位端、第n级栅极驱动信号端和第二恒压低电位端，用于在第n+4级级传信号端的控制下，通过所述第二恒压低电位端拉低所述第n级级传信号端和所述第n栅极驱动信号端的电位；
所述下拉维持模块连接所述第二节点、所述第n级级传信号端、第n级栅极驱动信号端和第二恒压低电位端，用于在所述第二节点的控制下，通过所述第二恒压低电位端拉低所述第n级级传信号端和所述第n栅极驱动信号端的电位。
在一些实施例中，所述反相控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第一电容，所述第一晶体管的栅极连接所述第n+1级时钟信号端，所述第一晶体管的源极和所述第三晶体管的源极连接恒压高电位端、所述第二晶体管的栅极和所述第四晶体管的栅极连接第一节点，所述第一晶体管的漏极、所述第二晶体管的漏极、所述第三晶体管的栅极和所述第一电容的第一端连接，所述第三晶体管的漏极、所述第四晶体管的漏极和所述第一电容的第二端连接，所述第二晶体管的源极和所述第四晶体管的源极连接所述第一恒压低电位端。
在一些实施例中，所述上拉控制模块包括第五晶体管，所述第五晶体管的栅极和源极连接所述第n-4级级传信号端，所述第五晶体管的漏极连接所述第一节点。
在一些实施例中，所述上拉模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接所述第一节点，所述第六晶体管的源极和所述第七晶体管的源极连接所述第n级时钟信号端，所述第六晶体管的漏极连接所述第n级级传信号端，所述第七晶体管的漏极连接所述第n级栅极驱动信号端。
在一些实施例中，所述第一下拉模块包括第八晶体管，所述第八晶体管的栅极连接所述第n+4级级传信号端，所述第八晶体管的源极连接所述第一恒压低电位端，所述第八晶体管的漏极连接所述第一节点。
在一些实施例中，所述第二下拉模块包括第九晶体管和第十晶体管，所述第九晶体管的栅极和所述第十晶体管的栅极连接第n+4级级传信号，所述第九晶体管的源极和所述第十晶体管的源极连接所述第二恒压低电位端，所述第九晶体管的漏极连接所述第n级级传信号端，所述第十晶体管的漏极连接所述第n级栅极驱动信号端。
在一些实施例中，所述下拉维持模块包括第十一晶体管和第十二晶体管，所述第十一晶体管的栅极和所述第十二晶体管的栅极连接所述第二节点，所述第十一晶体管的源极和所述第十二晶体管的源极连接所述第二恒压低电位端，所述第十一晶体管的漏极连接所述第n级级传信号端，所述第十二晶体管的漏极连接所述第n级栅极驱动信号端。
在一些实施例中，每级所述GOA单元还包括第二电容，所述第二电容的第一端连接所述第一节点，所述第二电容的第二端连接所述第n级栅极驱动信号端。
在一些实施例中，每级所述GOA单元还包括防漏电模块，所述防漏电模块包括第十三晶体管，所述第十三晶体管的栅极连接所述第一节点，所述第十三晶体管的源极连接所述恒压高电位端，所述第十三晶体管的漏极连接第n级保持信号端。
另外，本发明实施例还提供一种显示面板，该显示面板包括如上所述的GOA电路。
本发明实施例提供的GOA电路及显示面板中，该GOA电路的每级GOA单元包括上拉控制模块、上拉模块、第一下拉模块、反相控制模块、第二下拉模块和下拉维持模块，其中，反相控制模块在第n+1级时钟信号的控制下使第一节点与第二节点的电位相反；由于第一节点为高电平、并使第二节点为低电平时，第n+1级时钟信号为脉冲信号而不会长期为高电平，避免了恒压高电位端与第一恒压低电位端之间形成直流通道；而第一节点为低电平时，则在第n+1级时钟信号由低电平切换为高电平的过程中，恒压高电位端使第二节点由低电平提升为高电平，且在第n+1级时钟信号端由高电平切换为低电平的过程中，恒压高电位端使第二节点保持高电平，从而能使第二节点在下拉维持阶段一直为高电平，使第n级栅极驱动信号保持为低电平，避免了GOA电路由于不稳定而导致失效。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为现有技术的GOA电路中的一种反相器的电路示意图；
图2为现有技术的GOA电路中的另一种反相器的电路示意图；
图3为本发明实施例提供的GOA电路的结构示意图；
图4为本发明实施例提供的GOA电路的时序示意图；
图5为本发明实施例提供的GOA电路的另一种结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，本发明实施例提供一种GOA电路，包括多级级联的GOA单元，每级所述GOA单元包括：上拉控制模块100、上拉模块200、第一下拉模块300、反相控制模块400、第二下拉模块500和下拉维持模块600，其中：
所述上拉控制模块100连接第n-4级级传信号端Cout(n-4)和第一节点Q，用于在所述第n-4级级传信号端Cout(n-4)的控制下，拉高所述第一节点Q的电位；
所述上拉模块200连接第n级时钟信号端CK(n)、所述第一节点Q、第n级级传信号端Cout(n)和第n级栅极驱动信号端G(n)，用于在所述第一节点Q的控制下，通过所述第n级时钟信号端CK(n)控制所述第n级级传信号端Cout(n)和所述第n级栅极驱动信号端G(n)的输出；
所述反相控制模块400连接所述第一节点Q、第二节点QB、第n+1级时钟信号端CK(n+1)、恒压高电位端VGH和所述第一恒压低电位端VGL1，用于在所述第一节点Q和所述第n+1级时钟信号端CK(n+1)的控制下，通过所述恒压高电位端VGH和所述第一恒压低电位端VGL1，使所述第二节点QB的电位与所述第一节点Q的电位相反；
所述第一下拉模块300连接第n+4级级传信号端Cout(n+4)、所述第一节点Q和第一恒压低电位端VGL1，用于在所述第n+4级级传信号端Cout(n+4)的控制下，通过所述第一恒压低电位端VGL1拉低所述第一节点Q的电位；
所述第二下拉模块500连接第n+4级级传信号端Cout(n+4)、第二恒压低电位端VGL2、第n级栅极驱动信号端G(n)和第二恒压低电位端VGL2，用于在第n+4级级传信号端Cout(n+4)的控制下，通过所述第二恒压低电位端VGL2拉低所述第n级级传信号端Cout(n)和所述第n栅极驱动信号端G(n)的电位；
所述下拉维持模块600连接所述第二节点QB、所述第n级级传信号端Cout(n)、第n级栅极驱动信号端G(n)和第二恒压低电位端VGL2，用于在所述第二节点QB的控制下，通过所述第二恒压低电位端VGL2拉低所述第n级级传信号端Cout(n)和所述第n栅极驱动信号端G(n)的电位。
本发明实施例提供的GOA电路中，第n级GOA单元的反相控制模块400用于在所述第一节点Q和所述第n+1级时钟信号端CK(n+1)的控制下，通过所述恒压高电位端VGH和所述第一恒压低电位端VGL1，使所述第二节点QB的电位与所述第一节点Q的电位相反，其中，第一节点Q为高电平、并使第二节点QB为低电平时，第n+1级时钟信号端CK(n+1)由于是脉冲信号而不会长期为高电平，因此避免了恒压高电位端VGH和第一恒压低电位端VGL1之间形成直流通道；而第一节点Q为低电平时，则在第n+1级时钟信号端CK(n+1)由低电平切换为高电平的过程中，恒压高电位端VGH使第二节点QB由低电平提升为高电平，且在第n+1级时钟信号端CK(n+1)由高电平切换为低电平的过程中，恒压高电位端VGH使第二节点QB保持为高电平，从而能使第二节点QB在GOA电路的下拉维持阶段一直为高电平，第n级栅极驱动信号G(n)保持为低电平，避免了GOA电路由于不稳定而导致失效。
请继续参阅图3，在一些实施例中，所述反相控制模块400包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容C1，所述第一晶体管T1的栅极连接所述第n+1级时钟信号端CK(n+1)，所述第一晶体管T1的源极和所述第三晶体管T3的源极连接恒压高电位端VGH、所述第二晶体管T2的栅极和所述第四晶体管T4的栅极连接第一节点Q，所述第一晶体管T1的漏极、所述第二晶体管T2的漏极、所述第三晶体管T3的栅极和所述第一电容C1的第一端连接，所述第三晶体管T3的漏极、所述第四晶体管T4的漏极和所述第一电容C1的第二端连接，所述第二晶体管T2的源极和所述第四晶体管T4的源极连接所述第一恒压低电位端VGL1。
具体地，本发明实施例提供的每级GOA单元的反相控制模块400由第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容C1构成，其中，第一晶体管T1由第n+1级时钟信号端CK(n+1)来控制打开或关闭，在GOA单元进行预充阶段和上拉阶段时，第一节点Q为高电平，使第二晶体管T2和第四晶体管T4打开，第一恒压低电位端VGL1使第二节点QB为低电平，此时第n+1级时钟信号端CK(n+1)由于是脉冲信号，较长时间为低电平，不会长期为高电平，因此第一晶体管T1和第三晶体管T3长期关闭，避免了恒压高电位端VGH和第一恒压低电位端VGL1之间形成直流通道；而在GOA单元在下拉阶段之后保持下拉维持阶段时，第一节点Q为低电平，使第二晶体管T2和第四晶体管T4关闭，此时在第n+1级时钟信号端CK(n+1)由低电平切换为高电平的过程中，第一晶体管T1和第三晶体管T3打开，恒压高电位端VGH使第二节点QB由低电平提升为高电平，同时第一电容C1进行充电，且在第n+1级时钟信号端CK(n+1)由高电平切换为低电平的过程中，在第一晶体管T1由打开到关闭的过程中，恒压高电位端VGH使第三晶体管T3仍然能保持打开一定时间，之后第三晶体管T3的栅极也仍然能保持一定时间的高电平，使第二节点QB仍然为高电位，同时在第一电容C1的耦合作用下，能使得第二节点QB保持高电位。由此，第二节点QB在下拉维持阶段能保持高电平，进而使第n级栅极驱动信号G(n)能保持为电平，避免GOA电路由于不稳定而导致失效。
请继续参阅图3，在一些实施例中，所述上拉控制模块100包括第五晶体管T5，所述第五晶体管T5的栅极和源极连接所述第n-4级级传信号端Cout(n-4)，所述第五晶体管T5的漏极连接所述第一节点Q。
在一些实施例中，所述上拉模块200包括第六晶体管T6和第七晶体管T7，所述第六晶体管T6的栅极和所述第七晶体管T7的栅极连接所述第一节点Q，所述第六晶体管T6的源极和所述第七晶体管T7的源极连接所述第n级时钟信号端CK(n)，所述第六晶体管T6的漏极连接所述第n级级传信号端Cout(n)，所述第七晶体管T7的漏极连接所述第n级栅极驱动信号端G(n)。
请继续参阅图3，在一些实施例中，所述第一下拉模块300包括第八晶体管T8，所述第八晶体管T8的栅极连接所述第n+4级级传信号端Cout(n+4)，所述第八晶体管T8的源极连接所述第一恒压低电位端VGL1，所述第八晶体管T8的漏极连接所述第一节点Q。
请继续参阅图3，在一些实施例中，所述第二下拉模块500包括第九晶体管T9和第十晶体管T10，所述第九晶体管T9的栅极和所述第十晶体管T10的栅极连接第n+4级级传信号端Cout(n+4)，所述第九晶体管T9的源极和所述第十晶体管T10的源极连接所述第二恒压低电位端VGL2，所述第九晶体管T9的漏极连接所述第n级级传信号端Cout(n)，所述第十晶体管T10的漏极连接所述第n级栅极驱动信号端G(n)。
请继续参阅图3，在一些实施例中，所述下拉维持模块600包括第十一晶体管T11和第十二晶体管T12，所述第十一晶体管T11的栅极和所述第十二晶体管T12的栅极连接所述第二节点QB，所述第十一晶体管T11的源极和所述第十二晶体管T12的源极连接所述第二恒压低电位端VGL2，所述第十一晶体管T11的漏极连接所述第n级级传信号端Cout(n)，所述第十二晶体管T12的漏极连接所述第n级栅极驱动信号端G(n)。
请继续参阅图3，在一些实施例中，每级所述GOA单元还包括第二电容C2，所述第二电容C2的第一端连接所述第一节点Q，所述第二电容C2的第二端连接所述第n级栅极驱动信号端G(n)。
需要说明的是，在另一实施例中，如图5所示，为了保证第一节点Q为高电平时的稳定性，上拉控制模块100包括第五十一晶体管T51和第五十二晶体管T52，其中，第五十一晶体管T51的栅极和源极，以及第五十二晶体管T52的栅极均连接第n-4级级传信号端Cout(n-4)，第五十一晶体管T51的漏极和第五十二晶体管T52的源极连接第n级保持信号端N(n)，第五十二晶体管T52的漏极连接第一节点Q；第一下拉模块300包括第八十一晶体管T81和第八十二晶体管T82，其中，第八十一晶体管T81的栅极和源极，以及第八十二晶体管T82的栅极均连接第n+4级级传信号端Cout(n+4)，第八十一晶体管T81的源极和第八十二晶体管T82的漏极连接第n级保持信号端N(n)，第八十二晶体管T82的漏极连接第一恒压低电位VGL1。同时，使每级所述GOA单元还包括防漏电模块700，所述防漏电模块700包括第十三晶体管T13，所述第十三晶体管T13的栅极连接所述第一节点Q，所述第十三晶体管T13的源极连接所述恒压高电位端VGH，所述第十三晶体管T13的漏极连接第n级保持信号端N(n)。
具体地，当第一节点Q为高电平时，第十三晶体管T13打开，恒压高电位端VGH使得第n级保持信号端N(n)为高电平，使第五十一晶体管T51和第八十一晶体管T81的源极为高电平，根据N型薄膜晶体管的栅源极电位差小于阈值电压时，N型薄膜晶体管关闭的特点，此时第五十一晶体管T51和第八十一晶体管T81关闭得更彻底，从而减少了第五十一晶体管T51和第八十一晶体管T81的漏电流，进而使得第一节点Q的漏电路径更少，第一节点Q更能保持高电平稳定。
基于上述实施例，结合图3和图4所示，该GOA电路的具体工作过程为包括预充阶段t1、上拉阶段t2、下拉阶段t3和下拉维持阶段t4，其中：
在预充阶段t1，第n-4级级传信号端Cout(n-4)为高电平，第五晶体管T5打开，使第一节点Q上升为第一高电平，使第二晶体管T2和第四晶体管T4打开，第一恒压低电位端VGL1使第二节点QB的电位被拉低为电平。
在上拉阶段t2，第n级时钟信号端CK(n)为高电平，使第n级级传信号端Cout(n)和第n级栅极驱动信号端G(n)为高电平，由于第二电容C2的自举作用，使第一节点Q的电位二次上升为第二高电平，第二高电平大于第一高电平；当第n级时钟信号端CK(n)将为低电平时，第一节点Q的电位降低至第一高电平，第n级级传信号端Cout(n)和第n级栅极驱动信号端G(n)的电位降低至低电平。
在下拉阶段t3，第n+4级级传信号端Cout(n+4)为高电平，使第八晶体管T8、第九晶体管T9和第十晶体管T10打开，第一恒压电位端拉低第一节点Q的电位，使第二晶体管T2和第四晶体管T4关闭，第二恒压低电位端VGL2拉低第n级级传信号端Cout(n)和第n级栅极驱动信号端G(n)的电位。
在下拉维持阶段t4，第n+1级时钟信号端CK(n+1)为高电平，使第一晶体管T1打开，恒压高电位端VGH使第三晶体管T3打开，同时第一电容C1进行充电，进而使第二节点QB变为高电平，以使第九晶体管T9和第十晶体管T10打开，第二恒压低电位端VGL2使第n级级传信号端Cout(n)和第n级栅极驱动信号端G(n)的电位被拉低为低电平；当第n+1级时钟信号端CK(n+1)由高电平切换为低电平的过程中，在第一晶体管T1由打开到关闭的过程中，恒压高电位端VGH使第三晶体管T3仍然能保持打开一定时间，之后第三晶体管T3的栅极也仍然能保持一定时间的高电平，使第二节点QB仍然为高电位，同时在第一电容C1的耦合作用下，能使得第二节点QB保持高电位。由此，第二节点QB在下拉维持阶段能保持高电平，进而使第n级栅极驱动信号G(n)能保持为电平，避免GOA电路由于不稳定而导致失效。
基于上述实施例，本发明实施例还提供一种显示面板，该显示面板包括如上所述的GOA电路，该显示面板与该GOA电路具有相同的结构和有益效果，由于上述各实施例已经对该GOA电路进行了详细的描述，此处不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (10)
1.一种GOA电路，其特征在于，包括多级级联的GOA单元，每级所述GOA单元包括：上拉控制模块、上拉模块、第一下拉模块、反相控制模块、第二下拉模块和下拉维持模块，其中：
所述上拉控制模块连接第n-4级级传信号端和第一节点，用于在所述第n-4级级传信号端的控制下，拉高所述第一节点的电位；
所述上拉模块连接第n级时钟信号端、所述第一节点、第n级级传信号端和第n级栅极驱动信号端，用于在所述第一节点的控制下，通过所述第n级时钟信号端控制所述第n级级传信号端和所述第n级栅极驱动信号端的输出；
所述反相控制模块连接所述第一节点、第二节点、第n+1级时钟信号端、恒压高电位端和第一恒压低电位端，用于在所述第一节点和所述第n+1级时钟信号端的控制下，通过所述恒压高电位端和所述第一恒压低电位端，使所述第二节点的电位与所述第一节点的电位相反；
所述第一下拉模块连接第n+4级级传信号端、所述第一节点和第一恒压低电位端，用于在所述第n+4级级传信号端的控制下，通过所述第一恒压低电位拉低所述第一节点的电位；
所述第二下拉模块连接第n+4级级传信号端、第二恒压低电位端、第n级栅极驱动信号端和第二恒压低电位端，用于在所述第n+4级级传信号端的控制下，通过所述第二恒压低电位端拉低所述第n级级传信号端和所述第n级栅极驱动信号端的电位；
所述下拉维持模块连接所述第二节点、所述第n级级传信号端、第n级栅极驱动信号端和第二恒压低电位端，用于在所述第二节点的控制下，通过所述第二恒压低电位端拉低所述第n级级传信号端和所述第n级栅极驱动信号端的电位。
2.如权利要求1所述的GOA电路，其特征在于，所述反相控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第一电容，所述第一晶体管的栅极连接所述第n+1级时钟信号端，所述第一晶体管的源极和所述第三晶体管的源极连接恒压高电位端、所述第二晶体管的栅极和所述第四晶体管的栅极连接第一节点，所述第一晶体管的漏极、所述第二晶体管的漏极、所述第三晶体管的栅极和所述第一电容的第一端连接，所述第三晶体管的漏极、所述第四晶体管的漏极和所述第一电容的第二端连接，所述第二晶体管的源极和所述第四晶体管的源极连接所述第一恒压低电位端。
3.如权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第五晶体管，所述第五晶体管的栅极和源极连接所述第n-4级级传信号端，所述第五晶体管的漏极连接所述第一节点。
4.如权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接所述第一节点，所述第六晶体管的源极和所述第七晶体管的源极连接所述第n级时钟信号端，所述第六晶体管的漏极连接所述第n级级传信号端，所述第七晶体管的漏极连接所述第n级栅极驱动信号端。
5.如权利要求1所述的GOA电路，其特征在于，所述第一下拉模块包括第八晶体管，所述第八晶体管的栅极连接所述第n+4级级传信号端，所述第八晶体管的源极连接所述第一恒压低电位端，所述第八晶体管的漏极连接所述第一节点。
6.如权利要求1所述的GOA电路，其特征在于，所述第二下拉模块包括第九晶体管和第十晶体管，所述第九晶体管的栅极和所述第十晶体管的栅极连接第n+4级级传信号，所述第九晶体管的源极和所述第十晶体管的源极连接所述第二恒压低电位端，所述第九晶体管的漏极连接所述第n级级传信号端，所述第十晶体管的漏极连接所述第n级栅极驱动信号端。
7.如权利要求3所述的GOA电路，其特征在于，所述下拉维持模块包括第十一晶体管和第十二晶体管，所述第十一晶体管的栅极和所述第十二晶体管的栅极连接所述第二节点，所述第十一晶体管的源极和所述第十二晶体管的源极连接所述第二恒压低电位端，所述第十一晶体管的漏极连接所述第n级级传信号端，所述第十二晶体管的漏极连接所述第n级栅极驱动信号端。
8.如权利要求2所述的GOA电路，其特征在于，每级所述GOA单元还包括第二电容，所述第二电容的第一端连接所述第一节点，所述第二电容的第二端连接所述第n级栅极驱动信号端。
9.如权利要求2所述的GOA电路，其特征在于，每级所述GOA单元还包括防漏电模块，所述防漏电模块包括第十三晶体管，所述第十三晶体管的栅极连接所述第一节点，所述第十三晶体管的源极连接所述恒压高电位端，所述第十三晶体管的漏极连接第n级保持信号端。
10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的GOA电路。
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