CN114203094B - Goa电路及显示面板 - Google Patents

Abstract

本申请公开一种GOA电路及显示面板。GOA电路包括多级级联的GOA单元。第N级GOA单元包括上拉控制模块、上拉模块、下拉模块以及下拉维持模块。其中，上拉模块输出第一电位以及第二电位，并结合下拉模块输出第三电位，从而使得GOA电路可以输出高、中、低三个阶段电平的时序，进而节约成本以及降低开发难度。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。

背景技术

阵列基板栅极驱动技术(Gate Driver on Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示面板所使用。

GOA电路在驱动过程中，GOA电路本身一般不具有削角的功能，即GOA电路无法输出高、中、低三个阶段电平的时序。这种时序一般是通过硬件系统和芯片输出波形来实现，但是会增加成本和开发难度。

发明内容

本申请提供一种GOA电路及显示面板，以解决现有的GOA电路输出高、中、低三个阶段电平的时序需要通过硬件系统和芯片输出波形来实现，从而增加成本和开发难度的技术问题。

第一方面，本申请提供一种GOA电路，其包括多级级联的GOA单元，其中，第N级GOA单元包括上拉控制模块、上拉模块、下拉模块以及下拉维持模块；

所述上拉控制模块接入上拉控制信号以及第N-m级扫描信号，并电性连接于第一节点，所述上拉控制模块用于在所述上拉控制信号的控制下将所述第N-m级扫描信号输出至所述第一节点，N和m均为大于0的整数，且N>m；

所述上拉模块接入第一时钟信号、第二时钟信号以及高电平信号，并电性连接于所述第一节点和第N级扫描信号输出端，所述上拉模块用于根据所述第一时钟信号以及所述第二时钟信号，将所述第N级扫描信号输出端的电位上拉至第一电位，所述上拉模块还用于根据所述第一时钟信号以及所述高电平信号，将所述第N级扫描信号输出端的电位上拉至第二电位；

所述下拉模块接入低电平信号以及第N+m级扫描信号，并电性连接于所述第一节点以及所述第N级扫描信号输出端，所述下拉模块用于根据所述第N+m级扫描信号以及所述低电平信号，下拉所述第一节点的电位以及所述本级扫描信号输出端的电位至第三电位；

所述下拉维持模块接入所述低电平信号，并电性连接于所述第一节点以及所述第N级扫描信号输出端，所述下拉维持模块用于将所述第一节点的电位以及所述第N级扫描信号输出端的电位维持在所述第三电位。

在本申请提供的GOA电路中，所述上拉控制模块包括第一晶体管；

所述第一晶体管的栅极接入所述上拉控制信号，所述第一晶体管的源极和漏极中的一者接入所述第N-m级扫描信号，所述第一晶体管的源极和漏极中的另一者电性连接于所述第一节点。

在本申请提供的GOA电路中，所述上拉模块包括第二晶体管、第三晶体管、第四晶体管以及第一反相器；

所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极和漏极中的一者接入所述第一时钟信号，所述第二晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端；

所述第三晶体管的栅极电性连接于所述第N级扫描信号输出端，所述第三晶体管的源极和漏极中的一者接入所述第二时钟信号，所述第三晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端；

所述第四晶体管的栅极电性连接于所述第一反相器的输出端，所述第四晶体管的源极和漏极中的一者接入所述高电平信号，所述第四晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端；

所述第一反相器的输入端接入所述第一时钟信号。

在本申请提供的GOA电路中，所述下拉模块包括第五晶体管以及第六晶体管；

所述第五晶体管的栅极接入所述第N+m级扫描信号，所述第五晶体管的源极和漏极中的一者接入所述低电平信号，所述第五晶体管的源极和漏极中的另一者电性连接于所述第一节点；

所述第六晶体管的栅极接入所述第N+m级扫描信号，所述第六晶体管的源极和漏极中的一者接入所述低电平信号，所述第六晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端。

在本申请提供的GOA电路中，所述下拉维持模块包括第七晶体管、第八晶体管以及第二反相器；

所述第七晶体管的栅极电性连接于所述第二反相器的输出端，所述第七晶体管的源极和漏极中的一者接入所述低电平信号，所述第七晶体管的源极和漏极中的另一者电性连接于所述第一节点；

所述第二反相器的输入端电性连接于所述第一节点；

所述第八晶体管的栅极电性连接于所述第二反相器的输出端，所述第八晶体管的源极和漏极中的一者接入所述低电平信号，所述第八晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端。

在本申请提供的GOA电路中，所述GOA电路还包括第九晶体管以及存储电容；

所述第九晶体管的栅极电性连接于所述第一节点，所述第九晶体管的源极和漏极中的一者接入所述第一时钟信号，所述第九晶体管的源极和漏极中的另一者电性连接于第N级级传信号输出端；

所述存储电容的第一端电性连接于所述第一节点，所述存储电容的第二端电性连接于所述第N级扫描信号输出端。

在本申请提供的GOA电路中，所述上拉控制信号为所述第N-m级级传信号输出端输出的第N-m级级传信号。

在本申请提供的GOA电路中，所述第三电位、所述第二电位以及所述第一电位的值依次递增。

在本申请提供的GOA电路中，所述第二时钟信号的高电位值大于所述第一时钟信号的高电位值。

第二方面，本申请还提供一种显示面板，其包括显示区域以及在所述显示区域外侧的非显示区域，所述非显示区域设置有如上所述的GOA电路。

本申请提供的GOA电路及显示面板，通过上拉模块输出第一电位以及第二电位，并结合下拉模块输出第三电位，从而使得GOA电路可以输出高、中、低三个阶段电平的时序，进而节约成本以及降低开发难度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获取其他的附图。

图1是本申请实施例提供的第N级GOA单元的结构示意图；

图2是本申请实施例提供的不同波形的第N级扫描信号的传输损耗示意图；

图3是本申请实施例提供的第N级GOA单元的电路示意图；

图4是本申请实施例提供的第N级GOA单元的另一电路示意图；

图5是本申请实施例提供的第N级GOA单元的信号时序图；

图6是本申请提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获取的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，术语“第一”、“第二”和“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”和“第三”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。

本申请实施例提供一种GOA电路及显示面板，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。

请参阅图1，图1是本申请实施例提供的第N级GOA单元的结构示意图。本申请实施例提供一种GOA电路。GOA电路包括多级级联的GOA单元100。第N级GOA单元100包括上拉控制模块101、上拉模块102、下拉模块103以及下拉维持模块104。

其中，上拉控制模块101接入上拉控制信号H以及第N-m级扫描信号G(N-m)，并电性连接于第一节点Q(N)。上拉控制模块101用于在上拉控制信号H的控制下将第N-m级扫描信号G(N-m)输出至第一节点点Q(N)。

其中，上拉模块102接入第一时钟信号CK1、第二时钟信号CK2以及高电平信号VDD，并电性连接于所述第一节点Q(N)和第N级扫描信号输出端G(N)。上拉模块102用于根据第一时钟信号CK以及第二时钟信号CK2，将第N级扫描信号输出端G(N)的电位上拉至第一电位。上拉模块102还用于根据第一时钟信号CK1以及高电平信号VDD，将第N级扫描信号输出端G(N)的电位上拉至第二电位。

需要说明的是，第一时钟信号CK可以是本级时钟信号CK1或者互补时钟信号XCK。本级时钟信号CK和互补时钟信号XCK保持反相。当本级时钟信号CK(N)的电位为高时，互补时钟信号XCK的电位为低。当本级时钟信号CK(N)的电位为低时，互补时钟信号XCK的电位为高。比如，在GOA电路中，当N为奇数时，第N级GOA单元100接入本级时钟信号CK。当N为偶数时，第N级GOA单元100接入互补时钟信号XCK。当然，本申请并不限于此。在本申请其它实施例中，GOA电路也可以仅使用一个时钟信号。

其中，下拉模块103接入低电平信号Vss以及第N+m级扫描信号G(N+m)，并电性连接于第一节点Q(N)以及第N级扫描信号输出端G(N)。下拉模块103用于根据第N+m级扫描信号G(N+m)以及低电平信号Vss，下拉第一节点Q(N)的电位以及本级扫描信号输出端G(N)的电位至第三电位。

其中，下拉维持模块104接入所述低电平信号Vss，并电性连接于第一节点Q(N)以及第N级扫描信号输出端G(N)。下拉维持模块104用于将第一节点的电位Q(N)以及第N级扫描信号输出端G(N)的电位维持在第三电位。

在本申请实施例中，N和m均为大于0的整数。N的数值可以根据显示面板的驱动架构以及扫描线的数量确定。m的数值可以根据GOA电路中各GOA单元之间的级联关系确定。比如，m可以是1、2、3、4等。

需要说明的是，在GOA电路中，对于前m级GOA单元100而言，N≤m，则第N-m级扫描信号G(N-m)不存在。因此，在前m级GOA单元100中，可设置起始信号替代扫描信号G(N-m)，以驱动上拉控制模块101工作。

在本申请实施例中，第三电位、第二电位以及第一电位的值依次递增。也即，在本申请实施例中，第一电位的值大于第二电位的值，第二电位的值大于第三电位的值，从而使GOA电路输出高、中、低三个阶段电平的时序。

在本申请实施例中，第二时钟信号CK2的高电位值大于第一时钟信号CK的高电位值。可以理解的，第一时钟信号CK为第二时序信号CK2均为高电位和低电位交替的信号。第一时钟信号CK可以为现有使用的时钟信号，本申请实施例通过进一步设置第二时钟信号CK2，可以进一步提高GOA电路的高电位的值。

相较于现有技术在电源管理集成芯片上通过电阻分压实现高、中、低三个阶段电平的时序的方式。在本申请实施例提供的GOA电路中，通过第N级GOA单元100中的上拉模块102输出第一电位以及第二电位，并结合下拉模块103输出第三电位，从而使得GOA电路可以输出高、中、低三个阶段电平的时序，进而节约成本以及降低开发难度。

可以理解的是，显示面板通常采用双侧GOA驱动。请参阅图2，图2是本申请实施例提供的不同波形的第N级扫描信号的传输损耗示意图。结合图1、图2所示，第N级GOA单元100输出的第N级扫描信号G(N)需要从显示面板的边缘位置传输至中心位置。当第N级扫描信号G(N)为正常波形时，在传输的过程中，由于阻容延时造成的信号损耗，第N级扫描信号G(N)的波形发生变化，影响充电效率。而当第N级扫描信号G(N)为高、中、低三个阶段电平的时序时，第N级扫描信号G(N)与损耗后的第N级扫描信号G(N)的波形相差较小，从而减小第N级扫描信号G(N)在显示面板不同位置处的差异。

请参阅图3，图3是本申请实施例提供的第N级GOA单元的电路示意图。在本申请实施例中，上拉控制模块101包括第一晶体管T1。第一晶体管T1的栅极接入上拉控制信号H，第一晶体管T1的源极和漏极中的一者接入第N-m级扫描信号G(N-m)，第一晶体管T1的源极和漏极中的另一者电性连接于第一节点Q(N)。当然，可以理解的是，上拉控制模块101也可以包括多个串联的晶体管，或者多个交替工作的晶体管。

在本申请实施例中，上拉模块102包括第二晶体管T2、第三晶体管T3、第四晶体管T4以及第一反相器F1。第二晶体管T2的栅极电性连接于第一节点Q(N)，第二晶体管T2的源极和漏极中的一者接入第一时钟信号CK，第二晶体管T2的源极和漏极中的另一者电性连接于第N级扫描信号输出端G(N)。第三晶体管T3的栅极电性连接于第N级扫描信号输出端G(N)，第三晶体管T3的源极和漏极中的一者接入第二时钟信号CK2，第三晶体管T3的源极和漏极中的另一者电性连接于第N级扫描信号输出端G(N)。第四晶体管T4的栅极电性连接于第一反相器F1的输出端，第四晶体管T4的源极和漏极中的一者接入高电平信号VDD，第四晶体管T4的源极和漏极中的另一者电性连接于第N级扫描信号输出端G(N)。第一反相器F1的输入端接入第一时钟信号CK。

在本申请实施例中，下拉模块103包括第五晶体管T5以及第六晶体管T6。第五晶体管T5的栅极接入第N+m级扫描信号G(N+m)，第五晶体管T5的源极和漏极中的一者接入低电平信号Vss，第五晶体管T5的源极和漏极中的另一者电性连接于第一节点Q(N)。第六晶体管T6的栅极接入第N+m级扫描信号G(N+m)，第六晶体管T6的源极和漏极中的一者接入低电平信号Vss，第六晶体管T6的源极和漏极中的另一者电性连接于第N级扫描信号输出端。

在本申请实施例中，下拉维持模块包括第七晶体管、第八晶体管T8以及第二反相器F2。第七晶体管T7的栅极电性连接于第二反相器的输出端，第七晶体管T7的源极和漏极中的一者接入低电平信号Vss，第七晶体管T7的源极和漏极中的另一者电性连接于第一节点Q(N)。第二反相器F2的输入端电性连接于第一节点Q(N)。第八晶体管T8的栅极电性连接于第二反相器F2的输出端，第八晶体管T8的源极和漏极中的一者接入低电平信号Vss，第八晶体管T8的源极和漏极中的另一者电性连接于第N级扫描信号输出端G(N)。

需要说明的是，本申请实施例中所采用的晶体管可以包括P型晶体管和/或N型晶体管两种。其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止。N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。此外，本申请实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。需要说明的是，本申请实施例以晶体管均为N型晶体管为例进行说明，但不能理解为对本申请的限制。

进一步的，请参阅图4，图4是本申请实施例提供的第N级GOA单元的另一电路示意图。图4所示的GOA单元101与图3所示的GOA单元101的区别在于，图4所示的GOA单元101还包括第九晶体管T9以及存储电容C。第九晶体管T9的栅极电性连接于第一节点Q(N)，第九晶体管T9的源极和漏极中的一者接入第一时钟信号CK，第九晶体管T9的源极和漏极中的另一者电性连接于第N级级传信号输出端G(N)。存储电容C的第一端电性连接于第一节点，存储电容C的第二端电性连接于第N级扫描信号输出端G(N)。

需要说明的是，在本申请申请实施例中，上拉控制信号H为第N-m级级传信号输出端输出的第N-m级级传信号ST(N-m)。

具体的，请参阅图5，图5是本申请实施例提供的第N级GOA单元的信号时序图。结合图4、图5所示，第N级GOA单元100包括以下工作过程：

首先，当第N-m级级传信号ST(N-m)为高电位时，第一晶体管T1打开。此时，第N-m级扫描信号G(N-m)为高电位，第N-m级扫描信号G(N-m)经第一晶体管T1输出至第一节点Q(N)，第一节点Q(N)为高电位.。第二晶体管T2打开，与此同时，第一时钟信号CK为低电位，从而使得第N级扫描信号输出端G(N)输出的第N级扫描信号为低电位。

接着，第一时钟信号CK为高电位，由于存储电容C的耦合作用，使得第一节点Q(N)的电位跳变至更高电位。与此同时，第二时钟信号CK2也为高电位，第三晶体管T3打开，第二时钟信号CK2经第三晶体管T3输出至第N级扫描信号输出端G(N)，从而使得第N级扫描信号输出端G(N)输出的第N级扫描信号为第一电位VDD1。

紧接着，第一时钟信号CK为低电位，第四晶体管T4打开，第一时钟信号CK经第四晶体管T4输出至第N级扫描信号输出端G(N)，从而使得第N级扫描信号输出端G(N)输出的第N级扫描信号为第二电位VDD2。

随后，第N+m级扫描信号G(N+M)为高电位，第五晶体管T5以及第六晶体管T6打开，低电平信号Vss经第五晶体管T5输出至第一节点Q(N)，低电平信号Vss经第六晶体管T6输出至第N级扫描信号输出端G(N)，从而使得第一节点Q(N)的电位以及第N级扫描信号输出端G(N)输出的第N级扫描信号为第三电位VDD3。

最后，由于第一节点Q(N)的电位为第三电位VDD3，使得第七晶体管T7以及第八晶体管T8打开，低电平信号Vss经第七晶体管T7输出至第一节点Q(N)，低电平信号Vss经第八晶体管T8输出至第N级扫描信号输出端G(N)，从而将第一节点Q(N)的电位以及第N级扫描信号输出端G(N)的电位维持在第三电位VDD3。

可以理解的是，本申请实施例通过在第N级GOA单元100通过上拉模块102输出第一电位VDD1以及第二电位VDD2，并结合下拉模块103输出第三电位VDD3，从而实现两段式下拉，从而使得GOA电路可以输出高、中、低三个阶段电平的时序，进而节约成本以及降低开发难度。

相应的，本申请还提供一种显示面板。显示面板包括GOA电路。GOA电路用于提供显示面板显示画面所需的扫描信号。GOA电路为上述任一实施例所述GOA电路，具体可参阅上述内容。

具体的，请参阅图6，图6是本申请提供的显示面板的结构示意图。显示面板1000包括显示区域AA以及在显示区域AA外侧的非显示区域。非显示区域上设置有GOA电路200。GOA电路200包括多级级联的GOA单元。其中，GOA电路200设置在显示面板1000的两侧。

在本申请实施例提供的显示面板1000中，通过上拉模块输出第一电位以及第二电位，并结合下拉模块输出第三电位，从而使得GOA电路可以输出高、中、低三个阶段电平的时序，进而节约成本以及降低开发难度。

需要说明的是，本申请提供的显示面板1000以GOA电路200设置在显示区域AA两侧的双侧驱动方式为例进行介绍，但不能理解为对本申请的限制。在一些实施例中，也可根据显示面板1000的实际需求采用单侧驱动或其他驱动方式，本申请对此作具体限定。

以上对本申请提供的GOA电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括多级级联的GOA单元，其中，第N级GOA单元包括上拉控制模块、上拉模块、下拉模块以及下拉维持模块；

所述上拉控制模块接入上拉控制信号以及第N-m级扫描信号，并电性连接于第一节点，所述上拉控制模块用于在所述上拉控制信号的控制下将所述第N-m级扫描信号输出至所述第一节点，N和m均为大于0的整数，且N>m；

所述上拉模块接入第一时钟信号、第二时钟信号以及高电平信号，并电性连接于所述第一节点和第N级扫描信号输出端，所述上拉模块用于根据所述第一时钟信号以及所述第二时钟信号，将所述第N级扫描信号输出端的电位上拉至第一电位，所述上拉模块还用于根据所述第一时钟信号以及所述高电平信号，将所述第N级扫描信号输出端的电位上拉至第二电位；

所述下拉模块接入低电平信号以及第N+m级扫描信号，并电性连接于所述第一节点以及所述第N级扫描信号输出端，所述下拉模块用于根据所述第N+m级扫描信号以及所述低电平信号，下拉所述第一节点的电位以及本级扫描信号输出端的电位至第三电位；

所述下拉维持模块接入所述低电平信号，并电性连接于所述第一节点以及所述第N扫描信号输出端，所述下拉维持模块用于将所述第一节点的电位以及所述第N级扫描信号输出端的电位维持在所述第三电位。

2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第一晶体管；

所述第一晶体管的栅极接入所述上拉控制信号，所述第一晶体管的源极和漏极中的一者接入所述第N-m级扫描信号，所述第一晶体管的源极和漏极中的另一者电性连接于所述第一节点。

3.根据权利要求2所述的GOA电路，其特征在于，所述上拉模块包括第二晶体管、第三晶体管、第四晶体管以及第一反相器；

所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极和漏极中的一者接入所述第一时钟信号，所述第二晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端；

所述第三晶体管的栅极电性连接于所述第N级扫描信号输出端，所述第三晶体管的源极和漏极中的一者接入所述第二时钟信号，所述第三晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端；

所述第四晶体管的栅极电性连接于所述第一反相器的输出端，所述第四晶体管的源极和漏极中的一者接入所述高电平信号，所述第四晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端；

所述第一反相器的输入端接入所述第一时钟信号。

4.根据权利要求3所述的GOA电路，其特征在于，所述下拉模块包括第五晶体管以及第六晶体管；

所述第五晶体管的栅极接入所述第N+m级扫描信号，所述第五晶体管的源极和漏极中的一者接入所述低电平信号，所述第五晶体管的源极和漏极中的另一者电性连接于所述第一节点；

所述第六晶体管的栅极接入所述第N+m级扫描信号，所述第六晶体管的源极和漏极中的一者接入所述低电平信号，所述第六晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端。

5.根据权利要求4所述的GOA电路，其特征在于，所述下拉维持模块包括第七晶体管、第八晶体管以及第二反相器；

所述第七晶体管的栅极电性连接于所述第二反相器的输出端，所述第七晶体管的源极和漏极中的一者接入所述低电平信号，所述第七晶体管的源极和漏极中的另一者电性连接于所述第一节点；

所述第二反相器的输入端电性连接于所述第一节点；

所述第八晶体管的栅极电性连接于所述第二反相器的输出端，所述第八晶体管的源极和漏极中的一者接入所述低电平信号，所述第八晶体管的源极和漏极中的另一者电性连接于所述第N级扫描信号输出端。

6.根据权利要求5所述的GOA电路，其特征在于，所述GOA电路还包括第九晶体管以及存储电容；

所述第九晶体管的栅极电性连接于所述第一节点，所述第九晶体管的源极和漏极中的一者接入所述第一时钟信号，所述第九晶体管的源极和漏极中的另一者电性连接于第N级级传信号输出端；

所述存储电容的第一端电性连接于所述第一节点，所述存储电容的第二端电性连接于所述第N级扫描信号输出端。

7.根据权利要求6所述的GOA电路，其特征在于，所述上拉控制信号为所述第N-m级级传信号输出端输出的第N-m级级传信号。

8.根据权利要求1所述的GOA电路，其特征在于，所述第三电位、所述第二电位以及所述第一电位的值依次递增。

9.根据权利要求1所述的GOA电路，其特征在于，所述第二时钟信号的高电位值大于所述第一时钟信号的高电位值。

10.一种显示面板，其特征在于，所述显示面板包括显示区域以及在所述显示区域外侧的非显示区域，所述非显示区域设置有如权利要求1-9任一项所述的GOA电路。

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