CN110136669A - 移位寄存器单元及其驱动方法和栅极驱动电路 - Google Patents

Abstract

本公开实施例提供了一种移位寄存器单元及其驱动方法和栅极驱动电路。移位寄存器单元包括：输入电路，被配置为接收输入信号并将输入信号提供至移位寄存器单元的第一上拉节点；输出电路，被配置为接收时钟信号并在移位寄存器单元的第二上拉节点的电位的控制下基于时钟信号在移位寄存器单元的输出信号端提供输出信号；第一控制电路，被配置为接收第一控制信号并在第一控制信号和第二上拉节点的电位的控制下控制输出信号端的电位；以及第二控制电路，连接在第一上拉节点与第二上拉节点之间，第二控制电路被配置为接收第二控制信号并在第二控制信号和第一上拉节点的电位的控制下控制第二上拉节点的电位。

Description

移位寄存器单元及其驱动方法和栅极驱动电路

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其驱动方法和栅极驱动电路。

背景技术

液晶显示技术中，在显示面板上布置像素单元阵列，并利用级联的移位寄存器单元产生用于驱动像素单元的驱动信号。驱动信号的产生依赖于移位寄存器单元的上拉节点的电位。移位寄存器单元的上拉节点通常连接各种晶体管，这会导致上拉节点的电位不稳定，从而使移位寄存器产生的驱动信号异常。

发明内容

本公开实施例提供了一种移位寄存器单元及其驱动方法和一种栅极驱动电路。

根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：

输入电路，被配置为接收输入信号并将所述输入信号提供至所述移位寄存器单元的第一上拉节点；

输出电路，被配置为接收时钟信号并在所述移位寄存器单元的第二上拉节点的电位的控制下基于所述时钟信号在所述移位寄存器单元的输出信号端提供输出信号；

第一控制电路，被配置为接收第一控制信号并在所述第一控制信号和所述第二上拉节点的电位的控制下控制所述输出信号端的电位；以及

第二控制电路，连接在所述第一上拉节点与所述第二上拉节点之间，所述第二控制电路被配置为接收第二控制信号并在所述第二控制信号和所述第一上拉节点的电位的控制下控制所述第二上拉节点的电位。

例如，所述第二控制电路包括：稳压子电路，连接在所述第一上拉节点和所述第二上拉节点之间，所述稳压子电路被配置为接收第二控制信号并在所述第一上拉节点的电位的控制下将所述第二控制信号提供至所述第二上拉节点。

例如，所述稳压子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一极连接至所述第二上拉节点，所述第一晶体管的第二极连接至所述第一上拉节点，所述第二晶体管的栅极连接至所述第一上拉节点，所述第二晶体管的第一极连接至用于提供所述第二控制信号的第二控制信号端，所述第二晶体管的第二极连接至所述第二上拉节点。

例如，所述移位寄存器单元还包括第一复位电路，连接至所述第二上拉节点，所述第一复位电路被配置为接收复位信号，并在所述复位信号的控制下将所述第二上拉节点复位。

例如，所述第一复位电路包括第三晶体管(M16)，所述第三晶体管的栅极连接至用于提供所述复位信号的复位信号端，所述第三晶体管的第一极连接至用于提供参考电平的参考信号端，所述第三晶体管的第二极连接至所述第二上拉节点。

例如，所述移位寄存器单元还包括：第二复位电路，连接至所述第一上拉节点，所述第二复位电路被配置为接收复位信号并在所述复位信号的控制下将所述第一上拉节点复位。

根据本公开实施例的另一方面，提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元，其中N为大于1的整数，每个移位寄存器单元连接为接收输入信号、时钟信号、第一控制信号和第二控制信号并产生输出信号。

根据本公开实施例的又一方面，提供了一种上述移位寄存器单元的驱动方法，包括：

向所述移位寄存器单元施加输入信号、时钟信号、第一控制信号和第二控制信号，使得所述移位寄存器单元产生输出信号，其中所述第二控制电路在所述第二控制信号和所述第一上拉节点的电位的控制下控制所述第二上拉节点的电位。

例如，所述第二控制电路在所述第二控制信号和所述第一上拉节点的电位的控制下控制所述第二上拉节点的电位包括：

当所述第一上拉节点为高电平时，所述第二控制电路将所述第二控制信号提供至所述第二上拉节点。

例如，所述驱动方法还包括：向所述移位寄存器单元施加复位信号，所述第二控制电路根据所述复位信号将所述第二上拉节点复位。

例如，所述第二控制信号为恒定电压信号。

例如，所述第二控制信号的电压满足Vgh＜V1＜2*Vgh，其中V1表示所述第二控制信号的电压，Vgh表示第一控制信号和/或时钟信号的高电平值。

附图说明

图1示出了根据本公开实施例的移位寄存器单元的示意框图。

图2示出了根据本公开一实施例的移位寄存器单元的示意电路图。

图3示出了根据本公开另一实施例的移位寄存器单元的示意电路图。

图4示出了根据本公开实施例的栅极驱动电路的示意框图。

图5示出了根据本公开实施例的移位寄存器单元的驱动方法的示意流程图。

图6示出了根据本公开实施例的移位寄存器单元的驱动方法的信号时序图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为高电平、“第二电平”为低电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。

本公开提供了一种移位寄存器单元及其驱动方法和栅极驱动电路，通过在移位寄存器单元中设置位于第一上拉节点和第二上拉节点之间的第二控制电路，能够使第二上拉节点的电位处于期望的范围内，从而避免由于上拉节点的电位不稳定而导致输出信号异常。

图1示出了根据本公开实施例的移位寄存器单元的示意框图。

如图1所示，移位寄存器单元100包括输入电路110、输出电路120、第一控制电路130和第二控制电路140。

输入电路110连接至第一上拉节点PU1和输入信号端IN。输入电路110可以在输入信号端IN接收输入信号并将所述输入信号提供至第一上拉节点PU1。

输出电路120连接至输出信号端OUT、第二上拉节点PU2和时钟信号端CLK。输出电路120可以在时钟信号端CLK接收时钟信号并在第二上拉节点PU2的电位的控制下基于所述时钟信号在输出信号端OUT提供输出信号。

第一控制电路130连接至第一控制信号端CTR1、第二上拉节点PU2和输出信号端OUT。第一控制电路130可以例如在第一控制信号端CTR1接收第一控制信号并在所述第一控制信号和第二上拉节点PU2的电位的控制下控制输出信号端OUT的电位。在一些实施例中，如图1所示，第一控制电路130可以包括下拉子电路131和下拉控制子电路132。下拉子电路131连接至输出信号端OUT和下拉节点PD。下拉子电路131可以在下拉节点PD的电位的控制下下拉输出信号端OUT的电位。下拉控制子电路132连接至第二上拉节点PU2、下拉节点PD和第一控制信号端CTR1。下拉控制子电路132可以在第一控制信号端CTR1接收第一控制信号并在所述第一控制信号和第二上拉节点PU2的电位的控制下控制下拉节点PD的电位。

第二控制电路140连接在第一上拉节点PU1与所述第二上拉节点PU2之间。第二控制电路140可以例如在第二控制信号端CTR2接收第二控制信号并在第二控制信号和第一上拉节点PU1的电位的控制下控制第二上拉节点PU2的电位。

本公开的实施例通过设置第二控制电路，将上拉节点分隔为第一上拉节点和第二上拉节点，其中第二上拉节点用于控制输出信号产生，利用第二控制电路可以将第二上拉节点PU2控制在期望的电压范围内，从而避免由于上拉节点电位不稳定(例如由于与上拉节点连接的各种晶体管导致的上拉节点漏电)造成输出信号异常。

图2示出了根据本公开一实施例的移位寄存器单元的示意电路图。

类似于图1的实施例，移位寄存器单元200包括输入电路、输出电路、第一控制电路、第二控制电路和第二复位电路。

输入电路可以将输入信号端IN提供的输入信号提供至第一上拉节点。在图2中，输入电路包括晶体管M1。晶体管M1的栅极和第一极连接至输入信号端IN，第二极连接至第一上拉节点PU1。当输入信号端IN为高电平时，晶体管M1导通，使得将输入信号端IN的输入信号提供至第一上拉节点PU1。

输出电路可以在第二上拉节点PU2的电位的控制下将时钟信号端CLK提供的时钟信号提供至输出信号端OUT。在图2中，输出电路包括晶体管M3和电容C1。晶体管M3的栅极连接至第二上拉节点PU2，第一极连接至时钟信号端CLK，第二极连接至输出信号端OUT。电容C1的第一端连接至第二上拉节点PU2，第二端连接至输出信号端OUT。当第二上拉节点PU2为高电平时，晶体管M3导通，此时如果时钟信号端CLK为低电平，则输出信号端OUT处输出低电平的输出信号，如果时钟信号端CLK为高电平，则输出信号端OUT处输出高电平的输出信号。

第一控制电路可以包括下拉控制子电路和下拉子电路。

在图2中，下拉控制子电路包括晶体管M5、M6、M7和M8。晶体管M5的栅极连接至节点PD_CN，第一极连接至第一控制信号端CTR1，第二极连接至下拉节点PD，晶体管M6的栅极连接至第二上拉节点PU2，第一极连接至参考信号端VSS，第二极连接至下拉节点PD，晶体管M7的栅极连接至第二上拉节点PU2，第一极连接至参考信号端VSS，第二极连接至节点PD_CN。在图2的实施例中，第一控制信号端CTR1可以提供高电平的电压信号。当第二上拉节点PU2为低电平时，第一控制信号端CTR1的高电平使晶体管M8导通，第二上拉节点PU2的低电平使晶体管M6和M7关断，第一控制信号端CTR1的高电平通过晶体管M8被提供至节点PD_CN，使得晶体管M5导通，从而使下拉节点PD为高电平。当第二上拉节点PU2为高电平时，第一控制信号端CTR1的高电平使晶体管M8导通，第二上拉节点PU2的高电平使晶体管M6和M7导通。晶体管M7的导通使节点PD_CN被下拉到参考信号端VSS的参考电平(低电平)，晶体管M5关断。晶体管M6的导通使下拉节点PD被下拉至参考信号端VSS的低电平。

在图2中，下拉子电路包括晶体管M10。晶体管M10的栅极连接至下拉节点PD，第一极连接至参考信号端VSS，第二极连接至输出信号端OUT。当下拉节点PD为高电平时，晶体管M10导通，从而将输出信号端OUT下拉至参考信号端VSS的低电平。在一些实施例中，下拉子电路还可以用于在下拉节点PD的电位的控制下将第一上拉节点PU1下拉到参考信号端VSS的参考电平。例如，如图2所示，下拉子电路还可以包括晶体管M9。晶体管M9的栅极连接至下拉节点PD，第一极连接至参考信号端VSS，第二极连接至第一上拉节点PU1。当下拉节点PD为高电平时，晶体管M9导通，从而将第一上拉节点PU1下拉到参考信号端VSS的低电平。

第二控制电路包括稳压子电路241。如图2所示，稳压子电路241连接在第一上拉节点PU1和所述第二上拉节点PU2之间，并且与提供第二控制信号的第二控制信号端CTR2相连。稳压子电路241可以在第二控制信号端CTR2接收第二控制信号并在第一上拉节点PU1的电位的控制下将第二控制信号CTR2提供至所述第二上拉节点。

例如，如图2所示，稳压子电路241包括晶体管M13(第一晶体管)和晶体管M14(第二晶体管)。晶体管M13的栅极和第一极连接至第二上拉节点PU2，晶体管M13的第二极连接至第一上拉节点PU1。晶体管M14的栅极连接至第一上拉节点PU1，晶体管M14的第一极连接至第二控制信号端CTR2，晶体管M14的第二极连接至第二上拉节点PU2。晶体管M13起到隔离第一上拉节点PU1和第二上拉节点PU2的作用，晶体管M14起到稳定第二上拉节点PU2的电位的作用。

第二控制信号端CTR2可以提供恒定电压信号(例如电压V1)作为第二控制信号，可以将电压V1设置在期望电压范围内。例如，可以将电压V1设置成Vgh＜V1＜2*Vgh，其中Vgh表示时钟信号端CLK提供的时钟信号的高电平值和/或第一控制信号端CTR1提供的第一控制信号的高电平值。当第一上拉节点PU1为高电平时，晶体管M14导通，第二控制信号端CTR2的电压V1被提供至第二上拉节点PU2。通过这种方式，使得第二上拉节点PU2的高电位能够处于期望的电压范围内(例如大于Vgh并且小于2*Vgh)，从而避免了由于上拉节点的电位不稳定而导致输出信号异常。

在一些实施例中，移位寄存器单元200还可以包括第一复位电路242，如图2所示。第一复位电路242可以例如在复位信号端RST接收复位信号并在复位信号的控制下将第二上拉节点PU2复位。在图2中，第一复位电路242包括晶体管M15。晶体管M15的栅极连接至复位信号端RST，第一极连接至参考信号端VSS，第二极连接至第二上拉节点PU2。当复位信号端RST提供的复位信号为高电平时，晶体管M15导通，从而将第二上拉节点PU2复位至参考信号端VSS的参考电平。

在一些实施例中，移位寄存器单元100还可以包括第二复位电路。第二复位电路连接至第一上拉节点PU1和复位信号端RST，可以在复位信号端RST接收复位信号并在所述复位信号的控制下将所述第一上拉节点PU1复位。在图2中，第二复位电路包括晶体管M2，晶体管M2的栅极连接至复位信号端RST，第一极连接至参考信号端VSS，第二极连接至第一上拉节点PU1。参考信号端VSS可以提供参考电平。当复位信号端RST为高电平时，晶体管M2导通，从而将第一上拉节点PU1复位到参考信号端VSS的参考电平。在一些实施例中，复位电路还可以包括晶体管M4，晶体管M4用于根据复位信号端RST提供的复位信号将输出信号端OUT复位。晶体管M4的栅极连接至复位信号端RST，第一极连接到参考信号端VSS，第二极连接到输出信号端OUT。当复位信号端RST为高电平时，晶体管M4导通，从而将输出信号端OUT复位到参考信号端VSS的参考电平。

图3示出了根据本公开另一实施例的移位寄存器单元的示意电路图。图3的移位寄存器单元300与图2的移位寄存器单元200类似，区别至少在于图3的移位寄存器单元300还包括第三控制电路(包括晶体管M11和M12)。为了简明起见，下面将主要对区别部分进行详细描述。

如图3所示，移位寄存器单元300包括输入电路、输出电路、第一控制电路、第二控制电路、第一复位电路和第二复位电路。移位寄存器单元300的输入电路、输出电路、第一控制电路、第一复位电路和第二复位电路可以分别由以上参考图2描述的输入电路、输出电路、第一控制电路、第一复位电路和第二复位电路来实现。在图3中，第二控制电路包括稳压子电路341，其中稳压子电路341可以由上述稳压子电路241来实现。图3中的第一复位电路342可以由上述第一复位电路242来实现。

除此之外，移位寄存器单元300还包括第三控制电路，用于稳定第一上拉节点PU1和输出信号端OUT的电压。在图3中，第三控制电路包括M11和M12。晶体管M12的栅极连接至第一控制信号端CTR1，第一极连接至输入信号端IN，第二极连接至第一上拉节点PU1。晶体管M11的栅极连接至第一控制信号端CTR1，第一极连接至参考信号端VSS，第二极连接至输出信号端OUT。第三控制电路可以在第一控制信号端CTR1提供的第一控制信号的控制下，将输入信号端IN的输入信号提供至第一上拉节点PU1和下拉输出信号端OUT的电位。例如，在图3中，当第一控制信号端CTR1为高电平时，晶体管M11和M12导通。晶体管M12的导通使输入信号端IN的电平被提供至第一上拉节点PU1，晶体管M11的导通使输出信号端OUT被下拉至参考信号端VSS的参考电平。可以将第一控制信号端CTR1的第一控制信号设置成使得：当输入信号端IN的输入信号为高电平时，晶体管M12和M10导通，从而使第一上拉节点PU1稳定在高电平，而输出信号端OUT稳定在低电平；当输入信号端IN的输入信号为低电平时，晶体管M11和12关断，从而使第三控制电路不影响第一上拉节点PU1和输出信号端OUT的电位。下文将对此进一步详细描述。

虽然上述实施例以特定的结构描述了移位寄存器单元的输入电路、输出电路、第一控制电路、第一复位电路、第二复位电路和第三控制电路，然而本公开实施例不限于此。本公开实施例的第二控制电路可以应用于任何其他结构的移位寄存器单元。例如，移位寄存器单元可以根据需要采用其他结构的输入电路、输出电路和第一控制电路，移位寄存器单元可以采用或不采用第三控制电路和/或第二复位电路，移位寄存器单元也可以采用其他结构的第三控制电路和/或第二复位电路，移位寄存器单元还可以根据需要包括具有其他功能的电路、元件等等，在此不再赘述。

图4示出了根据本公开实施例的栅极驱动电路的示意框图。如图4所示，栅极驱动电路400可以包括N级级联的移位寄存器单元，其中N为大于1的整数。图4中为了简明起见仅示出了前6级移位寄存器单元GOA1至GOA6，本领域技术人员应清楚，本公开实施例的栅极驱动电路中移位寄存器单元的数量不限于此。栅极驱动电路400中的移位寄存器单元可以由以上参考图1至图3描述的任意实施例中的移位寄存器单元来实现。

如图4所示，第n级移位寄存器单元GOA<n>的输入信号IN端连接第n-1级移位寄存器单元GOA<n-1>的输出信号端OUT，第n级移位寄存器单元GOA<n>的输出信号端OUT连接至第n+1级移位寄存器单元GOA<n+1>的输入信号端IN，第n级移位寄存器单元GOA<n>的复位信号端RST连接至第n+1级移位寄存器单元GOA<n+1>的输出信号端OUT，其中n为整数，1＜n＜N。

例如，在图4中，第2级移位寄存器单元GOA<2>的输入信号IN端连接第1级移位寄存器单元GOA<1>的输出信号端OUT，第2级移位寄存器单元GOA<2>的输出信号端OUT连接至第3级移位寄存器单元GOA<3>的输入信号端IN，第2级移位寄存器单元GOA<2>的复位信号端RST连接至第3级移位寄存器单元GOA<3>的输出信号端OUT，以此类推。其中第一级移位寄存器单元GOA<1>的输入信号端IN连接为接收输入信号STV，第一级移位寄存器单元GOA<N>的复位信号端连接为接收复位信号。

在图4中，每个移位寄存器单元的时钟信号端CLK连接为接收时钟信号CLKA，第一控制信号端CTR1连接为接收第一控制信号CLKB，第二控制信号端CTR2连接为接收具有恒定电压V1的第二控制信号，参考信号端VSS连接为接收参考电压Vss，并在输出信号端OUT提供相应的输出信号，用于驱动显示面板上相应的像素单元。例如，移位寄存器单元GOA<1>的输出信号端OUT提供输出信号OUT<1>，移位寄存器单元GOA<2>的输出信号端OUT提供输出信号OUT<2>，以此类推。

虽然上述实施例中以特定的级联方式描述了栅极驱动电路的结构，然而本公开的实施例不限于此。栅极驱动电路中的移位寄存器单元可以根据需要采用其他的级联方式。

图5示出了根据本公开实施例的移位寄存器单元的驱动方法的示意流程图。该驱动方法可以适用于以上参考图1至图4描述的任意实施例中的移位寄存器单元。

在步骤S501，向移位寄存器单元施加输入信号、时钟信号、第一控制信号和第二控制信号。

在步骤S502，所移位寄存器单元产生输出信号，其中所述第二控制电路在第二控制信号和第一上拉节点的电位的控制下控制第二上拉节点的电位。例如当第一上拉节点为高电平时，第二控制电路可以将所述第二控制信号提供至所述第二上拉节点。

例如还可以向移位寄存器单元施加复位信号，第二控制电路根据所述复位信号将第二上拉节点复位。

虽然上述实施例以特定的顺序描述了方法的步骤，然而本领域技术人员应清楚，本公开实施例的驱动方法的步骤不限于以此顺序来执行，可以根据需要按照其他顺序执行。

图6示出了根据本公开实施例的移位寄存器单元的驱动方法的信号时序图。在图6中以上述图3的移位寄存器单元300为例进行了示意，下面将结合移位寄存器单元300的结构来进行描述。

如图6所示，施加到时钟信号端CLK的时钟信号为周期信号，施加到第一控制信号端CTR1的第一控制信号为时钟信号的反相信号，施加到第二控制信号端CTR2的第二控制信号可以在移位寄存器单元的工作期间为高电平，例如第二控制信号可以是电压为V1的恒定电压信号。例如可以将电压V1设置成Vgh＜V1＜2*Vgh，其中Vgh表示时钟信号和/或第一控制信号的高电平值。当然本公开的实施例不限于此，电压V1可以根据需要来设置，例如根据移位寄存器单元的电路结构和参数来设置成其他的值。

在时段T1，输入信号端IN为高电平，时钟信号端CLK为低电平，第一控制信号端CTR1为高电平。

输入信号端IN的高电平使晶体管M1导通，使得第一上拉节点PU1为高电平。上拉节点PU1的高电平使晶体管M14导通，从而将第二控制信号端CTR2的电压V1输入至第二上拉节点PU2。第二上拉节点PU2的高电平使晶体管M3导通，并且电容C1开始充电。此时由于时钟信号端CLK为低电平，晶体管M3的导通使输出信号端OUT也为低电平。

第二上拉节点PU2的高电平还使晶体管M6和M7导通，从而如上文描述的，下拉节点PD被下拉至低电平。下拉节点PD的低电平使晶体管M9和M10关断。另外，在时段T1中，由于第一控制信号端CTR1为高电平，使得晶体管M11和M12导通，从而使第一上拉节点PU1稳定在高电平，输出信号端OUT稳定在低电平。

在时段T2，输入信号端IN为低电平，时钟信号端CLK为高电平，第一控制信号端CTR1为低电平。输入信号端IN的低电平使晶体管M1关断，第一控制信号端CTR1的低电平使晶体管M11和M12关断。电容C1的存在使第二上拉节点PU2保持高电平，从而使晶体管M13导通，使第一上拉节点PU1也为高电平。第一上拉节点PU1的高电平使晶体管M14导通，从而第二上拉节点PU2稳定在电压V1。此时由于晶体管M3处于导通状态并且时钟信号端CLK2变为高电平，时钟信号端CLK的高电平被提供至输出信号端OUT。另外，第二上拉节点PU2的高电平还使下拉节点PD继续保持在低电平。

在时段T3，复位信号端RST为高电平，时钟信号端CLK为低电平，第一控制信号端CTR1为高电平。复位信号端RST的高电平使晶体管M2、M4和M15导通，从而分别将第一上拉节点PU1、第二上拉节点PU2和输出信号端OUT复位至低电平。第一上拉节点PU1的低电平使晶体管M14关断，第二上拉节点PU2的低电平使晶体管M3关断。第二上拉节点PU2的低电平还使晶体管M6和M7关断。此时由于第一控制信号端CTR1为高电平，晶体管M8导通，使得节点PD_CN为高电平，从而将晶体管M5导通，第一控制信号端CTR1的高电平被提供至下拉结点PD。下拉节点PD的高电平使晶体管M9和M10导通，从而将第一上拉节点PU1和输出信号端OUT下拉至低电平。

在时段T3之后，第二上拉节点PU2的低电平使得晶体管M6和M7保持关断，从而当第一控制信号端CTR1为高电平时，第一下拉节点PD为高电平，当第一控制信号端CTR1为低电平时，第一下拉节点PD为低电平，如图6所示。

虽然上述实施例中以特定的信号时序为例进行了描述，然而本公开实施例不限于此。输入信号、时钟信号、第一控制信号和复位信号的时序可以根据移位寄存器单元的结构以及栅极驱动电路的连接方式而设置成其他形式，在此不再赘述。

本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。

在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (12)

1.一种移位寄存器单元，包括：

输入电路，被配置为接收输入信号并将所述输入信号提供至所述移位寄存器单元的第一上拉节点；

输出电路，被配置为接收时钟信号并在所述移位寄存器单元的第二上拉节点的电位的控制下基于所述时钟信号在所述移位寄存器单元的输出信号端提供输出信号；

第一控制电路，被配置为接收第一控制信号并在所述第一控制信号和所述第二上拉节点的电位的控制下控制所述输出信号端的电位；以及

第二控制电路，连接在所述第一上拉节点与所述第二上拉节点之间，所述第二控制电路被配置为接收第二控制信号并在所述第二控制信号和所述第一上拉节点的电位的控制下控制所述第二上拉节点的电位。

2.根据权利要求1所述的移位寄存器单元，其中，所述第二控制电路包括：稳压子电路，连接在所述第一上拉节点和所述第二上拉节点之间，所述稳压子电路被配置为接收第二控制信号并在所述第一上拉节点的电位的控制下将所述第二控制信号提供至所述第二上拉节点。

3.根据权利要求2所述的移位寄存器单元，其中，所述稳压子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一极连接至所述第二上拉节点，所述第一晶体管的第二极连接至所述第一上拉节点，所述第二晶体管的栅极连接至所述第一上拉节点，所述第二晶体管的第一极连接至用于提供所述第二控制信号的第二控制信号端，所述第二晶体管的第二极连接至所述第二上拉节点。

4.根据权利要求1所述的移位寄存器单元，还包括：第一复位电路，连接至所述第二上拉节点，所述第一复位电路被配置为接收复位信号，并在所述复位信号的控制下将所述第二上拉节点复位。

5.根据权利要求4所述的移位寄存器单元，其中，所述第一复位电路包括第三晶体管，所述第三晶体管的栅极连接至用于提供所述复位信号的复位信号端，所述第三晶体管的第一极连接至用于提供参考电平的参考信号端，所述第三晶体管的第二极连接至所述第二上拉节点。

6.根据权利要求1所述的移位寄存器单元，还包括：第二复位电路，连接至所述第一上拉节点，所述第二复位电路被配置为接收复位信号并在所述复位信号的控制下将所述第一上拉节点复位。

7.一种栅极驱动电路，包括N级级联的根据权利要求1至6中任一项所述的移位寄存器单元，其中N为大于1的整数，每个移位寄存器单元连接为接收输入信号、时钟信号、第一控制信号和第二控制信号并产生输出信号。

8.一种根据权利要求1至6中任一项所述的移位寄存器单元的驱动方法，包括：

向所述移位寄存器单元施加输入信号、时钟信号、第一控制信号和第二控制信号，使得所述移位寄存器单元产生输出信号，其中所述第二控制电路在所述第二控制信号和所述第一上拉节点的电位的控制下控制所述第二上拉节点的电位。

9.根据权利要求8所述的驱动方法，其中，所述第二控制电路在所述第二控制信号和所述第一上拉节点的电位的控制下控制所述第二上拉节点的电位包括：

当所述第一上拉节点为高电平时，所述第二控制电路将所述第二控制信号提供至所述第二上拉节点。

10.根据权利要求8所述的驱动方法，还包括：向所述移位寄存器单元施加复位信号，所述第二控制电路根据所述复位信号将所述第二上拉节点复位。

11.根据权利要求8至10中任一项所述的驱动方法，其中，所述第二控制信号为恒定电压信号。

12.根据权利要求11所述的驱动方法，其中，所述第二控制信号的电压满足Vgh＜V1＜2*Vgh，其中V1表示所述第二控制信号的电压，Vgh表示第一控制信号和/或时钟信号的高电平值。