CN110767256A - 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备 - Google Patents

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Abstract

本公开的实施例提供了一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示设备。所述移位寄存器单元包括：第一移位寄存器，被配置为在所述第一移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第一时钟信号端的信号产生第一控制输出信号和第二控制输出信号；以及第二移位寄存器，被配置为在所述第二移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第三时钟信号端的信号产生第二输出信号；其中所述第一移位寄存器的第一下拉节点连接至所述第二移位寄存器的第二下拉节点，所述第一移位寄存器的第二下拉节点连接至所述第二移位寄存器的第一下拉节点。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其驱动方法、一种栅极驱动电路和一种显示设备。
背景技术
在显示领域，特别是在OLED显示设备中，阵列基板行驱动(GOA，Gate Driver OnArray)技术由于能够减少面板不良和降低成本而得到广泛应用。在GOA技术中，通过多个移位寄存器的级联来产生多级驱动信号，以用于驱动面板上的各个像素行。对于GOA电路来说，如何减小其占用空间以实现窄边框受到越来越多的关注。
发明内容
本公开的一方面提供了一种移位寄存器单元，包括：
第一移位寄存器，具有上拉节点、第一下拉节点和第二下拉节点，所述第一移位寄存器被配置为将第一输入信号端的信号输入至所述第一移位寄存器的上拉节点，以及在所述第一移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第一时钟信号端的信号产生第一控制输出信号和第二控制输出信号并分别提供至第一控制输出信号端和第二控制输出信号端，并且基于第二时钟信号端的信号产生第一输出信号并提供至第一输出信号端；以及
第二移位寄存器，具有上拉节点、第一下拉节点和第二下拉节点，所述第二移位寄存器被配置为将第二输入信号端的信号传输至所述第二移位寄存器的上拉节点，以及在所述第二移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第三时钟信号端的信号产生第二输出信号并提供至第二输出信号端；
其中所述第一移位寄存器的第一下拉节点连接至所述第二移位寄存器的第二下拉节点，所述第一移位寄存器的第二下拉节点连接至所述第二移位寄存器的第一下拉节点。
例如，所述第一移位寄存器包括：
第一输入电路，连接至所述第一输入信号端和所述第一移位寄存器的上拉节点，所述第一输入电路被配置为将所述第一输入信号端的信号输入至所述第一移位寄存器的上拉节点；
第一控制电路，连接至所述第一移位寄存器的上拉节点和所述第一移位寄存器的第一下拉节点，所述第一控制电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下控制所述第一移位寄存器的第一下拉节点的电位，
第一控制输出电路，连接至所述第一移位寄存器的上拉节点、所述第一时钟信号端和所述第一控制输出信号端，所述第一控制输出电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下，基于所述第一时钟信号端的信号产生第一控制输出信号并提供至所述第一控制输出信号端；
第二控制输出电路，连接至所述第一移位寄存器的上拉节点、所述第一时钟信号端和所述第二控制输出信号端，所述第二控制输出电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下，基于所述第一时钟信号端的信号产生第二控制输出信号并提供至所述第二控制输出信号端；
第一输出电路，连接至所述第一移位寄存器的上拉节点、所述第二时钟信号端和所述第一输出信号端，所述第一输出电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下，基于所述第二时钟信号端的信号产生第一输出信号并提供至所述第一输出信号端；以及
第一下拉电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第一控制输出信号端、所述第二控制输出信号端和所述第一输出信号端，所述第一下拉电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第一控制输出信号端、所述第二控制输出信号端和所述第一输出信号端的电位。
例如，所述第二移位寄存器包括：
第二输入电路，连接至所述第二输入信号端和所述第二移位寄存器的上拉节点，所述第二输入电路被配置为将所述第二输入信号端的信号输入至所述第二移位寄存器的上拉节点；
第二控制电路，连接至所述第二移位寄存器的上拉节点和所述第二移位寄存器的第一下拉节点，所述第二控制电路被配置为在所述第二移位寄存器的上拉节点的电位的控制下控制所述第二移位寄存器的第一下拉节点的电位；
第二输出电路，连接至所述第二移位寄存器的上拉节点、所述第三时钟信号端和所述第二输出信号端，所述第二输出电路被配置为在所述第二移位寄存器的上拉节点的电位的控制下，基于所述第三时钟信号端的信号产生第二输出信号并提供至所述第二输出信号端；以及
第二下拉电路，连接至所述第二移位寄存器的第一下拉节点和第二下拉节点以及所述第二输出信号端，所述第二下拉电路被配置为在所述第二移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第二输出信号端的电位。
例如，所述第一控制输出电路包括第一晶体管，所述第一晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第一晶体管的第一极连接至所述第一时钟信号端，所述第一晶体管的第二极连接至所述第一控制输出信号端；并且所述第二控制输出电路包括第二晶体管，所述第二晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第二晶体管的第一极连接至所述第一时钟信号端，所述第二晶体管的第二极连接至所述第二控制输出信号端。
例如，所述第一控制电路包括：
第三晶体管，所述第三晶体管的栅极和第一极连接至第一电源信号端，所述第三晶体管的第二极连接至所述第一移位寄存器的第一下拉节点；以及
第四晶体管，所述第四晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第四晶体管的第一极连接至参考信号端，所述第四晶体管的第二极连接至所述第一移位寄存器的第一下拉节点。
例如，所述第一下拉电路包括：
第一下拉子电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第一控制输出信号端，所述第一下拉子电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第一控制输出信号端的电位；
第二下拉子电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第二控制输出信号端，所述第二下拉子电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第二控制输出信号端的电位；以及
第三下拉子电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第一输出信号端，所述第三下拉子电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第一输出信号端的电位。
例如，所述第一下拉子电路包括第五晶体管和第六晶体管，其中所述第五晶体管的栅极连接至所述第一移位寄存器的第一下拉节点，所述第五晶体管的第一极连接至所述参考信号端，所述第五晶体管的第二极连接至所述第一控制输出信号端，所述第六晶体管的栅极连接至所述第一移位寄存器的第二下拉节点，所述第六晶体管的第一极连接至所述参考信号端，所述第六晶体管的第二极连接至所述第一控制输出信号端；并且
所述第二下拉子电路包括第七晶体管和第八晶体管，其中所述第七晶体管的栅极连接至所述第一移位寄存器的第一下拉节点，所述第七晶体管的第一极连接至所述参考信号端，所述第七晶体管的第二极连接至所述第二控制输出信号端，所述第八晶体管的栅极连接至所述第一移位寄存器的第二下拉节点，所述第八晶体管的第一极连接至所述参考信号端，所述第八晶体管的第二极连接至所述第二控制输出信号端。
例如，所述第二控制电路包括：
第九晶体管，所述第九晶体管的栅极和第一极连接至第二电源信号端，所述第九晶体管的第二极连接至所述第二移位寄存器的第一下拉节点；以及
第十晶体管，所述第十晶体管的栅极连接至所述第二移位寄存器的上拉节点，所述第十晶体管的第一极连接至参考信号端，所述第十晶体管的第二极连接至所述第二移位寄存器的第一下拉节点。
例如，所述第一输出电路包括：
第十一晶体管，所述第十一晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第十一晶体管的第一极连接至所述第二时钟信号端，所述第十一晶体管的第二极连接至所述第一输出信号端；以及
第一电容，所述第一电容的第一端连接至所述第一移位寄存器的上拉结点，所述第一电容的第二端连接至所述第一输出信号端。
例如，所述第二输出电路包括：
第十二晶体管，所述第十二晶体管的栅极连接至所述第二移位寄存器的上拉节点，所述第十二晶体管的第一极连接至所述第三时钟信号端，所述第十二晶体管的第二极连接至所述第二输出信号端；以及
第二电容，所述第二电容的第一端连接至所述第二移位寄存器的上拉结点，所述第二电容的第二端连接至所述第二输出信号端。
例如，所述第一移位寄存器还包括：第一复位电路，连接至第一复位信号端和所述第一移位寄存器的上拉节点，所述第一复位电路被配置为在所述第一复位信号端的信号的控制下将所述第一移位寄存器的上拉节点复位。
例如，所述第二移位寄存器还包括：第二复位电路，连接至第二复位信号端和所述第二移位寄存器的上拉节点，所述第二复位电路被配置为在所述第二复位信号端的信号的控制下将所述第二移位寄存器的上拉节点复位。
本公开的另一方面提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元，其中，
第n级移位寄存器单元的第一输入信号端连接至第n-2级移位寄存器单元的第一控制输出信号端，所述第n级移位寄存器单元的第二输入信号端连接至第n-2级移位寄存器单元的第二控制输出信号端，其中n和N为大于1的整数，2＜n＜N-4；并且
第n级移位寄存器单元的第一复位信号端和第二复位信号端连接至第n+4级移位寄存器单元的第一控制输出信号端或第二控制输出信号端。
本公开的又一方面提供了一种显示设备，包括上述栅极驱动电路。
本公开的再一方面提供了一种上述移位寄存器单元的驱动方法，包括：
向第一输入信号端施加第一输入信号，向第一时钟信号端施加第一时钟信号，并且向第二时钟信号端施加第二时钟信号，第一移位寄存器将第一输入信号端的信号输入至所述第一移位寄存器的上拉节点，以及在所述第一移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第一时钟信号端的信号产生第一控制输出信号和第二控制输出信号并分别提供至第一控制输出信号端和第二控制输出信号端，并且基于第二时钟信号端的信号产生第一输出信号并提供至第一输出信号端；以及
向第二输入信号端施加第二输入信号，向第三时钟信号端施加第三时钟信号，第二移位寄存器将第二输入信号端的信号传输至所述第二移位寄存器的上拉节点，以及在所述第二移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第三时钟信号端的信号产生第二输出信号并提供至第二输出信号端。
附图说明
图1示出了根据本公开实施例的移位寄存器单元的框图。
图2示出了根据本公开另一实施例的移位寄存器单元的框图。
图3A示出了根据本公开实施例的移位寄存器单元中的第一移位寄存器的示例电路图。
图3B示出了根据本公开实施例的移位寄存器单元中的第二移位寄存器的示例电路图。
图4A示出了根据本公开实施例的移位寄存器单元中的第一移位寄存器的另一示例电路图。
图4B示出了根据本公开实施例的移位寄存器单元中的第二移位寄存器的另一示例电路图。
图5示出了根据本公开实施例的栅极驱动电路的框图。
图6示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。
图7示出了根据本公开实施例的移位寄存器单元的信号时序图。
图8示出了根据本公开实施例的栅极驱动电路的信号时序图。
图9示出了根据本公开实施例的显示设备的框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。例如，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的开关薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本公开实施例可以应用于P型薄膜晶体管的情况。
相关技术中，栅极驱动电路可以包括多个级联的移位寄存器，每个移位寄存器产生的输出信号作为下级移位寄存器的输入信号，从而使下级移位寄存器产生的输出信号相对于上级输出信号而移位。为了使每个移位寄存器产生的输出信号免受与该移位寄存器相连的其他移位寄存器相连而影响，为每个移位寄存器提供单独的控制输出信号端和输出信号端，在控制输出信号端提供与输出信号端的输出信号一致的控制输出信号，每个移位寄存器通过控制输出信号端与其他移位寄存器级联。然而传统技术需要每个移位寄存器连接单独的时钟信号端来产生相应的控制输出信号。对于需要多时钟信号的栅极驱动电路来说，过多的时钟信号端会提高电路和走线的复杂度。
图1示出了根据本公开实施例的移位寄存器单元的框图。
如图1所示，移位寄存器单元包括第一移位寄存器10和第二移位寄存器20。第一移位寄存器10具有上拉节点PU1、第一下拉节点PD1_1和第二下拉节点PD1_2。第二移位寄存器20具有上拉节点PU2、第一下拉节点PD2_1和第二下拉节点PD2_2。第一移位寄存器10的第一下拉节点PD1_1连接至第二移位寄存器20的第二下拉节点PD2_2，第一移位寄存器10的第二下拉节点PD1_2连接至第二移位寄存器20的第一下拉节点PD2_1。
第一移位寄存器10可以连接至第一输入信号端IN1、第一时钟信号端CLKD、第二时钟信号端CLKE1、第一控制输出信号端CR1、第二控制输出信号端CR2和第一输出信号端OUT1。第一移位寄存器10将第一输入信号端IN1的信号输入至上拉节点PU1，以及在上拉节点PU1、第一下拉节点PD1_1和第二下拉节点PD1_2的电位的控制下，基于第一时钟信号端CLKD的信号产生第一控制输出信号和第二控制输出信号并分别提供至第一控制输出信号端CR1和第二控制输出信号端CR2，并且基于第二时钟信号端CLKE1的信号产生第一输出信号并提供至第一输出信号端OUT1。
第二移位寄存器20可以连接至第二输入信号端IN2、第三时钟信号端CLKE2和第二输出信号端OUT2。第二移位寄存器20可以将第二输入信号端IN2的信号传输至上拉节点PU2，以及在上拉节点PU2、第一下拉节点PD2_1和第二下拉节点PD2_2的电位的控制下，基于第三时钟信号端CLKE2的信号产生第二输出信号并提供至第二输出信号端OUT2。
通过将第一移位寄存器和第二移位寄存器的下拉节点互连，并使第一移位寄存器基于同一个时钟来产生两个控制输出信号，使得第二移位寄存器不必连接专门的时钟信号端并配备专门的电路来产生针对第二移位寄存器的控制输出信号，这可以减少时钟信号端的走线，减小了占用空间。当然本公开的实施例不限于上述两个移位寄存器共用一个时钟信号端的情况，可以根据需要来选择其他数目的移位寄存器来共用时钟信号端，例如移位寄存器单元可以包括三个移位寄存器，其中一个移位寄存器基于同一个时钟信号端的信号来产生三个控制输出信号，而另外两个移位寄存器可以不连接专门的时钟信号端来产生相应的控制输出信号，从而进一步减少时钟信号端的走线。
图2示出了根据本公开另一实施例的移位寄存器单元的框图。
如图2所示，第一移位寄存器10的第一下拉节点PD1_1连接至第二移位寄存器20的第二下拉节点PD2_2，第一移位寄存器10的第二下拉节点PD1_2连接至第二移位寄存器20的第一下拉节点PD2_1。
第一移位寄存器10可以包括第一输入电路101、第一控制电路102、第一控制输出电路103、第二控制输出电路104、第一输出电路105和第一下拉电路106。
第一输入电路101连接至第一输入信号端IN和第一移位寄存器10的上拉节点PU1。第一输入电路10可以将所述第一输入信号端IN的信号输入至上拉节点PU1。
第一控制电路102连接至第一移位寄存器10的上拉节点PU1和第一移位寄存器10的第一下拉节点PD1_1。第一控制电路102可以在上拉节点PU1的电位的控制下控制第一下拉节点PD1_1的电位，
第一控制输出电路103连接至第一移位寄存器10的上拉节点PU1、第一时钟信号端CLKD和第一控制输出信号端CR1。第一控制输出电路103可以在上拉节点PU1的电位的控制下，基于第一时钟信号端CLKD的信号产生第一控制输出信号并提供至第一控制输出信号端CR1。
第二控制输出电路104连接至第一移位寄存器10的上拉节点PU1、第一时钟信号端CLKD和第二控制输出信号端CR2。第二控制输出电路104可以在上拉节点PU1的电位的控制下，基于第一时钟信号端CLKD的信号产生第二控制输出信号并提供至所述第二控制输出信号端CR2。
第一输出电路105连接至第一移位寄存器的上拉节点PU1、第二时钟信号端CLKE1和第一输出信号端OUT1。第一输出电路105可以在上拉节点PU1的电位的控制下，基于第二时钟信号端CLKE1的信号产生第一输出信号并提供至第一输出信号端OUT1。
第一下拉电路106连接至第一移位寄存器的第一下拉节点PD1_1和第二下拉节点PD1_2以及第一控制输出信号端CR1、第二控制输出信号端CR2和第一输出信号端OUT1。第一下拉电路106可以在第一移位寄存器10的第一下拉节点PD1_1和第二下拉节点PD1_2的控制下下拉第一控制输出信号端CR1、第二控制输出信号端CR2和第一输出信号端OUT1的电位。
在图2的示例中，第一下拉电路106可以包括第一下拉子电路1061、第二下拉子电路1602和第三下拉子电路1603。
第一下拉子电路1601连接至第一移位寄存器10的第一下拉节点PD1_1和第二下拉节点PD1_2以及第一控制输出信号端CR1。第一下拉子电路1601可以在第一下拉节点PD1_1和第二下拉节点PD1_2的控制下下拉第一控制输出信号端CR1的电位。
第二下拉子电路1062连接至第一移位寄存器的第一下拉节点PD1_1和第二下拉节点PD1_2以及第二控制输出信号端CR2。第二下拉子电路1062可以在第一下拉节点PD1_1和第二下拉节点PD1_2的控制下下拉第二控制输出信号端CR2的电位。
第三下拉子电路1063连接至第一移位寄存器10的第一下拉节点PD1_1和第二下拉节点PD1_2以及第一输出信号端OUT1。第三下拉子电路1063可以在第一下拉节点PD1_1和第二下拉节点PD1_2的控制下下拉第一输出信号端OUT1的电位。
如图2所示，第二移位寄存器20可以包括第二输入电路201、第二控制电路202、第二输出电路203和第二下拉电路204。
第二输入电路201连接至第二输入信号端IN2和第二移位寄存器的上拉节点PU2。第二输入电路IN2可以将第二输入信号端IN2的信号输入至第二移位寄存器的上拉节点PU2。
第二控制电路202连接至第二移位寄存器20的上拉节点PU2和第二移位寄存器20的第一下拉节点PD2_1。第二控制电路102可以在上拉节点PU2的电位的控制下控制第一下拉节点PD2_1的电位。
第二输出电路203连接至第二移位寄存器20的上拉节点PU2、第三时钟信号端CLKE2和第二输出信号端OUT2。第二输出电路203可以在上拉节点PU2的电位的控制下，基于第三时钟信号端CLKE2的信号产生第二输出信号并提供至第二输出信号端OUT2。
第二下拉电路204连接至第二移位寄存器20的第一下拉节点PD2_1和第二下拉节点PD2_2以及第二输出信号端OUT2。第二下拉电路204可以在第一下拉节点PD2_1和第二下拉节点PD2_2的控制下下拉第二输出信号端OUT2的电位。
图3A示出了根据本公开实施例的移位寄存器单元中的第一移位寄存器的示例电路图。图3B示出了根据本公开实施例的移位寄存器单元中的第二移位寄存器的示例电路图。以上关于图1和图2的移位寄存器单元的描述同样适用于图3A和图3B。
如图3A所示，第一移位寄存器10可以包括第一输入电路101、第一控制电路102、第一控制输出电路103、第二控制输出电路104、第一输出电路105和第一下拉电路106。
第一输入电路101可以包括晶体管M17，晶体管M17的栅极和第一极连接至第一输入信号端IN1，第二极连接至第一移位寄存器10的上拉节点PU1。
第一控制电路102可以包括晶体管M3(第三晶体管)和晶体管M4(第四晶体管)。晶体管M3的栅极和第一极连接至第一电源信号端VDD1，晶体管M3的第二极连接至第一移位寄存器10的第一下拉节点PD1_1。晶体管M4的栅极连接至第一移位寄存器10的上拉节点PU1，晶体管M4的第一极连接至参考信号端VGL1，晶体管M4的第二极连接至第一移位寄存器10的第一下拉节点PD1_1。
第一控制输出电路103可以包括晶体管M1(第一晶体管)，晶体管M1的栅极连接至第一移位寄存器10的上拉节点PU1，晶体管M1的第一极连接至第一时钟信号端CLKD，晶体管M1的第二极连接至第一控制输出信号端CR1。
第二控制输出电路104可以包括晶体管M2(第二晶体管)。晶体管M2的栅极连接至第一移位寄存器10的上拉节点PU1，晶体管M2的第一极连接至第一时钟信号端CLKD，晶体管M2的第二极连接至第二控制输出信号端CR2。
第一输出电路105可以包括晶体管M11(第十一晶体管)和电容C1(第一电容)。晶体管M11的栅极连接至第一移位寄存器10的上拉节点PU1，晶体管M11的第一极连接至第二时钟信号端CLKE1，晶体管M11的第二极连接至第一输出信号端OUT1。电容C1的第一端连接至上拉结点PU1，电容C1的第二端连接至第一输出信号端OUT1。
如图3A所示，类似于图2，第一下拉电路可以包括下拉子电路1061(第一下拉子电路)、下拉子电路1062(第二下拉子电路)和下拉子电路1063(第三下拉子电路)。
下拉子电路1061可以包括晶体管M5(第五晶体管)和晶体管M6(第六晶体管)。晶体管M5的栅极连接至第一移位寄存器10的第一下拉节点PD1_1，晶体管M5的第一极连接至参考信号端VGL1，晶体管M5的第二极连接至第一控制输出信号端CR1。晶体管M6的栅极连接至第一移位寄存器10的第二下拉节点PD1_2，晶体管M6的第一极连接至参考信号端VGL1，晶体管M6的第二极连接至第一控制输出信号端CR1。
下拉子电路1062可以包括晶体管M7(第七晶体管)和晶体管M8(第八晶体管)。晶体管M7的栅极连接至第一移位寄存器10的第一下拉节点PD1_1，晶体管M7的第一极连接至所述参考信号端VGL1，晶体管M7的第二极连接至第二控制输出信号端CR2。晶体管M8的栅极连接至第一移位寄存器10的第二下拉节点PD1_2，晶体管M8的第一极连接至参考信号端VGL1，晶体管M8的第二极连接至第二控制输出信号端CR2。
下拉子电路1063包括晶体管M13和M14。晶体管M13的栅极连接至第一下拉节点PD1_1，晶体管M13的第一极连接至参考信号端VGL2，晶体管M13的第二极连接至第一输出信号端OUT1。晶体管M14的栅极连接至第二下拉节点PD1_2，晶体管M14的第一极连接至参考信号端VGL2，晶体管M14的第二极连接至第一输出信号端OUT1。
在一些实施例中，如图3A所示，第一下拉电路还可以包括用于下拉第一移位寄存器10的上拉结点PU1的下拉子电路1064。下拉子电路1064可以在第一下拉节点PD1_1和第二下拉节点PD1_2的控制下，下拉第一移位寄存器10的上拉结点PU1的电位。在图3A的示例中，第四下拉子电路1064包括晶体管M15和M16。晶体管M15的栅极连接至第一下拉节点PD1_1，晶体管M15的第一极连接至参考信号端VLG1，晶体管M15的第二极连接至上拉节点PU1。晶体管M16的栅极连接至第二下拉节点PD1_2，晶体管M16的第一极连接至参考信号端VLG1，晶体管M16的第二极连接至上拉节点PU1。
在一些实施例中，如图3A所示，第一移位寄存器10还可以包括第一复位电路107，其连接至第一复位信号端Rst1和第一移位寄存器10的上拉节点PU1。第一复位电路107可以在第一复位信号端Rst1的信号的控制下将上拉节点PU1复位。在图3A的示例中，第一复位电路107可以包括晶体管M18，晶体管M18的栅极连接至第一复位信号端Rst1，晶体管M18的第一极连接至参考信号端VGL1，晶体管M18的第二极连接至上拉节点PU1。
如图3B所示，第二移位寄存器20可以包括第二输入电路201、第二控制电路202、第二输出电路203和第二下拉电路204。
第二输入电路201可以包括晶体管M19，晶体管M19的栅极和第一极连接至第二输入信号端IN2。
第二控制电路202可以包括晶体管M9(第九晶体管)和晶体管M10(第十晶体管)。晶体管M9的栅极和第一极连接至第二电源信号端VDD2，晶体管M9的第二极连接至第二移位寄存器20的第一下拉节点PD2_1。晶体管M10的栅极连接至第二移位寄存器20的上拉节点PU2，晶体管M10的第一极连接至参考信号端VGL1，晶体管M10的第二极连接至第二移位寄存器20的第一下拉节点PD2_1。
第二输出电路203包括晶体管M12(第十二晶体管)和电容C2(第二电容)。晶体管M12的栅极连接至第二移位寄存器20的上拉节点PU2，晶体管M12的第一极连接至第三时钟信号端CLKE2，晶体管M12的第二极连接至所述第二输出信号端OUT2。电容C2的第一端连接至第二移位寄存器20的上拉结点PU2，所述电容C2的第二端连接至第二输出信号端OUT2。
类似于图3A，在图3B的示例中，第二下拉电路可以包括用于下拉第二输出信号端OUT2的下拉子电路2041。下拉子电路2041可以包括晶体管M21和M22。晶体管M21的栅极连接至第一下拉节点PD2_1，第一极连接至参考信号端VGL2，第二极连接至第二输出信号端OUT2；并且第二晶体管M22的栅极连接至第二下拉节点PD2_2，第一极连接至参考信号端VGL2，第二极连接至第二输出信号端OUT2。
在一些实施例中，如图3B所示，第二下拉电路还可以包括用于下拉第二移位寄存器20的上拉节点PU2的下拉子电路2042。下拉子电路2042可以包括晶体管M23和M24。晶体管M23的栅极连接至第二下拉节点PD2_2，第一极连接至参考信号端VGL1，第二极连接至上拉节点PU2；并且晶体管M24的栅极连接至第一下拉节点PD2_1，第一极连接至参考信号端VGL1，第二极连接至上拉节点PU2。
在图3B的示例中，第二移位寄存器20还可以包括第二复位电路205，其连接至第二复位信号端Rst2和第二移位寄存器20的上拉节点PU2。第二复位电路205可以在第二复位信号端Rst2的信号的控制下将第二移位寄存器20的上拉节点PU2复位。例如，第二复位电路205可以包括晶体管M20，晶体管M20的栅极连接至第二复位信号端Rst2，晶体管M20的第一极连接至参考信号端VGL1，晶体管M20的第二极连接至上拉结点PU2。
根据本公开的实施例，由于两个控制输出信号由同一个移位寄存器产生，因此不需要针对两个移位寄存器均设置专门的电路来复位各自的下拉节点，例如在第一移位寄存器中设置专门的复位电路来基于第二移位寄存器的上拉节点的电位对第一移位寄存器的第一下拉节点进行复位，在第二移位寄存器中设置专门的复位电路来基于第一移位寄存器的上拉节点的电位对第二移位寄存器的第一下拉节点的电位进行复位。这使得本公开的实施例相比于传统技术简化了移位寄存器单元的电路结构，从而有利于实现显示屏的窄边框。
图4A示出了根据本公开实施例的移位寄存器单元中的第一移位寄存器的另一示例电路图。图4B示出了根据本公开实施例的移位寄存器单元中的第二移位寄存器的另一示例电路图。图4A的第一移位寄存器10’与图3A的第一移位寄存器10类似，图4B的第二移位寄存器20’与图3A的第二移位寄存器20类似，以上针对图3A和图3B的描述也可适用于图4A和图4B。为了简明起见，下面将主要对区别部分进行详细描述。
如图4A所示，与图3A不同，第一移位寄存器10’包括两个第一输出电路，即，除了包括上述第一输出电路105(晶体管M11和电容C1)之外，还包括第一输出电路108。第一输出电路105基于第二时钟信号端CLKE1的信号产生第一输出信号并提供至第一输出信号端OUT1_1。第一输出电路108可以在上拉节点PU1的电位的控制下基于另一个第二时钟信号端CLKF1的信号产生另一个第一输出信号并提供至另一个第一输出信号端OUT1_2。相应地，第一移位寄存器还包括用于下拉第一输出信号端OUT1_2的下拉子电路1065。在图4A中，第一输出电路108包括晶体管M25和电容C3，下拉子电路1065包括晶体管M26和M27。晶体管M25的栅极连接至上拉节点PU1，第一极连接至第二时钟信号端CLKF1，第二极连接至第一输出信号端OUT1_2。电容C3的第一端连接至晶体管M25的栅极，第二端连接至晶体管M25的第二极。晶体管M26的栅极连接至第一下拉节点PD1_1，第一极连接至参考信号端VGL2，第二极连接至第一输出信号端OUT1_2。晶体管M27的栅极连接至第二下拉节点PD1_2，第一极连接至参考信号端VGL2，第二极连接至第一输出信号端OUT1_2。虽然上述以两个第一输出电路105和108为例进行了示意，然而本公开的实施例不限于此，第一输出电路的数目及其连接的时钟信号端可以根据需要来设置。
在图4A中，第一移位寄存器10’还可以包括第一调整电路109，第一调整电路109可以在第一输入信号端IN1的电位的控制下将第一下拉节点PD1_1下拉至参考信号端VGL1的电位。通过设置第一调整电路109，可以防止由于上拉节点PU1电位未达到期望水平而影响第一下拉节点PD1_1的下拉。第一调整电路109可以包括晶体管M28，其中晶体管M28的栅极连接至第一输入信号端IN1，第一极连接至参考信号端VGL1，第二极连接至第一下拉节点PD1_1。
在图4A中，第一移位寄存器10’还可以包括第一总复位电路110，其可以在总复位信号端TRST的总复位信号的控制下将上拉节点PU1复位。在图4A中，第一总复位电路110包括晶体管M29，其中晶体管M29的栅极连接至总复位信号端TRST，第一极连接至参考信号端VGL1，第二极连接至上拉节点PU1。
如图4B所示，第二移位寄存器20’可以包括多个第二输出电路，例如除了包括第二输出电路203之外，还包括第二输出电路206。第二输出电路203和第二输出电路206分别连接至两个第三时钟信号端CLKE2和CLKF2，并且还分别连接至两个第二输出信号端OUT2_1和OUT2_2。相应地，第二移位寄存器20’还可以包括用于下拉第二输出信号端OUT2_2的下拉子电路2043。在图4B中，下拉子电路2043包括晶体管M36和M37，其中晶体管M36的栅极连接至第一下拉节点PD2_1，第一极连接至参考信号端VGL2，第二极连接至第二输出信号端OUT2_2；晶体管M37的栅极连接至第二下拉节点PD2_2，第一极连接至参考信号端VGL2，第二极连接至第二输出信号端OUT2_2。
如图4B所示，在一些实施例中，第二移位寄存器20’还可以包括用于稳定第一下拉节点PD2_1的电位的第二调整电路207。在一些实施例中，第二移位寄存器20’还可以包括第二总复位电路208。第二调整电路207可以包括晶体管M38，晶体管M38的栅极连接至第一输入信号端IN1，第一极连接至参考信号端VGL1，第二极连接至第一下拉节点PD2_1。第二总复位电路208可以包括晶体管M39，晶体管M39的栅极连接至总复位信号端TRST，第一极连接至参考信号端VGL1，第二极连接至上拉节点PU2。
在一些实施例中，移位寄存器单元还可以具备随机感测功能，即，可以实现对栅极驱动电路中的移位寄存器单元的随机选择，被选择的移位寄存器单元可以在消隐阶段产生输出以驱动显示面板上的相应像素，以便对所驱动的像素进行感测，而未被选择的移位寄存器单元不产生输出。
例如，如图4A和4B所示，第一移位寄存器10’还可以包括第一随机感测电路111，第二移位寄存器10’还可以包括第二随机感测电路209。
第一随机感测电路111包括晶体管M30、M31、M32、M33和M34以及电容C4。晶体管M30的栅极连接至第一控制信号端OE，第一极连接至第一输入信号端IN1，第二极连接至节点H1。晶体管M30的栅极连接至节点H1，第一极连接至第二控制信号端CLKA，第二极连接至节点N1。晶体管M32的栅极连接至第二控制信号端CLKA，第一极连接至节点N1，第二极连接至上拉节点PU1。晶体管M33和M34串联在第一上拉节点PD1_1和参考信号端VGL1之间，其中晶体管M33的栅极连接至第二控制信号端CLKA，晶体管M34的栅极连接至节点H1。
第二随机感测电路209包括晶体管M40、M41和M42。晶体管M40的栅极连接至第二控制信号端CLKA，第一极连接至节点N1，第二极连接至上拉节点PU2。晶体管M41和M42串联在第一下拉节点PD2_1和参考信号端VGL1之间，其中晶体管M41的栅极连接至第二控制信号端CLKA，晶体管M42的栅极连接至节点H1。
虽然以上通过特定结构的第一移位寄存器和第二移位寄存器进行了示意，然而本公开的实施例不限于此。本公开实施例的移位寄存器单元可以根据需要采用其他结构的第一移位寄存器和第二移位寄存器。另外，虽然以上以两个参考信号端VGL1和VGL2为例进行了示意，然而本公开的实施例不限于此，参考信号端VGL1和VGL2也可以实现为一个参考信号端。
本公开的实施例还提供了一种栅极驱动电路，下面将参考图5来进行描述。
图5示出了根据本公开实施例的栅极驱动电路的框图。该栅极驱动电路包括N级级联的移位寄存器单元，所述移位寄存器单元可以由上述任意实施例的移位寄存器单元来实现，其中N为大于1的整数。
如图5所示，栅极驱动电路包括N级级联的移位寄存器单元Unit1，Unit2，Unit3...，UnitN。每个移位寄存器单元Unit1，Unit2，Unit3...，UnitN可以由上述任意实施例的移位寄存器单元来实现，这里将以每个移位寄存器单元包括图4A所示的第一移位寄存器和图4B所示的第二移位寄存器为例来进行说明。
如图5所示，移位寄存器单元Unit_1，Unit_2，Unit_3...，Unit_N中的每一个包括两个移位寄存器，例如移位寄存器单元Unit_1包括移位寄存器A1和A2，移位寄存器单元Unit_2包括移位寄存器A3和A4，以此类推。从而N个移位寄存器单元的级联得到了2N级移位寄存器A1，A2，...，A2N。为了简明起见，图5中仅示出了前三级移位寄存器单元Unit_1、Unit_2和Unit_3，共6级移位寄存器A1至A6，然而本公开的实施例不限于此，移位寄存器单元的数量N可以根据需要来设置。
在图5中，奇数级移位寄存器A1，A3，A5，...为第一移位寄存器，具有如图4A所示的结构，偶数级移位寄存器A2，A4，A6...为第二移位寄存器，具有如图4B所示的结构。然而本公开的实施例不限于此，所谓“奇数”和“偶数”是可以互换使用的。第一移位寄存器(例如A1)的第一下拉节点和第二下拉按节点与第二移位寄存器(例如A2)的第一下拉节点和第二下拉节点可以按照以上参考图1和2描述的方式连接。
在图5中，前两级移位寄存器单元Unit_1和Unit_2的输入信号端IN1和IN2均连接为接收启动信号端STU。从n＝3开始，第n级移位寄存器单元Unit_n(例如Unit_3)的第一输入信号端IN1连接至第n-2级移位寄存器单元Unit_(n-2)(例如Unit_1)的第一控制输出信号端CR1，第n级移位寄存器单元Unit_n的第二输入信号端IN2连接至第n-2级移位寄存器单元Unit_(n-2)的第二控制输出信号端CR2。第n级移位寄存器单元Unit_n(例如Unit_1)的第一复位信号端Rst1和第二复位信号端Rst2可以连接至第n+4级移位寄存器单元Unit_(n-2)(例如Unit_5)的第一控制输出信号端CR1或第二控制输出信号端CR2(例如第5级移位寄存器单元Unit_5中包括的移位寄存器A9的第一控制输出信号端CR1<9>)。
每个移位寄存器单元Unit_n的第一时钟信号端CLKD)连接为接收相应的第一时钟信号。例如第1级移位寄存器单元Unit_1中移位寄存器A1的第一时钟信号端CLKD连接为接收第一时钟信号CLKD_1，第2级移位寄存器单元Unit_2中移位寄存器A3的第一时钟信号端CLKD连接为接收第一时钟信号CLKD_3，以此类推。由于不需要为第二移位寄存器(图5中是偶数级移位寄存器A2，A4，A6，...)提供专门的时钟信号端CLKD，因此可以将时钟信号端CLKD的数目减半。例如相比于需要10个时钟信号CLKD_1，CLKD_2，...CLKD_10来产生10个控制输出信号的传统栅极驱动电路，本公开的实施例可以利用5个时钟信号CLKD_1、CLKD3、CLK5、CLK7和CLK9产生10个控制输出信号，减少了移位寄存器单元的时钟信号端的数目，从而简化了电路结构和走线。
每个移位寄存器单元Unit_n的第二时钟信号端CLKE1和第三时钟信号端CLKE2可以连接为接收相应的时钟信号CLKE_1，CLKE_2，....。例如，第一级移位寄存器单元Unit_1的时钟信号端CLKE1和CLKE2分别连接为接收时钟信号CLKE_1和CLKE_2，第二级移位寄存器单元Unit_2的时钟信号端CLKEl和CLKE2分别连接为接收时钟信号CLKE_3和CLKE_4，第三级移位寄存器单元Unit_3的时钟信号端CLKE1和CLKE2分别连接为接收时钟信号CLKE_5和CLKE_6，以此类推。以类似的方式，每个移位寄存器单元Unit_n的时钟信号端CLKF1和CLKF2可以连接为接收相应的时钟信号CLKF_1，CLKF_2，....CLKF_10。
在移位寄存器单元如图4A和4B所示具有随机感测电路的情况下，移位寄存器单元还连接为接收第一控制信号和第二控制信号。例如，在图5中，移位寄存器单元Unit3的第一控制信号端OE连接为接收第一控制信号，第二控制信号端CLKA连接为接收第二控制信号。
以上虽然以特定的级联方式对栅极驱动电路进行了说明，然而本公开的实施例不限于此，栅极驱动电路中移位寄存器单元的数量和级联方式可以根据需要来没置。
图6示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。该驱动方法适用于上述任意实施例的移位寄存器单元。
在步骤S101，向第一输入信号端施加第一输入信号，向第一时钟信号端施加第一时钟信号，并且向第二时钟信号端施加第二时钟信号，第一移位寄存器将第一输入信号端的信号输入至所述第一移位寄存器的上拉节点，以及在所述第一移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第一时钟信号端的信号产生第一控制输出信号和第二控制输出信号并分别提供至第一控制输出信号端和第二控制输出信号端，并且基于第二时钟信号端的信号产生第一输出信号并提供至第一输出信号端。
在步骤S102，向第二输入信号端施加第二输入信号，向第三时钟信号端施加第三时钟信号，第二移位寄存器将第二输入信号端的信号传输至所述第二移位寄存器的上拉节点，以及在所述第二移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第三时钟信号端的信号产生第二输出信号并提供至第二输出信号端。
图7示出了根据本公开实施例的移位寄存器单元的信号时序图。该信号时序图适用于上述任意实施例的移位寄存器单元。下面将结合图3A和图3B的移位寄存器结构来进行说明。
如图7所示，向第一电源信号端VDD1和第二电源信号端VDD2提供彼此反相的电源信号，从而使第一控制电路102和第二控制电路202可以交替工作，以避免晶体管长时间正偏。如图3A和图3B所示，通过第一移位寄存器10和第二移位寄存器20的下拉节点的互连，使得在第一控制电路102和第二控制电路202交替工作的情况下仍然能够正常产生输出信号，下面将具体结合图7的操作时序来进行说明。
在时段T1，第一输入信号端IN1为高电平，使得晶体管M17导通，从而将第一输入信号端IN1的高电平输入至上拉节点PU1，电容C1开始充电。上拉节点PU1的高电平使晶体管M1、M2和M11均导通，此时由于第一时钟信号端CLKD和CLKE1均为低电平，所以第一控制输出信号端CR1、第二控制输出信号端CR2和第一输出信号端OUT1处均输出低电平。在该时段第二输入信号端IN2也为高电平，晶体管M19导通，使得上拉节点PU2为高电平，从而将晶体管M12导通。同样，由于第三时钟信号端CLKE2为低电平，所以第二输出信号端OUT2也输出低电平。
在这期间，上拉节点PU1的高电平使晶体管M4导通，从而使第一下拉节点PD1_1被下拉至低电平。同样，上拉节点PU2的高电平使得第一下拉节点PD2_1也为低电平。从而，与第一下拉节点PD1_1相连的第二下拉节点PD2_2以及与第一下拉节点PD2_1相连的第二下拉节点PD1_2也为低电平。
在时段T2，第一时钟信号端CLKD为高电平，此时由于晶体管M1和M2仍处于导通状态，从而将第一时钟信号端CLKD的高电平传输至第一控制输出信号端CR1和第二控制输出信号端CR2。同样，由于第二时钟信号端CLKE1为高电平，使得第一输出信号端OUT1也输出高电平。由于电容C1的自举作用，使得上拉节点PUl的电位进一步升高。基于类似的原理，第三时钟信号端CLKE2的高电平使得在第二输出信号端OUT2输出相应的高电平。在本实施例中，第三时钟信号端CLKE2处的时钟信号相对于第二时钟信号端CLKE1的信号而移位，从而使第二输出信号端OUT2处的输出信号相对于第一输出信号端OUT1处的输出信号也相应地移位。
在时段T3，第一时钟信号端CLKD和第二时钟信号端CLKE1均变为低电平，从而使第一控制输出信号端CR1、第二控制输出信号端CR2和第一输出信号端OUT1也相应地变为低电平，上拉节点PU1的电位相应地降低。基于类似的原理，第三时钟信号端CLKE2变为低电平使得第二输出信号端OUT2也相应地变为低电平。
在时段T4，第一复位信号端Rst1和第二复位信号端Rst2为高电平。第一复位信号端Rst1的高电平使晶体管M18导通，从而将上拉节点PU1复位至参考信号端VGL1的低电平。同样，第二复位信号端Rst2的高电平使得上拉节点PU2也被复位至低电平。此时由于第一电源信号端VDD1为低电平，第二电源信号VDD2为高电平，所以第一控制电路102不工作，第二控制电路202工作，从而使第一下拉节点PD2_1变为高电平。第一下拉节点PD2_1的高电平使晶体管M21和M24导通，从而将第二输出信号端OUT2和上拉节点PU2下拉至低电平。由于第一下拉节点PD2_1与第一移位寄存器单元10的第二下拉节点PD1_2相连，因此使晶体管M6、M8、M14和M15均导通，从而将第一控制输出信号端CR1、第二控制信号端CR2、第一输出信号端OUT1和上拉节点PU1均下拉至低电平。
图8示出了根据本公开实施例的栅极驱动电路的信号时序图。该时序图适用于上述任意实施例的栅极驱动电路，下面将以图5的栅极驱动电路为例来进行说明，假设图5中的每个移位寄存器单元具有上述图4A所示的第一移位寄存器和图4B所示的第二移位寄存器。
如图8所示，一帧包括显示时段和消隐时段。
在显示时段，各个移位寄存器单元按照以上描述的方式工作，从而根据相应的输入信号和时钟信号产生输出信号，以驱动显示面板上的像素进行显示。例如在第五级移位寄存器单元Unit_5中，第11级移位寄存器A11基于时钟信号CLKD_1、CLKE_1和CLKF_1产生第一控制信号CR1<11>、第二控制信号CR2<11>以及输出信号OUT1_1<11>和OUT1_2<11>，第12级移位寄存器A12的两个输出端OUT1_1和OUT1_2分别输出输出信号OUT1_1<12>和OUT1_2<12>。在这期间，如虚线所示，第一控制信号OE与第11级移位寄存器A11的第一输入信号端IN1的输入信号同时为高电平，使得第11级移位寄存器A11中的晶体管M30导通，从而将第一输入信号端IN1的高电平传输至节点H1<11>，从而被电容C4存储。换言之，这使得第五级移位寄存器单元Unit_5被随机地“选择”。
在消隐时段，被随机选中的移位寄存器单元(例如第五级移位寄存器单元Unit_5)可以根据相应的时钟信号产生输出信号，而未被选择的移位寄存器单元(例如第4级移位寄存器单元Unit_4)不产生输出信号。如图4A和4B所示，由于第五级移位寄存器单元Unit_5中的第11级移位寄存器A11在节点H1<11>先前存储了高电平，因此当第二控制信号CLKA的高电平到来时，晶体管M31和M32导通，从而上拉节点PU1(即PU<11>)变为高电平，使得第11级移位寄存器A11可以根据时钟信号CLKE_1和CLKF_1产生相应的输出信号OUT1_1<11>和OUT1_2<11>。第二控制信号CLKA的高电平还使第12级移位寄存器A12中的晶体管M40导通，从而使上拉节点PU2(即PU<12>)变为高电平，使得第12级移位寄存器A12可以根据时钟信号CLKE_2和CLKF_2产生相应的输出信号OUT2_1<12>和OUT2_2<12>。由于在消隐时段时钟信号CLKE_2和CLKF_2为低电平，因此输出信号OUT2_1<12>和OUT2_2<12>也保持低电平。
图9示出了根据本公开实施例的显示设备的框图。如图9所述，显示设备900可以包括栅极驱动电路901。栅极驱动电路901可以由上述任意实施例的栅极驱动电路来实现。显示设备900的示例包括但不限于显示屏、手机、电视、平板电脑、笔记本、台式计算机等具备显示功能的设备。在一些实施例中，显示设备900还可以包括显示面板以及诸如源极驱动器、时序控制器等控制电路，在此不再赘述。
本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。
在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (15)

1.一种移位寄存器单元，包括：
第一移位寄存器，具有上拉节点、第一下拉节点和第二下拉节点，所述第一移位寄存器被配置为将第一输入信号端的信号输入至所述第一移位寄存器的上拉节点，以及在所述第一移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第一时钟信号端的信号产生第一控制输出信号和第二控制输出信号并分别提供至第一控制输出信号端和第二控制输出信号端，并且基于第二时钟信号端的信号产生第一输出信号并提供至第一输出信号端；以及
第二移位寄存器，具有上拉节点、第一下拉节点和第二下拉节点，所述第二移位寄存器被配置为将第二输入信号端的信号传输至所述第二移位寄存器的上拉节点，以及在所述第二移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第三时钟信号端的信号产生第二输出信号并提供至第二输出信号端；
其中所述第一移位寄存器的第一下拉节点连接至所述第二移位寄存器的第二下拉节点，所述第一移位寄存器的第二下拉节点连接至所述第二移位寄存器的第一下拉节点。
2.根据权利要求1所述的移位寄存器单元，其中，所述第一移位寄存器包括：
第一输入电路，连接至所述第一输入信号端和所述第一移位寄存器的上拉节点，所述第一输入电路被配置为将所述第一输入信号端的信号输入至所述第一移位寄存器的上拉节点；
第一控制电路，连接至所述第一移位寄存器的上拉节点和所述第一移位寄存器的第一下拉节点，所述第一控制电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下控制所述第一移位寄存器的第一下拉节点的电位，
第一控制输出电路，连接至所述第一移位寄存器的上拉节点、所述第一时钟信号端和所述第一控制输出信号端，所述第一控制输出电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下，基于所述第一时钟信号端的信号产生第一控制输出信号并提供至所述第一控制输出信号端；
第二控制输出电路，连接至所述第一移位寄存器的上拉节点、所述第一时钟信号端和所述第二控制输出信号端，所述第二控制输出电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下，基于所述第一时钟信号端的信号产生第二控制输出信号并提供至所述第二控制输出信号端；
第一输出电路，连接至所述第一移位寄存器的上拉节点、所述第二时钟信号端和所述第一输出信号端，所述第一输出电路被配置为在所述第一移位寄存器的上拉节点的电位的控制下，基于所述第二时钟信号端的信号产生第一输出信号并提供至所述第一输出信号端；以及
第一下拉电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第一控制输出信号端、所述第二控制输出信号端和所述第一输出信号端，所述第一下拉电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第一控制输出信号端、所述第二控制输出信号端和所述第一输出信号端的电位。
3.根据权利要求1所述的移位寄存器单元，其中，所述第二移位寄存器包括：
第二输入电路，连接至所述第二输入信号端和所述第二移位寄存器的上拉节点，所述第二输入电路被配置为将所述第二输入信号端的信号输入至所述第二移位寄存器的上拉节点；
第二控制电路，连接至所述第二移位寄存器的上拉节点和所述第二移位寄存器的第一下拉节点，所述第二控制电路被配置为在所述第二移位寄存器的上拉节点的电位的控制下控制所述第二移位寄存器的第一下拉节点的电位；
第二输出电路，连接至所述第二移位寄存器的上拉节点、所述第三时钟信号端和所述第二输出信号端，所述第二输出电路被配置为在所述第二移位寄存器的上拉节点的电位的控制下，基于所述第三时钟信号端的信号产生第二输出信号并提供至所述第二输出信号端；以及
第二下拉电路，连接至所述第二移位寄存器的第一下拉节点和第二下拉节点以及所述第二输出信号端，所述第二下拉电路被配置为在所述第二移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第二输出信号端的电位。
4.根据权利要求2所述的移位寄存器单元，其中，
所述第一控制输出电路包括第一晶体管，所述第一晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第一晶体管的第一极连接至所述第一时钟信号端，所述第一晶体管的第二极连接至所述第一控制输出信号端；并且
所述第二控制输出电路包括第二晶体管，所述第二晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第二晶体管的第一极连接至所述第一时钟信号端，所述第二晶体管的第二极连接至所述第二控制输出信号端。
5.根据权利要求2所述的移位寄存器单元，其中，所述第一控制电路包括：
第三晶体管，所述第三晶体管的栅极和第一极连接至第一电源信号端，所述第三晶体管的第二极连接至所述第一移位寄存器的第一下拉节点；以及
第四晶体管，所述第四晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第四晶体管的第一极连接至参考信号端，所述第四晶体管的第二极连接至所述第一移位寄存器的第一下拉节点。
6.根据权利要求2所述的移位寄存器单元，其中，所述第一下拉电路包括：
第一下拉子电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第一控制输出信号端，所述第一下拉子电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第一控制输出信号端的电位；
第二下拉子电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第二控制输出信号端，所述第二下拉子电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第二控制输出信号端的电位；以及
第三下拉子电路，连接至所述第一移位寄存器的第一下拉节点和第二下拉节点以及所述第一输出信号端，所述第三下拉子电路被配置为在所述第一移位寄存器的第一下拉节点和第二下拉节点的控制下下拉所述第一输出信号端的电位。
7.根据权利要求6所述的移位寄存器单元，其中，
所述第一下拉子电路包括第五晶体管和第六晶体管，其中所述第五晶体管的栅极连接至所述第一移位寄存器的第一下拉节点，所述第五晶体管的第一极连接至所述参考信号端，所述第五晶体管的第二极连接至所述第一控制输出信号端，所述第六晶体管的栅极连接至所述第一移位寄存器的第二下拉节点，所述第六晶体管的第一极连接至所述参考信号端，所述第六晶体管的第二极连接至所述第一控制输出信号端；并且
所述第二下拉子电路包括第七晶体管和第八晶体管，其中所述第七晶体管的栅极连接至所述第一移位寄存器的第一下拉节点，所述第七晶体管的第一极连接至所述参考信号端，所述第七晶体管的第二极连接至所述第二控制输出信号端，所述第八晶体管的栅极连接至所述第一移位寄存器的第二下拉节点，所述第八晶体管的第一极连接至所述参考信号端，所述第八晶体管的第二极连接至所述第二控制输出信号端。
8.根据权利要3所述的移位寄存器单元，其中，所述第二控制电路包括：
第九晶体管，所述第九晶体管的栅极和第一极连接至第二电源信号端，所述第九晶体管的第二极连接至所述第二移位寄存器的第一下拉节点；以及
第十晶体管，所述第十晶体管的栅极连接至所述第二移位寄存器的上拉节点，所述第十晶体管的第一极连接至参考信号端，所述第十晶体管的第二极连接至所述第二移位寄存器的第一下拉节点。
9.根据权利要求2所述的移位寄存器单元，其中，所述第一输出电路包括：
第十一晶体管，所述第十一晶体管的栅极连接至所述第一移位寄存器的上拉节点，所述第十一晶体管的第一极连接至所述第二时钟信号端，所述第十一晶体管的第二极连接至所述第一输出信号端；以及
第一电容，所述第一电容的第一端连接至所述第一移位寄存器的上拉结点，所述第一电容的第二端连接至所述第一输出信号端。
10.根据权利要求3所述的移位寄存器单元，其中，所述第二输出电路包括：
第十二晶体管，所述第十二晶体管的栅极连接至所述第二移位寄存器的上拉节点，所述第十二晶体管的第一极连接至所述第三时钟信号端，所述第十二晶体管的第二极连接至所述第二输出信号端；以及
第二电容，所述第二电容的第一端连接至所述第二移位寄存器的上拉结点，所述第二电容的第二端连接至所述第二输出信号端。
11.根据权利要求2所述的移位寄存器单元，其中，所述第一移位寄存器还包括：第一复位电路，连接至第一复位信号端和所述第一移位寄存器的上拉节点，所述第一复位电路被配置为在所述第一复位信号端的信号的控制下将所述第一移位寄存器的上拉节点复位。
12.根据权利要求3所述的移位寄存器单元，其中，所述第二移位寄存器还包括：第二复位电路，连接至第二复位信号端和所述第二移位寄存器的上拉节点，所述第二复位电路被配置为在所述第二复位信号端的信号的控制下将所述第二移位寄存器的上拉节点复位。
13.一种栅极驱动电路，包括N级级联的根据权利要求1至12中任一项所述的移位寄存器单元，其中，
第n级移位寄存器单元的第一输入信号端连接至第n-2级移位寄存器单元的第一控制输出信号端，所述第n级移位寄存器单元的第二输入信号端连接至第n-2级移位寄存器单元的第二控制输出信号端，其中n和N为大于1的整数，2＜n＜N-4；并且
第n级移位寄存器单元的第一复位信号端和第二复位信号端连接至第n+4级移位寄存器单元的第一控制输出信号端或第二控制输出信号端。
14.一种显示设备，包括根据权利要求13所述的栅极驱动电路。
15.一种根据权利要求1至12中任一项所述的移位寄存器单元的驱动方法，包括：
向第一输入信号端施加第一输入信号，向第一时钟信号端施加第一时钟信号，并且向第二时钟信号端施加第二时钟信号，第一移位寄存器将第一输入信号端的信号输入至所述第一移位寄存器的上拉节点，以及在所述第一移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第一时钟信号端的信号产生第一控制输出信号和第二控制输出信号并分别提供至第一控制输出信号端和第二控制输出信号端，并且基于第二时钟信号端的信号产生第一输出信号并提供至第一输出信号端；以及
向第二输入信号端施加第二输入信号，向第三时钟信号端施加第三时钟信号，第二移位寄存器将第二输入信号端的信号传输至所述第二移位寄存器的上拉节点，以及在所述第二移位寄存器的上拉节点、第一下拉节点和第二下拉节点的电位的控制下，基于第三时钟信号端的信号产生第二输出信号并提供至第二输出信号端。
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