CN104700789B - 移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器 - Google Patents

Abstract

本申请公开了一种移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器。本申请中的栅极驱动电路由多级级联的栅极驱动电路单元组成，栅极驱动电路单元包括多级级联的移位寄存器，多个移位寄存器共用下拉模块，减少了电路中晶体管的使用数目，提高了电路良率。本申请的栅极驱动电路可用于驱动显示面板，由于电路中晶体管的数目少，电路所占的体积小，有利于制成窄边框的显示器，同时降低了成本，提高了电路良率，增强了显示器的稳定性。

Description

移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器

技术领域

本申请涉及显示器领域，具体涉及一种移位寄存器、栅极驱动电路单元、栅极驱动电路和显示器。

背景技术

液晶显示器(LCD)是目前最常用的主流显示器。传统的液晶显示器是利用外部驱动芯片电路驱动面板上的薄膜液晶管来实现图像显示。随着技术的不断发展，栅极驱动电路(Gate driver on array, GOA)被广泛用于LCD面板中，能够减少外围IC的数量及相应的连接线数量，从而减少显示模组的成本。

在栅极驱动电路中，其输出电压在大部分工作时间内处于低电平状态，而由于时钟馈通效应的存在，时钟线或数据线上电压的跳变会使输出低电平抬高，所以需要低电平维持电路来抑制时钟馈通效应。在常规的栅极驱动电路里，每一级移位寄存器电路都要有独立的低电平维持电路，这样需要的晶体管数量较多，电路结构复杂，栅极驱动电路所占面积也较大。图1为现有的一种移位寄存器的电路原理图，包含16个晶体管和一个电容，其中每个晶体管均包括源极、栅极和漏极。在该移位寄存器中，第一晶体管T11的漏极、第二晶体管T21和第三晶体管T22的栅极、第十二晶体管T51和第十六晶体管T72的漏极、第一电容的一端交汇形成节点Q。第六晶体管T33的栅极、第五晶体管T32和第七晶体管T34的漏极交汇形成节点P。第十晶体管T43的栅极、第九晶体管T42和第十一晶体管T44的漏极交汇而形成节点K。第一晶体管T11作为信号输入管在控制信号ST（n-2）作用下，接收前两级的信号G(n-2)为驱动管T21和下两级信号发生管T22提供预充电压，T22产生控制信号ST(n)。受第一低频时钟信号LC1控制的第一低电平维持模块由第四晶体管T31、第五晶体管T32、第六晶体管T33和第七晶体管T34构成。受第二低频时钟信号LC2控制的第二低电平维持模块由第八晶体管T41、第九晶体管T42、第十晶体管T43和第十一晶体管T44组成。第十二晶体管T51和第十三晶体管T52在第n+2级输出的控制下，分别使输出电压G(n)和Q点电压耦合到低电平。第十四晶体管T61在该电路中起到双重作用：给Q点预充电；在预充电阶段，将P点和K点电位下拉，使T33和T43截止。

上述移位寄存器使用的晶体管数量多，导致栅极驱动电路所占面积大，不利于制成窄边框的显示面板；同时，晶体管数量太多容易导致栅极驱动电路良率下降。

发明内容

本申请提供一种移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器。

根据本申请的第一方面，提供一种移位寄存器，包括信号输入模块、信号输出模块、上拉模块和复位模块；

信号输入模块用于接收外部启动信号和第一时钟信号，并使信号输出模块导通；

信号输出模块的第一输入端与信号输入模块的输出端耦合于第一节点，信号输出模块的第二输入端用于接收外部第二时钟信号，信号输出模块在导通后从输出端输出扫描信号；

上拉模块的一端耦合至第一节点，另一端耦合至信号输出模块的输出端，上拉模块用于提高第一节点的电压；

复位模块用于将第一节点的电压拉向低电平;

第一时钟信号和第二时钟信号的周期相同、占空比相等，第一时钟信号的高电平早于第二时钟信号的高电平,且第一时钟信号和第二时钟信号时域上存在交叠部分。

作为一种实施方式，信号输入模块包括第一晶体管和第二晶体管；

第一晶体管的控制极、第一晶体管的第一电流导通极和第二晶体管的第一电流导通极耦合作为信号输入模块的输入端，用于接收外部启动信号，第一晶体管的第二电流导通极和第二晶体管的第二电流导通极耦合至第一节点，第二晶体管的控制极用于接收第一时钟信号。

作为一种实施方式，信号输出模块包括第三晶体管，第三晶体管的控制极耦合至第一节点，第三晶体管的第一电流导通极用于接收第二时钟信号，第三晶体管的第二电流导通极用于输出扫描信号。

作为一种实施方式，上拉模块，包括第一电容，第一电容的一端耦合至第一节点，另一端耦合至第三晶体管的第二电流导通极。

作为一种实施方式，复位模块，包括复用的第二晶体管，用于在下拉阶段给第一节点放电。

根据本申请的第二方面，提供一种栅极驱动电路单元，包括下拉模块和多个本申请第一方面提供的移位寄存器；

多个移位寄存器采用级联方式连接，第一级移位寄存器的输入端接外部启动信号，下一级移位寄存器中信号输入模块的输入端耦合至上一级移位寄存器中信号输出模块的输出端；下一级移位寄存器中第二晶体管的控制极耦合至上一级移位寄存器中第三晶体管的第一电流导通极,第一级移位寄存器中第二晶体管的控制极耦合至最后一级移位寄存器中第三晶体管的第一电流导通极；多个移位寄存器共用下拉模块；

下拉模块用于将多个移位寄存器输出的扫描信号拉向低电平；

每一级移位寄存器的第一时钟信号输入端耦合至上一级移位寄存器的本级时钟信号，第一级移位寄存器的第一时钟信号输入端耦合至末级移位寄存器的本级时钟信号，第二时钟信号输入端接本级时钟信号；多个移位寄存器的本级时钟信号周期相同、占空比相等，且相邻移位寄存器的本级时钟信号之间时域上存在交叠部分。

优选地，第一级移位寄存器还包括时钟馈通抑制模块，时钟馈通抑制模块包括第二电容、第四晶体管和第五晶体管；

第二电容的一端耦合至第三晶体管的第一电流导通极，另一端耦合至第四晶体管的第一电流导通极和第五晶体管的控制极；第四晶体管的控制极耦合至第一节点，第二电流导通极接外部低电平信号；第五晶体管的第一电流导通极耦合至第一节点，第二电流导通极接外部低电平信号。

优选地，下拉模块包括第一下拉电路和第二下拉电路，第一下拉电路和第二下拉电路结构相同；

第一下拉电路由第一低频时钟信号控制，第二下拉电路由第二低频时钟信号控制，第一低频时钟信号和第二低频时钟信号为相位互补的低频信号，第一低频时钟信号和第二低频时钟信号的周期为帧频的整数倍。

作为一种实施方式，栅极驱动电路由四级移位寄存器级联而成,第一下拉电路包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、第六下拉晶体管、第七下拉晶体管和第八下拉晶体管;

第一下拉晶体管的控制极和第一电流导通极用于接收第一低频时钟信号，第二电流导通极耦合至第二节点；第二下拉晶体管的控制极和第一电流导通极耦合至第二节点，第二下拉晶体管的第二电流导通极耦合至第一下拉晶体管的第一电流导通极；第三下拉晶体管的控制极耦合至第一级移位寄存器的第一节点，第一电流导通极耦合至第二节点，第二电流导通极接外部低电平信号；第四下拉晶体管的控制极耦合至第三级移位寄存器的第一节点，第一电流导通极耦合至第二节点，第二电流导通极接外部低电平信号；第五下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第一级移位寄存器的输出端，第二电流导通极接外部低电平信号；第六下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第二级移位寄存器的输出端，第二电流导通极接外部低电平信号；第七下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第三级移位寄存器的输出端，第二电流导通极接外部低电平信号；第八下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第四级移位寄存器的输出端，第二电流导通极接外部低电平信号；

或者，栅极驱动电路由三级移位寄存器级联而成,第一下拉电路包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、第六下拉晶体管和第七下拉晶体管；

第一下拉晶体管的控制极和第一电流导通极用于接收第一低频时钟信号，第二电流导通极耦合至第二节点；第二下拉晶体管的控制极和第一电流导通极耦合至第二节点，第二电流导通极耦合至第一下拉晶体管的第一电流导通极极；第三下拉晶体管的控制极耦合至第一级移位寄存器的第一节点，第三下拉晶体管的第一电流导通极耦合至第二节点，第二电流导通极接外部低电平信号；第四下拉晶体管的控制极耦合至第二级移位寄存器的第一节点，第一电流导通极耦合至第二节点，第二电流导通极接外部低电平信号；第五下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第一级移位寄存器的输出端，第二电流导通极接外部低电平信号；第六下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第二级移位寄存器的输出端，第二电流导通极接外部低电平信号；第七下拉晶体管的控制极耦合至第二节点，第一电流导通极耦合至第三级移位寄存器的输出端，第二电流导通极接外部低电平信号。

根据本申请的第三方面，提供一种栅极驱动电路，包括多个本申请第二方面提供的栅极驱动电路单元，多个栅极驱动电路单元级联，上一级栅极驱动电路单元的末级移位寄存器的输出作为下一级栅极驱动电路单元的输入，第一级栅极驱动电路单元的输入端接外部启动信号；多个栅极驱动电路单元中移位寄存器的输出分别经外部容性负载接地。

根据本申请的第四方面，提供一种显示器，包括：

显示面板，显示面板包括二维像素阵列及与二维像素阵列相连的位于第一方向上的多条栅极线和第二方向上的多条数据线；

数据驱动电路，用于为数据线提供图像信号；

还包括本申请第三方面提供的栅极驱动电路，栅极驱动电路用于为栅极线提供扫描信号。

本申请的有益效果是：

本申请中的栅极驱动电路包括多级级联的栅极驱动电路单元，栅极驱动电路单元包括多级级联的移位寄存器，级联的多个移位寄存器共用下拉模块，减少了电路中晶体管的数目。本申请的栅极驱动电路可用于驱动显示面板，由于电路中晶体管的数目少，降低了电路成本，有利于制成窄边框的显示器，同时，提高了电路良率，延长显示器使用寿命。

附图说明

图1为一种现有的移位寄存器的电路原理图；

图2为本申请实施例一中的移位寄存器的电路原理图；

图3为本申请实施例二中的栅极驱动电路单元的电路原理图；

图4为本申请实施例二的工作时序图；

图5为本申请实施例二的栅极驱动电路单元的输出波形图；

图6为本申请实施例三的电路原理图；

图7为本申请实施例四的电路原理图；

图8为本申请实施例五中栅极驱动电路的电路原理图；

图9为本申请实施例六的显示器的原理图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

本申请中实现精简栅极驱动电路、减少晶体管使用数目的思路为：

(1) 复用栅极驱动电路的信号输出模块和复位模块，即信号输出模块既做输出端的充电管，又做输出端的放电管；复位模块既做第一节点的充电管，又做第一节点的放电管；

(2) 多级移位寄存器共享下拉模块。

本申请中的晶体管可以为双极型晶体管，也可以为场效应晶体管。当晶体管为双极型晶体管时，其控制极为基极，第一电流导通极可以为集电极（或发射极），对应的第二电流导通极可以为发射极（或集电极）；当晶体管为场效应晶体管时，其控制极是栅极，第一电流导通极是漏极（或源极），对应的第二电流导通极为源极（或漏极）。显示装置中的晶体管通常为薄膜晶体管（TFT），这种情况晶体管的控制极为栅极，第一电流导通极和第二电流导通极分别为薄膜晶体管的漏极和源极。下面以晶体管为薄膜晶体管为例说明栅极驱动电路的工作原理。

实施例一：

请参考图2，本实施例中的移位寄存器包括信号输入模块1、信号输出模块2、上拉模块3和复位模块4。

信号输入模块1用于接收外部启动信号V_IN和第一时钟信号V1，并使信号输出模块2导通；信号输出模块2的第一输入端与信号输入模块1的输出端耦合于第一节点Q，信号输出模块2的第二输入端用于接收外部的第二时钟信号V2，信号输出模块2的输出端用于模块导通后输出扫描信号V_OUT；上拉模块3的一端耦合至第一节点Q，另一端耦合至信号输出模块2的输出端，上拉模块3用于提高第一节点Q的电压；复位模块4用于将第一节点Q的电压拉向低电平。

第一时钟信号V1和第二时钟信号V2的周期相同，占空比相等，第一时钟信号V1的高电平早于第二时钟信号V2的高电平,且第一时钟信号V1和第二时钟信号V2时域上存在交叠部分。

本实施例中信号输入模块1包括第一晶体管T11和第二晶体管T12，第一晶体管T11的控制极、第一电流导通极和第二晶体管T12的第一电流导通极耦合作信号输入模块1的输入端，第一晶体管T11的第二电流导通极和第二晶体管T12的第二电流导通极耦合至第一节点Q，第二晶体管T12的控制极用于接收第一时钟信号V1。信号输出模块2包括第三晶体管T13，第三晶体管T13的控制极耦合至第一节点，第一电流导通极用于接收第二时钟信号V2，第二电流导通极用于输出扫描信号V_OUT。上拉模块3包括第一电容C11，第一电容C11的一端耦合至第一节点Q，另一端接信号输出模块2的输出端。复位模块4，包括复用的第二晶体管T12，用于在下拉阶段第二晶体管T12导通时给第一节点Q放电。

本实施例中的第二晶体管T12有两种作用：即作为输入管又作复位管。作为输入管使用时，其控制极的第一时钟信号V1高电平提前于第二时钟信号V2到来，T12提前导通给第一节点Q充电；作为复位管时，第二晶体管T12导通后，由于此时第一节点Q为高电平，移位寄存器输入端为低电平，从而达到了为第一节点Q放电的效果。

本申请中第一时钟信号V1和第二时钟信号V2的周期要相同,占空比相等，占空比为40%-60%，第一时钟信号V1的高电平早于第二时钟信号V2的高电平,且第一时钟信号V1和第二时钟信号V2在时域存在1/3脉宽到1/2脉宽的交叠部分。具体在本实施例中，第一时钟信号V1和第二时钟信号V2的周期相同，占空比为50%，第一时钟信号V1的高电平早于第二时钟信号V2的高电平，并且第一时钟信号V1与第二时钟信号V2在时域上存在1/2脉宽的交叠部分。

本实施例中的移位寄存器，信号输出模块既做输出端的充电管，又做输出端的放电管；复位模块既做第一节点的充电管，又做第一节点的放电管，因此，减少了晶体管的使用数目，既降低了成本，又提高了电路良率。

实施例二：

请参考图3，本实施例的栅极驱动电路单元，包括下拉模块和多个级联的移位寄存器，多个移位寄存器共用下拉模块，下拉模块用于将信号输出模块输出的扫描信号拉向低电平。多个移位寄存器的本级时钟信号周期要相同，占空比相等，且相邻移位寄存器的本级时钟信号之间时域上存在交叠部分。级联的移位寄存器级数越多，每级移位寄存器平均需要的晶体管的数目就越少，但是实际应用时如果级联级数过多，本该处于低电平维持状态的上一级第一节点的电压，会因为级数过多导致第二节点电压仍为高电平而处于悬浮状态，这样有可能造成输出异常。本申请的栅极驱动电路单元可包括三级或四级级联的移位寄存器，本实施例中以四级为例说明栅极驱动电路单元的构成及原理。

移位寄存器部分包括第一级移位寄存器11、第二级移位寄存器12、第三级移位寄存器13和第四级移位寄存器14。其中，第一级移位寄存器11中还包括时钟馈通抑制模块，该模块包括第二电容C12、第四晶体管T14和第五晶体管T15，第二电容C12的一端耦合至第三晶体管T13的第一电流导通极，另一端耦合至第四晶体管T14的第一电流导通极和第五晶体管T15的控制极；第四晶体管T14的控制极耦合至第一节点Q1，第二电流导通极接外部低电平信号V_L；第五晶体管T15的第一电流导通极耦合至第一节点Q1，第二电流导通极接外部低电平信号V_L。第二电容C12和第五晶体管T15的作用是当第三晶体管T13的第二时钟信号为高电平时，抑制时钟馈通效应，稳定第三晶体管T13的控制极电位；第四晶体管T14的作用是在预充电和上拉阶段，关闭第五晶体管T15。第一级移位寄存器11的输入端接外部启动信号V_IN，输出端耦合至第二级移位寄存器12的输入端，后面的寄存器依次级联。每一级的第一时钟信号输入端接上一级时钟信号，第一级移位寄存器的第一时钟信号输入端接第四级移位寄存器的本级时钟信号，第二时钟信号输入端接本级时钟信号。

本申请中，4个移位寄存器的本级时钟信号周期要相同，占空比相等，为40%-60%，且信号之间相互交叠1/3脉宽到1/2脉宽。在本实施例中，第一级时钟信号V_A、第二级时钟信号V_B、第三级时钟信号V_C和第四级时钟信号V_D的周期相同，占空比均为50%，且信号之间相互交叠1/2脉宽。

本实施例中，下拉模块包括第一下拉电路21和第二下拉电路22，第一下拉电路21和第二下拉电路22的电路结构相同，第一下拉电路21由第一低频时钟信号ECK控制，第二下拉电路22由第二低频时钟信号ECKX控制，第一低频时钟信号ECK和第二低频时钟信号ECKX为相位互补的低频信号，且它们的周期为帧频的整数倍。在其它实施例中，下拉模块可以只包含其中一个电路，并使用低频时钟信号，但是优选使用两个电路的方案，在低频互补信号的控制下，一个下拉电路实现低电平维持功能，另一电路处于休闲状态，这种工作模式可以使得晶体管阈值电压得到一定恢复，器件阈值电压漂移问题得到了改善，从而提高电路的稳定性。

由于第一下拉电路21和第二下拉电路22电路结构相同，这里以第一下拉电路21为例，说明第一下拉电路的结构：第一下拉电路21包括第一下拉晶体管TD01、第二下拉晶体管TD02、第三下拉晶体管TD03、第四下拉晶体管TD04、第五下拉晶体管TD05、第六下拉晶体管TD06、第七下拉晶体管TD07和第八下拉晶体管TD08。

第一下拉晶体管TD01的控制极和第一电流导通极用于接收第一低频时钟信号ECK，第二电流导通极耦合至第二节点P；第二下拉晶体管TD02的控制极和第一电流导通极耦合至第二节点P，第二电流导通极耦合至第一下拉晶体管TD01的第一电流导通极；第三下拉晶体管TD03的控制极耦合至第一级移位寄存器11的第一节点Q1，第一电流导通极耦合至第二节点P，第二电流导通极接外部低电平V_L；第四下拉晶体管TD04的控制极耦合至第三级移位寄存器13的第一节点Q3，第一电流导通极耦合至第二节点P，第二电流导通极接外部低电平V_L。第一下拉晶体管TD01用于给第二节点P充电；第二下拉晶体管TD02用于当低频时钟信号ECK切换至低电平时，为第二节点P放电；当第一扫描信号VG1-第四扫描信号VG4输出高电平时，第三下拉晶体管TD03和第四下拉晶体管TD04使第五下拉晶体管TD05、第六下拉晶体管TD06、第七下拉晶体管TD07和第八下拉晶体管TD08保持截止。

第五下拉晶体管TD05的控制极耦合至第二节点P，第一电流导通极耦合至第一移位寄存器的输出端，第二电流导通极接外部低电平信号V_L；第六下拉晶体管TD05的控制极耦合至第二节点P，第一电流导通极耦合至第二级移位寄存器的输出端，第二电流导通极接外部低电平信号V_L；第七下拉晶体管TD07的控制极耦合至第二节点P，第一电流导通极耦合至第三级移位寄存器的输出端，第二电流导通极接外部低电平信号V_L；第八下拉晶体管TD08的控制极耦合至第二节点P，第一电流导通极耦合至第四级移位寄存器的输出端，第二电流导通极接外部低电平信号V_L。第五下拉晶体管TD05、第六下拉晶体管TD06、第七下拉晶体管TD07和第八下拉晶体管TD08分别用于将第一扫描信号VG1、第二扫描信号VG2、第三扫描信号VG3和第四扫描信号VG4维持在低电平。

下面以第一级移位寄存器11为例，说明电路的工作原理。请参考图4，该栅极驱动电路单元的工作过程可以分为4个阶段：预充电阶段(t1)、上拉阶段(t2)、下拉阶段(t3、t4)以及低电平维持阶段(t5)，其中低电平维持阶段t5的终点是下一帧时间内同样时序的t1的起点。

（1）预充电阶段

在预充电阶段，外部启动信号V_IN和第四级时钟信号V_D均为高电平，第一晶体管T11和第二晶体管T12开启，第一节点Q1的电位逐渐上升，当Q1的电位高于第三晶体管T13的阈值电压V_T时，第三晶体管T13被打开。此时第一级时钟信号V_A为低电平，输出的第一扫描信号VG1为低电平。预充电阶段结束时，第一节点Q1的电位VQ1达到V_H-V_T。

（2）上拉阶段

上拉阶段开始时，本级时钟信号V_A变为高电平，外部启动信号V_IN和第四级时钟信号V_D仍为高电平，继续给第一节点Q1 充电，当外部启动信号V_IN和第四级时钟信号V_D变为低电平后，由于自举电容和第三晶体管的寄生电容Cgs中存有电荷，电容两端电压不能突变，所以节点Q1的电位会随着第一扫描信号VG1同时上升，最终达到2V_H-V_T。第一级时钟信号V_A通过第三晶体管T13给外部负载提供充电电流，第一扫描信号VG1逐渐升至V_H。在上拉阶段，第三晶体管T13工作于线性导通区，所述第一级时钟信号V_A的高电平可以无阈值损失地传递到输出的第一扫描信号VG1。

（3）下拉阶段

下拉阶段包括两个连续的过程，第一个过程t3是对信号输出模块的输出端放电。第一级时钟信号V_A变为低电平，第三晶体管T13保持开启状态，第一扫描信号VG1通过T13下拉至低电平。

下拉阶段的第二个过程t4是对第一节点Q1的放电。第四级时钟信号V_D变为高电平，所以第二晶体管T12开启，第一节点Q1存储的电荷通过T12释放。第一节点Q1上的电荷必须在V_A为低电平、V_D为高电平这段时间内彻底释放，否则，T13仍处于开启状态，从而第一扫描信号VG1的低电平状态在V_A的下一个高电平下被破坏。

（4）低电平维持阶段

在低电平维持阶段，V_A通过第二电容C12耦合部分电压到第五晶体管T15的控制极，T15开启，从而将第一节点Q1稳定在低电平V_L。第二晶体管T12也起到维持第一节点Q1低电平的作用。此外，由于连接第三晶体管T13控制极的第一节点Q 1上的电压跳变主要是由于该晶体管的栅极-漏极寄生电容Cgd引起的，而Q1上的电压跳变量由Cgd和Q1上电容的比例决定，自举电容C11要尽量大，这样能更好地控制Q1的电位。

在低电平维持阶段，第一下拉晶体管TD01将第二节点P预充电到高电平使第五下拉晶体管TD05开启，将第一扫描信号VG1稳定在低电平V_L。

图5是本实施例的栅极驱动电路单元的输出波形图。值得注意的是，第一扫描信号VG1在t4结束后到VG4输出结束这段时间内处于悬浮状态，由于这段时间仅有半个脉宽，所述不会造成较大输出噪声电压。

本实施例中的栅极驱动电路单元的晶体管个数是30个，四级移位寄存器共用下拉模块，平均每级移位寄存器中的晶体管数量是7.5个，与图1所示电路相比，基本减少了50%，从而降低了成本，提高了电路良率，更适合于窄边框显示器；低电平维持电路采用两个相位互补的低频时钟信号控制，有利于减少下拉晶体管阈值电压的漂移，提高了栅极驱动电路的稳定性。

实施例三

请参考图6，本实施例中的栅极驱动电路单元包括4级级联的移位寄存器（第一级移位寄存器31、第二级移位寄存器32、第三级移位寄存器33和第四级移位寄存器34）以及第一下拉电路41、第二下拉电路42，各部分的连接方式与实施例二相同，此处不再赘述。本实施例与实施例二不同的是，每一级移位寄存器中不包括第一电容。由于在低电平维持阶段，第一节点上的电压跳变幅度与第一电容和第三晶体管的栅漏寄生电容的分压有关，第一电容的存在能使电路的时钟馈通效应得到进一步的抑制。但在第三晶体管尺寸较大的情况下（宽度大于6000微米），其栅源寄生电容也很大，再加上栅极驱动电路单元中有其它的时钟馈通效应抑制电路，所以第一电容对电路的影响有限，可以去掉第一电容。

本实施例的栅极驱动电路单元，每级移位寄存器中不包括第一电容，减少了电路中的元器件数目，降低了成本，同时提高了电路良率。

实施例四：

请参考图7，本实施例中的栅极驱动电路单元包括4级级联的移位寄存器（第一级移位寄存器51、第二级移位寄存器52、第三级移位寄存器53和第四级移位寄存器54）以及第一下拉电路61、第二下拉电路62，各移位寄存器及下拉模块的连接关系与实施例二相同，此处就不再赘述。

与实施例二不同的是，第一级移位寄存器31中不包括第二电容、第四晶体管和第五晶体管，这样就使得本栅极驱动电路单元不可以用作栅极驱动电路的第一级，使用本实施例中的栅极驱动电路的第一级栅极驱动电路单元需使用实施例二中提供的栅极驱动电路单元。之所以要在第一级移位寄存器中使用时钟馈通抑制模块，是因为第一级时钟信号V_A，第二级时钟信号V_B，第三级时钟信号V_C和第四级时钟信号V_D在时间上有先后顺序。当第一级时钟信号V_A为高电平时，第四级时钟信号V_D还未启动，这样可能造成第一级栅极驱动电路单元输出较大噪声电压，由于栅极驱动电路是多个电路级联而成，噪声电压可能逐级放大，造成电路在启动较长时间后发生逻辑错误。

本实施例中的栅极驱动电路单元用于栅极驱动电路时，由于第一级移位寄存器中去掉了第二电容、第四晶体管和第五晶体管，与实施例二中的栅极驱动电路相比，少用了3个元器件，进一步减少了元器件数目，电路体积变小。

实施例五：

请参考图8，本实施例中的栅极驱动电路包括多级级联的栅极驱动电路单元，本实施例中以栅极驱动电路单元中包含4个级联的移位寄存器为例，第一级栅极驱动电路单元的输入端接外部启动信号，从第二级栅极驱动电路单元开始，输入端接上一级栅极驱动电路单元中第四级移位寄存器的输出端，同时，电路中所有移位寄存器输出的扫描信号经电阻和电容后接地，以抑制时钟馈通效应。

本实施例中的栅极驱动电路单元，可以全部采用实施例二中的栅极驱动电路单元，也可以第一级采用实施例二中的栅极驱动电路单元，后面各级采用实施例四中提供的栅极驱动电路单元。但采用后者时，电路中使用的元器件数目比前者少了3n-3个。

本实施例中的栅极驱动电路，采用了共享下拉电路的栅极驱动电路单元，减少了电路中的晶体管使用数目；利用外部负载抑制时钟馈通效应，减少了抑制时钟馈通效应所需的晶体管。本实施例中的电路减少了晶体管数目，降低了电路成本，提高了电路良率。同时，外接负载为容性负载，能够滤掉低电平维持阶段由于时钟馈通效应引起的输出电压跳变，使输出电压更加稳定。

实施例六：

请参考图9，本实施例中的显示器包括栅极驱动电路100、数据驱动电路200和液晶显示面板。其中，液晶显示面板包括阵列基板300、彩膜基板、液晶分子以及位于第一方向上的多条栅极线和位于第二方向上的多条数据线，在阵列基板300上设有控制液晶分子扭转的薄膜晶体管阵列，栅极驱动电路100输出的扫描信号经栅极线控制薄膜晶体管的导通或截止，数据驱动电路200经数据线提供图像数据。本实施例中的栅极驱动电路100采用实施例五中所提供的栅极驱动电路。

值得注意的是，该栅极驱动电路可以应用在各种显示器上，包括液晶显示器、有机发光显示器、电子纸显示器等等，该电路可由非晶硅薄膜晶体管、多晶硅薄膜晶体管、氧化物薄膜晶体管或者其它类型的薄膜晶体管构成。

本实施例中的显示器，由于采用的栅极驱动电路元器件数目少，体积小，所以显示器成本低，性能更加稳定，且能够实现显示器的窄边框显示。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换。

Claims (7)

1.一种栅极驱动电路单元，其特征在于，包括下拉模块和多个移位寄存器；

所述移位寄存器，包括信号输入模块、信号输出模块、上拉模块和复位模块；

所述信号输入模块用于接收外部启动信号和第一时钟信号，并使所述信号输出模块导通；

所述信号输出模块的第一输入端与所述信号输入模块的输出端耦合于第一节点，所述信号输出模块的第二输入端用于接收外部第二时钟信号，所述信号输出模块在导通后从输出端输出扫描信号；

所述上拉模块的一端耦合至所述第一节点，另一端耦合至所述信号输出模块的输出端，所述上拉模块用于提高所述第一节点的电压；

所述复位模块用于将所述第一节点的电压拉向低电平；

所述第一时钟信号和所述第二时钟信号的周期相同、占空比相等，所述第一时钟信号的高电平早于所述第二时钟信号的高电平,且所述第一时钟信号和所述第二时钟信号时域上存在交叠部分；

所述信号输入模块包括第一晶体管和第二晶体管；

所述第一晶体管的控制极、所述第一晶体管的第一电流导通极和所述第二晶体管的第一电流导通极耦合作为所述信号输入模块的输入端，用于接收所述外部启动信号，所述第一晶体管的第二电流导通极和所述第二晶体管的第二电流导通极耦合至所述第一节点，所述第二晶体管的控制极用于接收所述第一时钟信号；

所述信号输出模块包括第三晶体管，所述第三晶体管的控制极耦合至所述第一节点，所述第三晶体管的第一电流导通极用于接收所述第二时钟信号，所述第三晶体管的第二电流导通极用于输出扫描信号；

多个所述移位寄存器采用级联方式连接，第一级移位寄存器的输入端接所述外部启动信号，下一级移位寄存器中信号输入模块的输入端耦合至上一级移位寄存器中信号输出模块的输出端；下一级移位寄存器中第二晶体管的控制极耦合至上一级移位寄存器中第三晶体管的第一电流导通极,第一级移位寄存器中第二晶体管的控制极耦合至最后一级移位寄存器中第三晶体管的第一电流导通极；多个所述移位寄存器共用所述下拉模块；

所述下拉模块用于将多个所述移位寄存器输出的扫描信号拉向低电平；

每一级移位寄存器的第一时钟信号输入端耦合至上一级移位寄存器的本级时钟信号，第一级移位寄存器的第一时钟信号输入端耦合至末级移位寄存器的本级时钟信号，第二时钟信号输入端接本级时钟信号；多个移位寄存器的本级时钟信号周期相同、占空比相等，且相邻移位寄存器的本级时钟信号之间时域上存在交叠部分；

所述栅极驱动电路单元由四级移位寄存器级联而成，所述下拉模块包括第一下拉电路，所述第一下拉电路包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、第六下拉晶体管、第七下拉晶体管和第八下拉晶体管；

所述第一下拉晶体管的控制极和第一电流导通极用于接收第一低频时钟信号，第二电流导通极耦合至第二节点；所述第二下拉晶体管的控制极和第一电流导通极耦合至所述第二节点，所述第二下拉晶体管的第二电流导通极耦合至所述第一下拉晶体管的第一电流控制极；所述第三下拉晶体管的控制极耦合至第一级移位寄存器的第一节点，第一电流导通极耦合至所述第二节点，第二电流导通极接外部低电平信号；所述第四下拉晶体管的控制极耦合至第三级移位寄存器的第一节点，第一电流导通极耦合至所述第二节点，第二电流导通极接外部低电平信号；所述第五下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第一级移位寄存器的输出端，第二电流导通极接外部低电平信号；所述第六下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第二级移位寄存器的输出端，第二电流导通极接外部低电平信号；所述第七下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第三级移位寄存器的输出端，第二电流导通极接外部低电平信号；所述第八下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第四级移位寄存器的输出端，第二电流导通极接外部低电平信号；

或者，所述栅极驱动电路单元由三级移位寄存器级联而成，所述下拉模块包括第一下拉电路，所述第一下拉电路包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、第六下拉晶体管和第七下拉晶体管；所述第一下拉晶体管的控制极和第一电流导通极用于接收第一低频时钟信号，第二电流导通极耦合至第二节点；所述第二下拉晶体管的控制极和第一电流导通极耦合至所述第二节点，第二电流导通极耦合至所述第一下拉晶体管的第一电流导通极；所述第三下拉晶体管的控制极耦合至第一级移位寄存器的第一节点，所述第三下拉晶体管的第一电流导通极耦合至所述第二节点，第二电流导通极接外部低电平信号；所述第四下拉晶体管的控制极耦合至第二级移位寄存器的第一节点，第一电流导通极耦合至所述第二节点，第二电流导通极接外部低电平信号；所述第五下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第一级移位寄存器的输出端，第二电流导通极接外部低电平信号；所述第六下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第二级移位寄存器的输出端，第二电流导通极接外部低电平信号；所述第七下拉晶体管的控制极耦合至所述第二节点，第一电流导通极耦合至第三级移位寄存器的输出端，第二电流导通极接外部低电平信号。

2.如权利要求1所述的栅极驱动电路单元，其特征在于，第一级移位寄存器还包括时钟馈通抑制模块，所述时钟馈通抑制模块包括第二电容、第四晶体管和第五晶体管；

所述第二电容的一端耦合至所述第三晶体管的第一电流导通极，另一端耦合至所述第四晶体管的第一电流导通极和所述第五晶体管的控制极；所述第四晶体管的控制极耦合至所述第一节点,第二电流导通极接外部低电平信号；所述第五晶体管的第一电流导通极耦合至所述第一节点，第二电流导通极接外部低电平信号。

3.如权利要求2所述的栅极驱动电路单元，其特征在于，所述下拉模块还包括第二下拉电路，所述第一下拉电路和所述第二下拉电路结构相同；

所述第一下拉电路由第一低频时钟信号控制，所述第二下拉电路由第二低频时钟信号控制，所述第一低频时钟信号和所述第二低频时钟信号为相位互补的低频信号，所述第一低频时钟信号和所述第二低频时钟信号的频率为帧频的整数倍。

4.如权利要求1所述的栅极驱动电路单元，其特征在于，所述上拉模块，包括第一电容，所述第一电容的一端耦合至所述第一节点，另一端耦合至所述第三晶体管的第二电流导通极。

5.如权利要求4所述的栅极驱动电路单元，其特征在于，所述复位模块，包括复用的所述第二晶体管，用于在下拉阶段给所述第一节点放电。

6.一种栅极驱动电路，其特征在于，包括多个如权利要求1-5中任一项所述的栅极驱动电路单元，多个所述栅极驱动电路单元级联，上一级栅极驱动电路单元的末级移位寄存器的输出作为下一级栅极驱动电路单元的输入，第一级栅极驱动电路单元的输入端接外部启动信号；多个所述栅极驱动电路单元中移位寄存器的输出分别经外部容性负载接地。

7.一种显示器，包括：

显示面板，所述显示面板包括二维像素阵列及与所述二维像素阵列相连的位于第一方向上的多条栅极线和第二方向上的多条数据线；

数据驱动电路，用于为所述数据线提供图像信号；

其特征在于，还包括如权利要求6所述的栅极驱动电路，所述栅极驱动电路用于为所述栅极线提供扫描信号。