CN109830256B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路，其中，该移位寄存器包括：输入控制子电路、输入子电路、节点控制子电路和输出子电路；输入控制子电路，分别与第一控制端、第二控制端、第一使能端、第一输入端和第一节点连接，以控制移位寄存器是否启动；输入子电路，分别与第一节点、第一扫描端、第二输入端、第二扫描端和上拉节点连接；节点控制子电路，分别与上拉节点、第一电源端、第一复位端、第一时钟信号端和信号输出端连接；输出子电路，分别与上拉节点、第二时钟信号端和信号输出端连接。本发明实施例提供的技术方案能够实现任意级移位寄存器的启停，提高了显示面板的工作稳定性、使用可靠性和显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，简称TFT-LCD)和有源矩阵有机发光二极管显示面板(ActiveMatrix Organic Light Emitting Diode，简称AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中，为了实现平板显示器的高分辨率和窄边框，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路包括多个级联的移位寄存器。

经发明人研究发现，相关技术中的GOA电路只有第一级移位寄存器可控，在第一级移位寄存器启动后，后续级联的移位寄存器按照级联顺序依次启动，不能中断，使得显示面板只能在同一常规频率下工作，不可避免的存在动态模糊和显示拖影，降低了显示面板的工作稳定性、使用可靠性和显示效果。

发明内容

为了解决上述技术问题，本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够实现任意级移位寄存器的启停，以实现视觉注视区的超高频显示，提高了显示面板的工作稳定性、使用可靠性和显示效果。

第一方面，本发明实施例提供了一种移位寄存器，包括：输入控制子电路、输入子电路、节点控制子电路和输出子电路；

所述输入控制子电路，分别与第一控制端、第二控制端、第一使能端、第一输入端和第一节点连接，用于在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制移位寄存器是否启动；

所述输入子电路，分别与第一节点、第一扫描端、第二输入端、第二扫描端和上拉节点连接，用于在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；

所述节点控制子电路，分别与上拉节点、第一电源端、第一复位端、第一时钟信号端和信号输出端连接，用于在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，保持或者拉低上拉节点和信号输出端的信号的电位；

所述输出子电路，分别与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号。

可选地，所述输入控制子电路包括：第一晶体管、第二晶体管、第三晶体管和第一电容；

所述第一晶体管的控制极与第一输入端连接，其第一极与第一控制端连接，其第二极与第二节点连接；

所述第二晶体管的控制极与第二节点连接，其第一极与第二控制端连接，其第二极与第一节点连接；

所述第三晶体管的控制极与第一使能端连接，其第一极与第一节点连接，其第二极与第一输入端连接；

所述第一电容的第一端与第一节点连接，其第二端与第二节点连接。

可选地，所述输入控制子电路，还与第二复位端和第一电源端连接，用于在第二复位端的控制下，保持第一节点的信号的电位。

可选地，所述输入控制子电路还包括：第四晶体管；

所述第四晶体管的控制极与第二复位端连接，其第一极与第二节点连接，其第二极与第一电源端连接。

可选地，所述移位寄存器还包括：触控子电路；

所述触控子电路，分别与第二使能端、信号输出端和第一电源端连接，用于在第二使能端的控制下，向信号输出端提供第一电源端的信号；

所述输出子电路，还与第二电源端连接，用于在第二电源端和上拉节点的控制下，向信号输出端提供第二时钟信号端的信号。

可选地，所述输入子电路包括：第五晶体管和第六晶体管；

所述第五晶体管的控制极与第一节点连接，其第一极与第一扫描端连接，其第二极与上拉节点连接；

所述第六晶体管的控制极与第二输入端连接，其第一极与上拉节点连接，其第二极与第二扫描端连接。

可选地，所述节点控制子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第二电容；

所述第七晶体管的控制极和第一极与第一时钟信号端连接，其第二极与下拉节点连接；

所述第八晶体管的控制极与上拉节点连接，其第一极与下拉节点连接，其第二极与第一电源端连接；

所述第九晶体管的控制极与信号输出端连接，其第一极与下拉节点连接，其第二极与第一电源端连接；

所述第十晶体管的控制极与下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；

所述第十一晶体管的控制极与下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接；

所述第十二晶体管的控制极与第一复位端连接，其第一极与上拉节点连接，其第二极与第一电源端连接；

所述第二电容的第一端与下拉节点连接，其第二端与第一电源端连接。

可选地，所述输出子电路包括：第十三晶体管、第十四晶体管和第三电容；

所述第十三晶体管的控制极与第三电容的第一端连接，其第一极与第二时钟信号端连接，其第二极与信号输出端连接；

所述第十四晶体管的控制极与第二电源端连接，其第一极与上拉节点连接，其第二极与第三电容的第一端连接；

所述第三电容的第二端与信号输出端连接；

所述触控子电路包括：第十五晶体管；

所述第十五晶体管的控制极与第二使能端连接，其第一极与信号输出端连接，其第二极与第一电源端连接。

第二方面，本发明实施例还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器；

第一级移位寄存器的第一输入端与初始信号端连接，第N级移位寄存器的第二输入端与第N+1级的移位寄存器的信号输出端连接，第N+1级移位寄存器的第一输入端与第N级移位寄存器的信号输出端连接，其中，N≥1。

第三方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，所述方法包括：

输入控制子电路在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制所述移位寄存器是否启动；

在移位寄存器启动的状态下，输入子电路在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号；节点控制子电路在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，保持上拉节点和信号输出端的信号的电位；节点控制子电路在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，拉低上拉节点和信号输出端的信号的电位。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：输入控制子电路、输入子电路、节点控制子电路和输出子电路；输入控制子电路，分别与第一控制端、第二控制端、第一使能端、第一输入端和第一节点连接，用于在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制移位寄存器是否启动；输入子电路，分别与第一节点、第一扫描端、第二输入端、第二扫描端和上拉节点连接，用于在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；节点控制子电路，分别与上拉节点、第一电源端、第一复位端、第一时钟信号端和信号输出端连接，用于在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，保持或者拉低上拉节点和信号输出端的信号的电位；输出子电路，分别与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号。本发明实施例提供的技术方案能够实现任意级移位寄存器的启停，以实现视觉注视区的超高频显示，提高了显示面板的工作稳定性、使用可靠性和显示效果。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为本发明实施例提供的移位寄存器的结构示意图一；

图2为本发明实施例提供的输入控制子电路的等效电路图一；

图3为本发明实施例提供的移位寄存器的结构示意图二；

图4为本发明实施例提供的输入控制子电路的等效电路图二；

图5为本发明实施例提供的移位寄存器的结构示意图三；

图6为本发明实施例提供的输入子电路的等效电路图；

图7为本发明实施例提供的节点控制子电路的等效电路图；

图8为本发明实施例提供的输出子电路的等效电路图；

图9为本发明实施例提供的触控子电路的等效电路图；

图10为本发明实施例提供的移位寄存器的等效电路图；

图11为本发明实施例提供的移位寄存器在第一工作模式时的工作时序图；

图12为本发明实施例提供的移位寄存器在第二工作模式时的工作时序图；

图13为本发明实施例提供的移位寄存器的驱动方法的流程图；

图14为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。

实施例一

本发明实施例提供了一种移位寄存器，图1为本发明实施例提供的移位寄存器的结构示意图一，如图1所示，本发明实施例提供的移位寄存器包括：输入控制子电路、输入子电路、节点控制子电路和输出子电路。

具体的，输入控制子电路，分别与第一控制端SET1、第二控制端SET2、第一使能端EN1、第一输入端INPUT1和第一节点N1连接，用于在第一输入端INPUT1、第一使能端EN1和第一控制端SET1的控制下，向第一节点N1提供第二控制端SET2或第一输入端INPUT1的信号，以控制移位寄存器是否启动；输入子电路，分别与第一节点N1、第一扫描端CN、第二输入端INPUT2、第二扫描端CNB和上拉节点PU连接，用于在第一节点N1和第二输入端INPUT2的控制下，向上拉节点PU提供第一扫描端CN或第二扫描端CNB的信号；节点控制子电路，分别与上拉节点PU、第一电源端VGL、第一复位端RST1、第一时钟信号端CLK1和信号输出端OUTPUT连接，用于在第一时钟信号端CLK1、上拉节点PU、信号输出端OUTPUT和第一复位端RST1的控制下，保持或者拉低上拉节点PU和信号输出端OUTPUT的信号的电位；输出子电路，分别与上拉节点PU、第二时钟信号端CLK2和信号输出端OUTPUT连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供第二时钟信号端CLK2的信号。

本实施例中，移位寄存器设置在显示面板中，显示面板包括：显示阶段。具体的，在显示阶段时，本发明实施例提供的移位寄存器包括两种工作模式：第一工作模式和第二工作模式。

具体的，第一工作模式为全驱动模式，即移位寄存器按照级联顺序由首至尾逐级驱动；第二工作模式为任意级移位寄存器驱动模式，即移位寄存器只驱动用户的视觉注视区范围内的移位寄存器，其中，视觉注视区顶端对应的移位寄存器作为开始移位寄存器，视觉注视区底端对应的移位寄存器作为停止移位寄存器，第二工作模式具体是从开始移位寄存器进行扫描，依次级联驱动至停止移位寄存器，并在视觉注视区进行下一帧扫描。

可选地，显示面板上设置有摄像机等传感器，具体的，视觉注视区可以通过以下方式获得：基于视觉追踪技术，通过传感器实时捕捉用户瞳孔位置，以定位用户在显示设备上的视觉注视区。

具体的，第一输入端INPUT1和第二输入端INPUT2输入的均是脉冲信号，信号输出端OUTPUT输出的是脉冲信号。在正向扫描的时候，第一扫描端CN的信号持续为高电平，第二扫描端CNB的信号持续为低电平，在反向扫描的时候，第二扫描端CNB的信号持续为高电平，第一扫描端CN的信号持续为低电平。

具体的，第N-1级移位寄存器与第N级移位寄存器的第一时钟信号端CLK1连接的时钟信号不同，其第二时钟信号端CLK2的信号也不相同，第N-1级移位寄存器的第一时钟信号端CLK1和第N级移位寄存器的第二时钟信号端CLK2的信号相同，第N-1级移位寄存器的第二时钟信号端CLK2和第N级移位寄存器的第一时钟信号端CLK1的信号相同。同一级移位寄存器的第一时钟信号端CLK1和第二时钟信号端CLK2的信号为周期信号，且互为反相信号。

本发明实施例提供的移位寄存器包括：输入控制子电路、输入子电路、节点控制子电路和输出子电路；输入控制子电路，分别与第一控制端、第二控制端、第一使能端、第一输入端和第一节点连接，用于在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制移位寄存器是否启动；输入子电路，分别与第一节点、第一扫描端、第二输入端、第二扫描端和上拉节点连接，用于在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；节点控制子电路，分别与上拉节点、第一电源端、第一复位端、第一时钟信号端和信号输出端连接，用于在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，保持或者拉低上拉节点和信号输出端的信号的电位；输出子电路，分别与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号。本发明实施例提供的技术方案能够实现任意级移位寄存器的启停，以实现视觉注视区的超高频显示，提高了显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图2为本发明实施例提供的输入控制子电路的等效电路图一，如图2所示，本发明实施例提供的输入控制子电路包括：第一晶体管M1、第二晶体管M2、第三晶体管M3和第一电容C1。

具体的，第一晶体管M1的控制极与第一输入端INPUT1连接，其第一极与第一控制端SET1连接，其第二极与第二节点N2连接；第二晶体管M2的控制极与第二节点N2连接，其第一极与第二控制端SET2连接，其第二极与第一节点N1连接；第三晶体管M3的控制极与第一使能端EN1连接，其第一极与第一节点N1连接，其第二极与第一输入端INPUT1连接；第一电容C1的第一端与第一节点N1连接，其第二端与第二节点N2连接。

本实施例中，在第一工作模式下，当移位寄存器在第一输入端的信号为导通信号时，移位寄存器均启动。具体的，以第一晶体管M1～第三晶体管M3均为N型晶体管为例，在第一工作模式下，第一使能端EN1的信号持续为高电平，第三晶体管M3导通，第一控制端SET1和第二控制端SET2的信号持续为低电平，第一晶体管M1和第二晶体管M2截止。

本实施例中，第二工作模式包括：置位过程和启动过程，在置位过程中，在第一晶体管M1～第三晶体管M3的类型相同的状态下，第一控制端SET1和第一使能端EN1的信号互为反相信号，以第一晶体管M1～第三晶体管M3均为N型晶体管为例，在该过程中，第一控制端SET1的信号为高电平，第一晶体管M1导通，向第一电容C1充电，第一使能端EN1的信号为低电平，第三晶体管M3截止，此时，移位寄存器处于暂停状态；在启动过程中，在第一晶体管M1～第三晶体管M3的类型相同的状态下，第二控制端SET2和第一使能端EN1的信号互为反相信号，以第一晶体管M1～第三晶体管M3均为N型晶体管为例，在该过程中，第一电容C1存储第二节点N2的高电位使得第二晶体管M2导通，在第二控制端SET2的信号为高电平时，第一使能端EN1的信号为低电平，第三晶体管M3截止，以断开第一输入端INPUT1和第二控制端SET2之间的通路，以防止大电流。

需要说明的是，在实际应用中，为了进一步地防止大电流，可以适当的调节第一使能端EN1的低电平的持续时间，使得第二控制端SET2的高电平的持续时间落在第一使能端EN1的低电平的持续时间内，以防止第三晶体管M3导通瞬间与第二晶体管M2的导通瞬间出现大电流。

在本实施例中，图2中具体示出了输入控制子电路的示例性结构。本领域技术人员容易理解是，输入控制子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，为了实现工作模式的灵活切换，提高移位寄存器的适用性，图3为本发明实施例提供的移位寄存器的结构示意图二，如图3所示，本发明实施例提供的输入控制子电路，还与第二复位端RST2和第一电源端VGL连接，用于在第二复位端RST2的控制下，保持第一节点N1的信号的电位。

可选地，图4为本发明实施例提供的输入控制子电路的等效电路图二，如图4所示，本发明实施例提供的输入控制子电路还包括：第四晶体管M4。

具体的，第四晶体管M4的控制极与第二复位端RST2连接，其第一极与第二节点N2连接，其第二极与第一电源端VGL连接。

在本实施例中，图4中具体示出了输入控制子电路的另一示例性结构。本领域技术人员容易理解是，输入控制子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，当显示面板为触控显示面板时，为了能够实现显示面板的触控功能和显示功能，图5为本发明实施例提供的移位寄存器的结构示意图三，如图5所示，本发明实施例提供的移位寄存器还包括：触控子电路。

具体的，触控子电路，分别与第二使能端EN2、信号输出端OUTPUT和第一电源端VGL连接，用于在第二使能端EN2的控制下，向信号输出端OUTPUT提供第一电源端VGL的信号。输出子电路，还与第二电源端VGH连接，用于在第二电源端VGH和上拉节点PU的控制下，向信号输出端OUTPUT提供第二时钟信号端CLK2的信号。

当显示面板为触控显示面板时，显示面板包括：显示阶段和触控阶段，在显示阶段，触控子电路不启动，在触控阶段，信号输出端OUTPUT的输出信号为低电平。

可选地，图6为本发明实施例提供的输入子电路的等效电路图，如图6所示，本发明实施例提供的输入子电路包括：第五晶体管M5和第六晶体管M6。

具体的，第五晶体管M5的控制极与第一节点N1连接，其第一极与第一扫描端CN连接，其第二极与上拉节点PU连接；第六晶体管M6的控制极与第二输入端INPUT2连接，其第一极与上拉节点PU连接，其第二极与第二扫描端CNB连接。

在本实施例中，图6中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图7为本发明实施例提供的节点控制子电路的等效电路图，如图7所示，本发明实施例提供的节点控制子电路包括：第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第二电容C2。

具体的，第七晶体管M7的控制极和第一极与第一时钟信号端CLK1连接，其第二极与下拉节点PD连接；第八晶体管M8的控制极与上拉节点PU连接，其第一极与下拉节点PD连接，其第二极与第一电源端VGL连接；第九晶体管M9的控制极与信号输出端OUTPUT连接，其第一极与下拉节点PD连接，其第二极与第一电源端VGL连接；第十晶体管M10的控制极与下拉节点PD连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十一晶体管M11的控制极与下拉节点PD连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接；第十二晶体管M12的控制极与第一复位端RST1连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第二电容C2的第一端与下拉节点PD连接，其第二端与第一电源端VGL连接。

在本实施例中，图7中具体示出了节点控制子电路的示例性结构。本领域技术人员容易理解是，节点控制子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图8为本发明实施例提供的输出子电路的等效电路图，如图8所示，本发明实施例提供的输出子电路包括：第十三晶体管M13、第十四晶体管M14和第三电容C3。

具体的，第十三晶体管M13的控制极与第三电容C3的第一端连接，其第一极与第二时钟信号端CLK2连接，其第二极与信号输出端OUTPUT连接；十四晶体管M14的控制极与第二电源端VGH连接，其第一极与上拉节点PU连接，其第二极与第三电容C3的第一端连接；第三电容C3的第二端与信号输出端OUTPUT连接。

在本实施例中，图8中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。

可选地，图9为本发明实施例提供的触控子电路的等效电路图，如图9所示，本发明实施例提供的触控子电路包括：第十五晶体管M15。

具体的，第十五晶体管M15的控制极与第二使能端EN2连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接。

在本实施例中，图9中具体示出了触控子电路的示例性结构。本领域技术人员容易理解是，触控子电路的实现方式不限于此，只要能够实现其功能即可。

图10为本发明实施例提供的移位寄存器的等效电路图，如图10所示，本发明实施例提供的移位寄存器中包括：输入控制子电路、输入子电路、节点控制子电路、输出子电路和触控子电路，其中，输入控制子电路包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第一电容C1；输入子电路包括：第五晶体管M5和第六晶体管M6；节点控制子电路包括：第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第二电容C2；输出子电路包括：第十三晶体管M13、第十四晶体管M14和第三电容C3；触控子电路包括：第十五晶体管M15。

具体的，第一晶体管M1的控制极与第一输入端INPUT1连接，其第一极与第一控制端SET1连接，其第二极与第二节点N2连接；第二晶体管M2的控制极与第二节点N2连接，其第一极与第二控制端SET2连接，其第二极与第一节点N1连接；第三晶体管M3的控制极与第一使能端EN1连接，其第一极与第一节点N1连接，其第二极与第一输入端INPUT1连接；第一电容C1的第一端与第一节点N1连接，其第二端与第二节点N2连接；第四晶体管M4的控制极与第二复位端RST2连接，其第一极与第二节点N2连接，其第二极与第一电源端VGL连接；第五晶体管M5的控制极与第一节点N1连接，其第一极与第一扫描端CN连接，其第二极与上拉节点PU连接；第六晶体管M6的控制极与第二输入端INPUT2连接，其第一极与上拉节点PU连接，其第二极与第二扫描端CNB连接；第七晶体管M7的控制极和第一极与第一时钟信号端CLK1连接，其第二极与下拉节点PD连接；第八晶体管M8的控制极与上拉节点PU连接，其第一极与下拉节点PD连接，其第二极与第一电源端VGL连接；第九晶体管M9的控制极与信号输出端OUTPUT连接，其第一极与下拉节点PD连接，其第二极与第一电源端VGL连接；第十晶体管M10的控制极与下拉节点PD连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十一晶体管M11的控制极与下拉节点PD连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接；第十二晶体管M12的控制极与第一复位端RST1连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第二电容C2的第一端与下拉节点PD连接，其第二端与第一电源端VGL连接；第十三晶体管M13的控制极与第三电容C3的第一端连接，其第一极与第二时钟信号端CLK2连接，其第二极与信号输出端OUTPUT连接；第十四晶体管M14的控制极与第二电源端VGH连接，其第一极与上拉节点PU连接，其第二极与第三电容C3的第一端连接；第三电容C3的第二端与信号输出端OUTPUT连接；第十五晶体管M15的控制极与第二使能端EN2连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接。

在本实施例中具体示出了输入控制子电路、输入子电路、节点控制子电路、输出子电路和触控子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在本实施例中，晶体管M1～M15均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

具体的，第一电容C1～第三电容C3可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明实施例对此不作限定。

下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。

以本发明实施例提供的移位寄存器中的晶体管M1～M15均为N型薄膜晶体管，且移位寄存器正向扫描为例，图11为本发明实施例提供的移位寄存器在第一工作模式时的工作时序图，图12为本发明实施例提供的移位寄存器在第二工作模式时的工作时序图，如图10～12所示，本发明实施例提供的移位寄存器包括15个晶体管单元(M1～M15)、3个电容(C1～C3)、12个信号输入端(SET1、SET2、INPUT1、INPUT2、CN、CNB、EN1、EN2、RST1、RST2、CLK1和CLK2)、1个信号输出端(OUTPUT)和2个电源端(VGH和VGL)。

具体的，第一扫描端CN持续提供高电平信号，第二扫描端CNB持续提供低电平信号，第一电源端VGL持续提供低电平信号，在显示阶段，第二电源端VGH持续提供高电平信号，第二使能端EN2持续提供低电平信号，在触控阶段，第二电源端VGH持续提供低电平信号，第二使能端EN2持续提供高电平信号。需要说明的是，本实施例中，第一极移位寄存器的第一输入端与初始信号端STV连接，奇数级移位寄存器的第一时钟信号端CLK1与第一时钟端CK1连接，第二时钟信号端CLK2与第二时钟端CK2连接，偶数级移位寄存器的第一时钟信号端CLK1与第二时钟端CK2连接，第二时钟信号端CLK2与第一时钟端CK1连接。

移位寄存器在显示阶段中包括：第一工作模式和第二工作模式，具体的：

当移位寄存器为第一工作模式时，第一控制端SET1和第二控制端SET2的信号持续为低电平，第二复位端RST2和第一使能端EN1的信号持续为高电平，此时，第一节点N1的电位取决于第一使能端EN1和第一输入端INPUT1的信号。如图10和图11所示，移位寄存器的工作过程具体包括：

输入阶段，第一输入端INPUT1和第一使能端EN1的信号为高电平，第三晶体管M3导通，第一节点N1的电位被第一输入端INPUT1的信号拉高，第五晶体管M5开启，上拉节点PU的电位被第一扫描端CN拉高，对第三电容C3进行充电，第十三晶体管M13导通，但是由于第二时钟信号端CLK2的信号为低电平，所以信号输出端OUTPUT的输出信号为低电平。另外，本阶段中，虽然第一时钟信号端CLK1的信号为高电平，第七晶体管M7导通，下拉节点PD被拉高，但是，由于上拉节点PU的信号为高电平，第八晶体管M8导通，因此，下拉节点PD的电位被拉低，第十晶体管M10和第十一晶体管M11截止，上拉节点PU的电位不会被拉低。

输出阶段，第二时钟信号端CLK2的信号变为高电平，由于第三电容C3的自举效应，上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第十三晶体管M13导通，信号输出端OUTPUT的输出信号被第二时钟信号端CLK2的信号拉高。另外，信号输出端OUTPUT的输出信号和上拉节点PU的信号为高电平，第八晶体管M8和第九晶体管M9导通，下拉节点PD的电位被持续拉低，第十晶体管M10和第十一晶体管M11截止，保持上拉节点PU和信号输出端OUTPUT的高电位。

复位阶段，第一时钟信号端CLK1和第二输入端INPUT2的信号为高电平，第六晶体管M6和第七晶体管M7开启，上拉节点PU的电位被第二扫描端CNB的低电平信号拉低，第八晶体管M8截止，下拉节点PD的电位被第一时钟信号端CLK1拉高，并向第二电容C2充电，第十晶体管M10和第十一晶体管M11导通，上拉节点PU和信号输出端OUTPUT的信号被拉低，以降低噪声。

第一降噪阶段，第一时钟信号端CLK1的信号为低电平，第二电容C2开始放电，第十晶体管M10和第十一晶体管M11导通，上拉节点PU和信号输出端OUTPUT的信号被持续拉低，以降低噪声。

第二降噪阶段，第一时钟信号端CLK1的信号为高电平，向第二电容C2充电，第十晶体管M10和第十一晶体管M11导通，上拉节点PU和信号输出端OUTPUT的信号被持续拉低，以降低噪声。

本实施例，在复位阶段之后，本级移位寄存器持续第一降噪阶段和第二降噪阶段，直至第一输入端INPUT1再次接收到高电平信号。

需要说明的是，在第一级移位寄存器的第一输入端INPUT1输入高电平信号之前，所有移位寄存器中的第一复位端RST1的信号为高电平，以对所有移位寄存器进行放电。

当移位寄存器为第二工作模式时，以视觉注视区对应的区域包括：第N级移位寄存器～第N+M级移位寄存器为例，其中，第N级移位寄存器作为开始移位寄存器，第N+M级移位寄存器作为停止移位寄存器为例，N≥1，M≥1如图10和图12所示，移位寄存器的工作过程包括：置位过程T1和启动过程T2，具体的：

在置位过程T1中，第一级移位寄存器至第N-1级移位寄存器由首至尾逐级驱动，第二复位端RST2和第二控制端SET2的信号为低电平，第一控制端SET1的信号仅在第N-1级移位寄存器的输出阶段为高电平，第一使能端EN1的信号仅在第N-1级移位寄存器的输出阶段为低电平。需要说明的是，在置位过程中，第一时钟信号端CLK1和第二时钟信号端CLK2信号在第N-1级移位寄存器的输出阶段之后持续为低电平。

本实施例中，由于第一控制端SET1的信号仅在第N-1级移位寄存器的输出阶段为高电平，第一使能端EN1的信号仅在第N-1级移位寄存器的输出阶段为低电平，因此，第一级移位寄存器至第N-1级移位寄存器的信号输出端的输出信号OUTPUT(1)～OUTPUT(N-1)不会被影响，正常输出，其工作原理与第一工作模式相同，在此不再赘述。

对于第N级移位寄存器的工作过程包括：第一阶段和第二阶段，具体的：

第一阶段，第一输入端INPUT1和第一控制端SET1的信号为高电平，第一晶体管M1导通，第二节点N2的电位被第一控制端SET1的信号拉高，向第一电容C1充电，第二晶体管M2导通，由于第二控制端SET2的信号为低电平，第一节点N1的电位没有被拉高，第五晶体管M5截止，上拉节点PU没有被拉高，也没有向第三电容C3充电。因此，第N级移位寄存器的信号输出端OUTPUT在本阶段中没有输出，因此，第N级移位寄存器之后的所有移位寄存器均没有输出。

第二阶段，第一输入端INPUT1和第一控制端SET1的信号低电平，第一使能端EN1的信号为高电平，第三晶体管M3导通，第一节点N1的电位被拉低，第五晶体管M5截止，第N级移位寄存器之后的所有移位寄存器均没有输出。

需要说明的是，在置位过程中，在第N-1级移位寄存器在输出阶段信号输出端输出高电平之后，由于第N级移位寄存器没有输出，因此第N-1级移位寄存器的第二输入端INPUT2在复位阶段的信号为低电平，上拉节点PU的电位没有被拉低，第十三晶体管M13持续导通，但是由于第二时钟信号端CLK2的信号在第N-1级移位寄存器在输出阶段之后持续为低电平，因此，第N-1级移位寄存器在输出阶段之后，信号输出端OUTPUT的输出信号被第二时钟信号端CLK2的信号拉低，持续为低电平。进一步地，由于第N级移位寄存器没有输出，第N-1级移位寄存器中的上拉节点PU的电位没有被拉低，第N-1级移位寄存器中仍存在电荷。因此，在置位过程之后，为了保证显示效果，所有移位寄存器中的第一复位端RST1信号为高电平，对所有移位寄存器进行放电，需要说明的是，所有移位寄存器进行放电意味着将所有移位寄存器中的上拉节点PU和信号输出端OUTPUT的信号拉低，其中，并不包括：第一节点N1和第二节点N2的电位，因此，在置位过程之后，第一电容C1存储电量。

在启动过程T2中，由第N级移位寄存器～第N+M级移位寄存器逐级驱动，第一控制端SET1和第二复位端RST2的信号持续为低电平，具体的，如图12所示，在启动过程中，第N级移位寄存器的工作过程包括：第一阶段和第二阶段，具体的：

第一阶段，第二控制端SET2的信号为高电平，第一使能端EN1的信号为低电平，第一电容C1放电，第二晶体管M2持续导通，第一节点N1的电位被第二控制端SET2的信号拉高，第五晶体管M5导通，上拉节点PU的电位被拉高，第N级移位寄存器进入输入阶段。

第二阶段，第二控制端SET2的信号为低电平，第一使能端EN1的信号为高电平，第二晶体管M2持续导通，第一节点N1的电位被第二控制端SET2的信号拉低，第五晶体管M5截止，第N级移位寄存器的信号输出端OUTPUT输出高电平信号，即第N级移位寄存器进入输出阶段，第N+1级移位寄存器～第N+M级移位寄存器由第N级移位寄存器逐级驱动，其工作原理与第一工作模式时工作原理相同，在此不再赘述。

本实施例中，在第二工作模式时，持续运行多个启动过程，每个启动过程中，第N级移位寄存器～第N+M级移位寄存器输出，其余移位寄存器不输出，本发明实施例并不具体限定启动过程的运行个数，具体根据实际情况限定，图12是以运行两个启动过程为例进行说明的。需要说明的是，若移位寄存器需要切换工作模式时，第一复位端RST1和第二复位端RST2的信号均为高电平，将所有移位寄存器进行放电，然后根据实际情况，切换第一工作模式或第二工作模式，本发明实施例对此不作任何限定。

本实施例中，基于移位寄存器的两种工作模式，显示面板的显示方法也可以包括两种：全显示方案和视觉注视区独显方案，具体的：

全显示方案具体为：移位寄存器为第一工作模式全显示1次后，切换第二工作模式显示用户视觉注视区N次，之后再切换回第一工作模式，二者依次交替进行。当显示面板采用全显示方案进行显示时，显示面板对视觉注视区进行超高频显示，对非视觉注视区进行低频显示。

视觉注视区独显方案具体为：移位寄存器保持在第二工作模式下，一直显示用户视觉注视区，当显示面板采用视觉注视区独显方案进行显示时，显示面板只对用户视觉注视区进行超高频显示，对非视觉注视区的移位寄存器不开启，即对非视觉注视区不进行显示。

本实施例中，由于用户在任意时刻聚焦的视觉注视区的面积远小于整个显示面板的面积，所以在保持像素相同充电时间下，仅显示视觉注视区的显示周期要比全显示小很多，这可以将视觉注视区刷新频率变得很高。从而既可以避免全屏幕超高频显示像素充电不足、高功耗问题，又可以解决常规显示频率下动态模糊、显示拖影等问题，进一步地提高了显示效果。

需要说明的是，以上移位寄存器的工作过程是在显示阶段发生，当在触控阶段时，第二使能端EN2的信号为高电平，第十五晶体管M15导通，所有移位寄存器的信号输出端的输出信号的电位被拉低，此时，为了避免第三电容C3漏电，第二电源端VGH的信号为低电平，第十四晶体管M14截止。

实施例二

基于上述实施例的发明构思，本发明实施例还提供一种移位寄存器的驱动方法，应用于移位寄存器中，移位寄存器包括：输入控制子电路、输入子电路、节点控制子电路、输出子电路、触控子电路、第一控制端、第二控制端、第一使能端、第二使能端、第一时钟信号端、第二时钟信号端、第一电源端、第二电源端、第一输入端、第二输入端、第一扫描端、第二扫描端、第一复位端、第二复位端和信号输出端，图13为本发明实施例提供的移位寄存器的驱动方法的流程图，如图13所示，本发明实施例还提供的移位寄存器的驱动方法具体包括以下步骤：

步骤100、输入控制子电路在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制移位寄存器启动或停止。

步骤200、在移位寄存器处于启动的状态下，输入子电路在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号；节点控制子电路在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，保持上拉节点和信号输出端的信号的电位；节点控制子电路在第一时钟信号端、上拉节点、信号输出端和第一复位端的控制下，拉低上拉节点和信号输出端的信号的电位。

本发明实施例提供的栅极驱动电路，通过实施例一提供的移位寄存器级联，已然成为任意级移位寄存器启停的新型电路，并搭配指定的工作时序，使栅极驱动电路同时具备了两种工作模式，进一步地，结合视觉追踪技术，可以为用户提供视觉注视区超高频显示方案，能够很好的避开动态模糊、拖影等显示问题，而且还能够降低全屏超高频显示像素充电不足、高功耗等问题，为用户提供绝佳的视觉体验。

实施例三

基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图14为本发明实施例提供的栅极驱动电路的结构示意图，如图14所示，本发明实施例包括：多个级联的移位寄存器。

其中，第一级移位寄存器的第一输入端与初始信号端STV连接，第N级移位寄存器的第二输入端与第N+1级的移位寄存器的信号输出端连接，第N+1级移位寄存器的第一输入端与第N级移位寄存器的信号输出端连接，其中，N≥1。

本实施例中，栅极驱动电路还包括：第一时钟端CK1和第二时钟端CK2，奇数级移位寄存器中的第一时钟信号端与第一时钟端CK1连接，第二时钟信号端与第二时钟端CK2连接，偶数级移位寄存器中的第一时钟信号端与第二时钟端CK2连接，第二时钟信号端与第一时钟端CK1连接。

本实施例中的移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入控制子电路、输入子电路、节点控制子电路和输出子电路；

所述输入控制子电路，分别与第一控制端、第二控制端、第一使能端、第一输入端和第一节点连接，用于在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制移位寄存器是否启动；

所述输入子电路，分别与第一节点、第一扫描端、第二输入端、第二扫描端和上拉节点连接，用于在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；

所述节点控制子电路，分别与上拉节点、第一电源端、第一复位端、第一时钟信号端和信号输出端连接，用于在第一时钟信号端、第二时钟信号端、第二扫描端、第二输入端、上拉节点、信号输出端和第一复位端的控制下，保持或者拉低上拉节点和信号输出端的信号的电位；

所述输出子电路，分别与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入控制子电路包括：第一晶体管、第二晶体管、第三晶体管和第一电容；

所述第一晶体管的控制极与第一输入端连接，其第一极与第一控制端连接，其第二极与第二节点连接；

所述第二晶体管的控制极与第二节点连接，其第一极与第二控制端连接，其第二极与第一节点连接；

所述第三晶体管的控制极与第一使能端连接，其第一极与第一节点连接，其第二极与第一输入端连接；

所述第一电容的第一端与第一节点连接，其第二端与第二节点连接。

3.根据权利要求2所述的移位寄存器，其特征在于，所述输入控制子电路，还与第二复位端和第一电源端连接，用于在第二复位端的控制下，保持第一节点的信号的电位。

4.根据权利要求3所述的移位寄存器，其特征在于，所述输入控制子电路还包括：第四晶体管；

所述第四晶体管的控制极与第二复位端连接，其第一极与第二节点连接，其第二极与第一电源端连接。

5.根据权利要求4所述的移位寄存器，其特征在于，所述移位寄存器还包括：触控子电路；

所述触控子电路，分别与第二使能端、信号输出端和第一电源端连接，用于在第二使能端的控制下，向信号输出端提供第一电源端的信号；

所述输出子电路，还与第二电源端连接，用于在第二电源端和上拉节点的控制下，向信号输出端提供第二时钟信号端的信号。

6.根据权利要求5所述的移位寄存器，其特征在于，所述输入子电路包括：第五晶体管和第六晶体管；

所述第五晶体管的控制极与第一节点连接，其第一极与第一扫描端连接，其第二极与上拉节点连接；

所述第六晶体管的控制极与第二输入端连接，其第一极与上拉节点连接，其第二极与第二扫描端连接。

7.根据权利要求6所述的移位寄存器，其特征在于，所述节点控制子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第二电容；

所述第七晶体管的控制极和第一极与第一时钟信号端连接，其第二极与下拉节点连接；

所述第八晶体管的控制极与上拉节点连接，其第一极与下拉节点连接，其第二极与第一电源端连接；

所述第九晶体管的控制极与信号输出端连接，其第一极与下拉节点连接，其第二极与第一电源端连接；

所述第十晶体管的控制极与下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；

所述第十一晶体管的控制极与下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接；

所述第十二晶体管的控制极与第一复位端连接，其第一极与上拉节点连接，其第二极与第一电源端连接；

所述第二电容的第一端与下拉节点连接，其第二端与第一电源端连接。

8.根据权利要求7所述的移位寄存器，其特征在于，所述输出子电路包括：第十三晶体管、第十四晶体管和第三电容；

所述第十三晶体管的控制极与第三电容的第一端连接，其第一极与第二时钟信号端连接，其第二极与信号输出端连接；

所述第十四晶体管的控制极与第二电源端连接，其第一极与上拉节点连接，其第二极与第三电容的第一端连接；

所述第三电容的第二端与信号输出端连接；

所述触控子电路包括：第十五晶体管；

所述第十五晶体管的控制极与第二使能端连接，其第一极与信号输出端连接，其第二极与第一电源端连接。

9.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～8任一项所述的移位寄存器；

第一级移位寄存器的第一输入端与初始信号端连接，第N级移位寄存器的第二输入端与第N+1级的移位寄存器的信号输出端连接，第N+1级移位寄存器的第一输入端与第N级移位寄存器的信号输出端连接，其中，N≥1。

10.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1～8任一项所述的移位寄存器中，所述方法包括：

输入控制子电路在第一输入端、第一使能端和第一控制端的控制下，向第一节点提供第二控制端或第一输入端的信号，以控制所述移位寄存器是否启动；

在移位寄存器启动的状态下，输入子电路在第一节点和第二输入端的控制下，向上拉节点提供第一扫描端或第二扫描端的信号；输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的信号；节点控制子电路在第一时钟信号端、第二时钟信号端、上拉节点、信号输出端和第一复位端的控制下，保持上拉节点和信号输出端的信号的电位；节点控制子电路在第一时钟信号端、第二输入端、第二扫描端、上拉节点、信号输出端和第一复位端的控制下，拉低上拉节点和信号输出端的信号的电位。

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