CN110148383B - 移位寄存器单元及其驱动方法以及栅极驱动电路 - Google Patents

Abstract

本公开提供了一种移位寄存器单元及其驱动方法以及一种栅极驱动电路。所述一种移位寄存器单元包括：调整电路，连接在所述移位寄存器单元的输入信号端和输入节点之间，并且被配置为在所述输入信号端的电位的控制下将所述输入信号端与所述输入节点连接或断开；输入电路，被配置为在所述输入信号端的电位的控制下将所述输入节点的电位提供至所述上拉节点；输出电路，被配置为从所述时钟信号端接收时钟信号并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；以及控制电路，被配置为在所述上拉节点的电位的控制下控制所述输出信号端的电位。

Description

移位寄存器单元及其驱动方法以及栅极驱动电路

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其驱动方法以及一种栅极驱动电路。

背景技术

在显示领域，例如在OLED显示装置的栅极驱动电路中，通常采用级联的移位寄存器单元来产生用于对显示面板上相应的像素单元进行扫描的扫描信号。实际应用中出于各种原因会导致移位寄存器单元中产生漏电流，从而影响输出信号，进而影响显示。

发明内容

本公开的实施例提供了一种移位寄存器单元及其驱动方法以及一种栅极驱动电路。

根据本公开的实施例的一方面，提供了一种移位寄存器单元，包括：

调整电路，连接在所述移位寄存器单元的输入信号端和输入节点之间，并且被配置为在所述输入信号端的电位的控制下将所述输入信号端与所述输入节点连接或断开；

输入电路，连接至所述输入信号端、所述输入节点和所述移位寄存器单元的上拉节点，并且被配置为在所述输入信号端的电位的控制下将所述输入节点的电位提供至所述上拉节点；

输出电路，连接至所述上拉节点以及所述移位寄存器单元的时钟信号端和输出信号端，并且被配置为从所述时钟信号端接收时钟信号并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；以及

控制电路，连接至所述上拉节点和所述输出信号端，并且被配置为在所述上拉节点的电位的控制下控制所述输出信号端的电位。

例如，所述调整电路包括：第一晶体管，所述第一晶体管的栅极和第一极连接至所述输入信号端，所述第一晶体管的第二极连接至所述输入节点。

例如，所述输入电路包括第二晶体管和第三晶体管，所述第二晶体管的栅极和所述第三晶体管的栅极连接至所述输入信号端，所述第二晶体管的第一极连接至所述输入节点，所述第二晶体管的第二极和所述第三晶体管的第一极相连，所述第三晶体管的第二极连接至所述上拉节点。

例如，所述移位寄存器单元还包括：稳压电路，连接至第一电源信号端、所述上拉节点和稳压节点，并且被配置为在所述上拉节点的电位的控制下将所述第一电源信号端的电位提供至所述稳压节点，所述稳压节点与所述第二晶体管的第二极和所述第三晶体管的第一极相连。

例如，所述稳压电路包括：第四晶体管，所述第四晶体管的栅极连接至所述上拉节点，所述第四晶体管的第一极连接至所述第一电源信号端，所述第四晶体管的第二极连接至所述稳压节点。

例如，所述移位寄存器单元还包括：感测电路，连接至第一控制信号端、第二控制信号端、所述输入信号端和所述上拉节点，并且被配置为在所述第一控制信号端和所述输入信号端的电位的控制下存储电压，以及利用所存储的电压将所述第二控制信号端的电位输入至所述上拉节点。

例如，所述感测电路包括第五晶体管、第六晶体管、第七晶体管和电容，其中，

所述第五晶体管的栅极连接至所述第一控制信号端，所述第五晶体管的第一极连接至所述输入信号端，所述第五晶体管的第二极连接至所述第六晶体管的栅极；

所述第六晶体管的栅极连接至所述第五晶体管的第二极，所述第六晶体管的第一极连接至所述第二控制信号端，所述第六晶体管的第二极连接至所述第七晶体管的第一极；

所述第七晶体管的栅极连接至所述第二控制信号端，所述第七晶体管的第一极连接至所述第六晶体管的第二极，所述第七晶体管的第二极连接至所述上拉节点；并且

所述电容的第一极连接至所述第六晶体管的栅极，所述电容的第二极连接至所述第六晶体管的第二极。

例如，所述感测电路还包括第八晶体管和第九晶体管，其中，

第八晶体管，所述第五晶体管的第二极经由所述第八晶体管连接至所述第六晶体管的栅极，其中所述第八晶体管的栅极连接至所述第一控制信号端，所述第八晶体管的第一极连接至所述第五晶体管的第二极，所述第八晶体管的第二极连接至所述第六晶体管的栅极；以及

第九晶体管，所述第九晶体管的栅极连接至所述第六晶体管的栅极，所述第九晶体管的第一极连接至第一电源信号端，所述第九晶体管的第二极连接至所述第五晶体管的第二极。

根据本公开的实施例的一方面，提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元，其中N为大于1的整数。

根据本公开的实施例的一方面，提供了一种上述移位寄存器单元的驱动方法，包括：

在第一时段，向输入信号端施加第一电平的输入信号，调整电路将输入信号端与输入节点连接以将第一电平的输入信号提供至所述输入节点，输入电路将所述输入节点处第一电平的输入信号提供至上拉节点；

在第二时段，所述输入信号为第二电平，调整电路将所述输入信号端与所述输入节点断开，所述上拉节点的电位使输出电路将时钟信号端的时钟信号提供至输出信号端；

在第三时段，向所述移位寄存器单元的复位信号端施加第一电平的复位信号以将所述上拉节点复位，所述上拉节点的电位使控制电路将所述输出信号端下拉至第二电平。

附图说明

图1示出了根据本公开实施例的移位寄存器单元的示意框图。

图2示出了根据本公开一实施例的移位寄存器单元的电路图。

图3示出了根据本公开另一实施例的移位寄存器单元的电路图。

图4示出了根据本公开实施例的栅极驱动电路的示意图。

图5示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。

图6示出了根据本公开实施例的移位寄存器单元的操作时序图。

图7示出了根据本公开实施例的栅极驱动电路的操作时序图。

图8A示出了根据本公开实施例的栅极驱动电路中的移位寄存器单元在不具有调整电路的情况下输出信号的波形。

图8B示出了根据本公开实施例的栅极驱动电路中的移位寄存器单元在具有调整电路的情况下输出信号的波形。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。

图1示出了根据本公开实施例的移位寄存器单元100的示意框图。如图1所示，移位寄存器单元100包括调整电路110、输入电路120、输出电路130和控制电路140。

调整电路110连接在移位寄存器单元100的输入信号端IN和输入节点P之间。调整电路110可以在输入信号端IN的电位的控制下将输入信号端IN与输入节点P连接或断开。

输入电路120连接至输入信号端IN、输入节点P和移位寄存器单元100的上拉节点PU。输入电路120可以在输入信号端IN的电位控制下将输入节点P的电位提供至上拉节点PU。

输出电路130连接至上拉节点PU以及移位寄存器单元100的时钟信号端CLK和输出信号端OUT。输出电路130可以从时钟信号端CLK接收时钟信号并在上拉节点PU的电位的控制下基于所接收的时钟信号向输出信号端OUT提供输出信号。

控制电路140连接至上拉节点PU和输出信号端OUT。控制电路140可以在上拉节点PU的电位的控制下控制输出信号端OUT的电位。

本公开的实施例通过在移位寄存器单元中设置调整电路，可以防止在输入信号端产生漏电流，下文将举例对此进一步详细说明。

图2示出了根据本公开一实施例的移位寄存器200电路图。如图2所示，移位寄存器单元200包括调整电路210、输入电路220、输出电路230和控制电路。

调整电路210包括第一晶体管M1。第一晶体管M1的栅极和第一极连接至输入信号端IN，第一晶体管M1的第二极连接至输入节点P。

输入电路220包括第二晶体管M2和第三晶体管M3。第二晶体管M2的栅极和第三晶体管M3的栅极连接至输入信号端IN，第二晶体管M2的第一极连接至输入节点P，第二晶体管M2的第二极和第三晶体管M3的第一极相连，第三晶体管M3的第二极连接至上拉节点PU。输入电路220可以根据需要设计成其他的结构，例如输入电路220可以设计成包括晶体管M2，从而获得更简单的输入电路结构。在这种情况下，第二晶体管M2的栅极连接至输入信号端IN，第一极连接至输入节点P，第二极连接至上拉节点PU。

在一些实施例中，移位寄存器单元200还可以包括稳压电路250。如图2所示，稳压电路250连接至第一电源信号端VDD1、上拉节点PU和稳压节点OFF。稳压电路250可以在上拉节点PU的电位的控制下将第一电源信号端VDD1的电位提供至稳压节点OFF。在图2中，稳压电路250包括第四晶体管M4。第四晶体管M4的栅极连接至上拉节点PU，第四晶体管M4的第一极连接至第一电源信号端VDD1，第四晶体管M4的第二极连接至稳压节点OFF。由于稳压电路250能够提供一稳定电压(例如在第四晶体管M4的第二极处提供第一电源信号端VDD1的电压)，使得可以在移位寄存器单元200中提供了一稳压节点OFF，该稳压节点OFF例如可以由第四晶体管M4的第二极来实现，也可以在移位寄存器单元中单独设置与第四晶体管M4的第二极相连的节点作为稳压节点。需要使用上述稳定电压的其他电路或元件可以连接到稳压节点OFF，以提高移位寄存器单元中相应节点电位的稳定性。例如在图2中，第二晶体管M2的第二极和第三晶体管M3的第一极可以连接至稳压节点OFF。当上拉节点PU为高电平并且输入信号端IN为低电平时，第三晶体管M3断开，第四晶体管M4导通，第一电源信号端VDD1的高电平被提供至稳压节点OFF。此时由于第三晶体管M2的第一极与第二极均为高电平，可以防止第三晶体管M3在断开状态下由于第一极与第二极之间的电位差过大导致上拉节点PU处漏电。移位寄存器单元200中的其他电路或元件也可以连接到稳压节点OFF以起到稳定相应节点电压的作用，例如在图2中晶体管M11、M12、M14、M15、M16和M17也以类似的方式连接到稳压节点OFF，以防止上拉节点PU漏电，下文将对此进一步详细说明。

输出电路230可以包括用于提供控制输出信号的控制输出子电路和用于提供第一输出信号的第一输出子电路。在图2中，控制输出子电路包括第十八晶体管M18和电容C2，第一输出子电路包括第二十晶体管M20。第十八晶体管M18的栅极连接至上拉节点PU，第十八晶体管M18的第一极连接至用于提供第一时钟信号的第一时钟信号端CLKD，第十八晶体管M18的第二极连接至控制输出信号端CR以在控制输出信号端CR输出控制输出信号。电容C2的第一极连接至第十八晶体管M18的栅极，电容C2的第二极连接至第十八晶体管M18的第二极。第二十晶体管M20的栅极连接至上拉节点PU，第二十晶体管M20的第一极连接至用于提供第二时钟信号的第二时钟信号端CLKE，第二十晶体管M20的第二极连接至第一输出信号端OUT1以在第一输出信号端OUT1输出第一输出信号。

控制电路可以包括下拉控制子电路2401和下拉子电路2402。下拉控制子电路2401连接至上拉节点PU、下拉节点PD和第二电源信号端VDD2。下拉控制子电路2401可以在上拉节点PU和第二电源信号端VDD2的电位的控制下控制下拉节点PD的电位。下拉子电路2402连接至输出信号端OUT和下拉节点PD。下拉子电路2402可以在下拉节点的电位的控制下控制输出信号端OUT的电位。

在图2中，下拉控制子电路2401包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十晶体管M10的栅极连接至上拉节点PU，第十晶体管M10的第一极连接至参考信号端VGL1，第十晶体管M10的第二极连接至下拉节点PD。第十一晶体管M11的栅极连接至下拉节点PD，第十一晶体管M11的第一极连接至稳压节点OFF，第十一晶体管M11的第二极连接至上拉节点PU。第十二晶体管M12的栅极连接至下拉节点PD，第十二晶体管M12的第一极连接至参考信号端VGL1，第十二晶体管M12的第二极连接至稳压节点OFF。第十三晶体管M13的栅极和第一极连接至第二电源信号端VDD2，第十三晶体管M13的第二极连接至下拉节点PD。

在图2中，下拉子电路2402可以包括第十九晶体管M19和第二十一晶体管M21。第十九晶体管M19的栅极连接至下拉节点PD，第一极连接至参考信号端VGL2，第二极连接至控制输出信号端CR。第二十一晶体管M21的栅极连接至下拉节点PD，第二十一晶体管M21的第一极连接至参考信号端VGL2，第二十一晶体管M21的第二极连接至第一输出信号端OUT1。参考信号端VGL1和VGL2可以提供相同的参考电平，也可以提供不同的参考电平。例如参考信号端VGL1可以提供第一参考电平，而参考信号端VGL2可以提供第二参考电平，其中第二参考电平可以与第一参考电平相同，也可以与第一参考电平不同。第十九晶体管M19可以在下拉节点PD的电位的控制下将控制输出信号端CR下拉至第一参考电平。第二十一晶体管M21可以在下拉节点PD的电位的控制下将第一输出信号端OUT1下拉至第二参考电平。

在一些实施例中，移位寄存器单元200还可以包括感测电路260。如图2所示，感测电路260连接至第一控制信号端Ctr1、第二控制信号端Ctr2、输入信号端IN和上拉节点PU。感测电路250可以在第一控制信号端Ctr1和输入信号端IN的电位的控制下存储电压，以及利用所存储的电压将第二控制信号端Ctr2的电位输入至上拉节点PU。在图2中，感测电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和电容C1。第五晶体管M5的栅极连接至第一控制信号端Ctr1，第五晶体管M5的第一极连接至输入信号端IN，第五晶体管M5的第二极与第六晶体管M6的栅极连接于节点H。第六晶体管M6的第一极连接至第二控制信号端Ctr2，第六晶体管M6的第二极与第七晶体管M7的第一极连接于节点N。第七晶体管M7的栅极连接至第二控制信号端Ctr2，第七晶体管M7的第二极连接至上拉节点PU。电容C1的第一极连接至第六晶体管M6的栅极(即节点H)，电容C1的第二极连接至第六晶体管M6的第二极(即节点N)。

在一些实施例中，移位寄存器单元200还可以包括复位电路270。复位电路270连接至上拉节点PU和复位信号端。复位电路270可以复位信号端的电位的控制下将上拉节点PU复位。例如，复位电路270包括用于在第一复位信号端RST1的控制下将上拉节点PU复位的第一复位子电路。在图2中，第一复位子电路包括第十四晶体管M14和第十七晶体管M17。在一些实施例中，复位电路270还可以包括用于在第二复位信号端RST2的控制下将上拉节点PU复位的第二复位子电路。在图2中，第二复位子电路包括第十五晶体管M15和第十六晶体管M16。第一复位信号端RST1可以提供使该移位寄存器单元200自身复位的第一复位信号，第二复位信号端RST2可以提供用于使栅极驱动电路中的全部移位寄存器单元复位的第二复位信号，也称作总复位信号。

如图2所示，第十七晶体管M17的栅极连接至第一复位信号端RST1，第十七晶体管M17的第一极连接至稳压节点OFF，第十七晶体管M17的第二极连接至上拉节点PU。第十四晶体管M14的栅极连接至第一复位信号端RST1，第十四晶体管M14的第一极连接至参考信号端VGL1，第十四晶体管M14的第二极连接至稳压节点OFF。第十五晶体管M15的栅极连接至第二复位信号端RST2，第十五晶体管M15的第一极连接至稳压节点OFF，第十五晶体管M15的第二极连接至上拉节点PU。第十六晶体管M16的栅极连接至第二复位信号端RST2，第十六晶体管M16的第一极连接至参考信号端VGL1，第十六晶体管M16的第二极连接至稳压节点OFF。

以上实施例中虽然采用了两个电源信号端VDD1和VDD2，然而本公开的实施例不限于此，第一电源信号端VDD1和第二电源信号端VDD2可以由同一个电源信号端来实现，也可以实现为不同的电源信号端，只要第一电源信号端VDD1能够将稳压节点OFF控制在期望的高电平。

当输入信号端IN为高电平时，第一晶体管M1、第二晶体管M2和第三晶体管M3导通，从而将输入信号端IN的高电平提供至上拉节点PU，给第二电容C2充电，上拉节点PU的高电平使第十七晶体管M17和第十八晶体管M18导通。此后输入信号端IN变为低电平，第一晶体管M1、第二晶体管M2和第三晶体管M3关断，但是由于电容C2的存在，上拉节点PU仍然为高电平，使得第十七晶体管M17和第十八晶体管M18处于导通状态，从而可以将第一时钟信号端CLKD的时钟信号在控制输出信号端CR输出，并将第二时钟信号端CLKE的时钟信号在第一输出信号端OUT1输出。

当复位信号端(例如第一复位信号端RST1)为高电平时，第十七晶体管M17和第十四晶体管M14导通，从而将上拉节点PU复位至低电平。上拉节点PU的低电平使第十晶体管M10关断，此时由于第十三晶体管M3处于导通状态，第二电源信号端VDD2的高电平被输入至下拉节点PD。下拉节点PD的高电平使第十九晶体管M19和第二十一晶体管M21导通，从而将控制输出信号端CR和第一输出信号端OUT1分别下拉至低电平。下拉节点PD的高电平还使第十一晶体管M11和第十二晶体管M12导通，使上拉节点PU保持低电平。

在上拉节点PU为高电平期间，稳压电路220中的第二晶体管M4导通，从而将第一电源信号端VDD1的高电平(例如电压Voff)提供至稳压节点OFF。与上拉节点PU相连的晶体管可以通过稳压节点OFF接地，而不是直接接地，例如第三晶体管M3的第二极连接至稳压节点OFF，而不是直接连接至参考信号端VGL1。在上拉节点PU为高电平并且第三晶体管M3关断的状态下，由于稳压节点OFF为高电平，可以避免第第三晶体管M3的第一极和第二极之间的电压差过大而产生流过第三晶体管M3的漏电流，从而防止上拉节点PU的电位由于该漏电流的产生而不稳定。第十一晶体管M11、第十七晶体管M17和第十五晶体管M15也以类似的方式连接至稳压节点，从而防止上拉节点PU由于与之相连的晶体管而发生漏电。

在图2中，如果没有第一晶体管M1，输入电路220的用于接收输入信号的节点P(在图2中是第二晶体管M2的第一极)将直接连接至输入信号端IN。那么就会出现以下情况，当输入信号端IN为低电平而稳压节点OFF为高电平时，第二晶体管M2处于关断状态，此时第二晶体管M2的第一极为低电平，第二晶体管M2的第二极为高电平，第二晶体管M2的第一极和第二极之间的较高电位差会导致产生流过第二晶体管M2的漏电流。该漏电流将会影响与该输入信号端IN相连的其他外部电路。例如在显示驱动应用中，移位寄存器单元200将与其他移位寄存器单元级联来产生多级输出信号，例如移位寄存器单元200的输入信号端IN可以连接到其他移位寄存器单元的控制输出信号端。在这种情况下，移位寄存器单元200的输入信号端IN处的漏电流将会影响其他移位寄存器单元的控制输出信号端的电位，从而影响整体显示，下文将结合栅极驱动电路的结构来对此进一步详细说明。

本公开的实施例通过在移位寄存器单元中设置调整电路210，当输入信号端IN为低电平时，由于调整电路210中的第一晶体管M1关断，使得输入信号端IN与输入节点P断开。此时即使稳压节点OFF为高电平，由于第一晶体管M1的第一极和第二极之间的电位差远小于第二晶体管M2的第一极和第二极之间的电位差，流过第一晶体管M1的漏电流小到可以忽略的程度，从而可以防止输入信号端IN处的漏电流对与之相连的其他移位寄存器单元造成影响。而当输入信号端IN为高电平时，由于第一晶体管M1导通，因此可以将输入信号端IN的信号提供给输入节点P，从而确保正常输出。当然本公开实施例的调整电路210不限于应用在图2所示的电路结构中。例如在输入电路220包括一个第二晶体管M2的情况下，第二晶体管M2的第一极连接至输入节点P，第二极连接至上拉节点PU，调整电路210也能够防止由于第二晶体管M2的第一极和第二极电压差过大而导致在输入信号端IN产生漏电流。

本公开的实施例通过在移位寄存器单元中设置感测电路260，能够实现随机感测控制。例如，在显示阶段，如果输入信号端IN和第一控制信号端Ctr1处同时出现高电平，则第五晶体管M5被导通，输入信号端IN处的高电平被提供至节点H。此后输入信号端IN和第一控制信号端Ctr1均变为低电平，由于电容C1的存在，高电平被存储在节点H处，这意味着移位寄存器单元200被选择。在消隐阶段，当第二控制信号端Ctr2为高电平时，节点H的高电平使第六晶体管M6导通，第二控制信号端Ctr2的高电平使晶体管M7导通，从而第二控制信号端Ctr2的高电平被传输至上拉节点PU。上拉节点PU的高电平使第十八晶体管M18和第二十晶体管M20导通，从而可以利用时钟信号端CLKD和CLKE处的时钟信号来产生输出信号作为感测控制信号。感测控制信号使得显示面板上与该移位寄存器单元200相连的像素单元开启，以便于从像素单元采集感测数据。在上述过程中，如果移位寄存器单元200在显示阶段没有被选择，则在消隐阶段可以不产生感测控制信号，从而与之相连的像素单元不被开启。通过这种方式，可以从多个移位寄存器单元中随机选择一个或多个移位寄存器单元来开启显示面板上相应的像素单元进行感测数据的采集，从而实现随机感测。

图3示出了根据本公开一实施例的移位寄存器单元300的电路图。图3的移位寄存器单元300与图2的移位寄存器单元200类似，区别至少在于感测电路360、输出电路330和下拉子电路3402。为了简明起见，下面将主要对区别部分进行详细描述。

如图3所示，移位寄存器单元300包括调整电路310、输入电路320、输出电路330、控制电路、稳压电路350、感测电路360和复位电路370，其中控制电路包括下拉控制子电路3401和下拉子电路3402。如图3所示，调整电路310、输入电路320、稳压电路350和复位电路360可以分别与上述调整电路210、输入电路220、稳压电路250和复位电路270以相同的方式来实现，在此不再赘述。

感测电路360与上述感测电路260的区别至少在于还包括第八晶体管M8和第九晶体管M9。如图3所示，第五晶体管M5和第八晶体管M8串联在输入信号端IN与节点H之间，使得第五晶体管M5的第二极经由第八晶体管M8连接至节点H。第五晶体管M5和第八晶体管M8的栅极均连接至第一控制信号端Ctr1，第五晶体管M5的第一极连接至输入信号端IN，第五晶体管M5的第二极连接至第八晶体管M8的第一极，第八晶体管M8的第二极连接至节点H。第九晶体管M9的栅极连接至节点H，第九晶体管M9的第一极连接至第一电源信号端VCC1，第九晶体管M9的第二极连接至第五晶体管M5的第二极。这使得当节点H为高电平并且第一控制信号端Ctr1为低电平时，第五晶体管M5和第八晶体管M8处于断开状态，节点H的高电平使第九晶体管M9导通，第一电源信号端VDD1的高电平被提供至第八晶体管M8的第一极，从而防止由于第八晶体管M8的第一极和第二极之间压差过大而导致节点H处漏电。

输出电路330与上述输出电路230的区别至少在于还包括第二输出子电路，用于在第二输出信号端OUT2提供第二输出信号。如图3所示，第二输出子电路包括第二十二晶体管M22，第二十二晶体管M22的控制极连接至上拉节点PU，第一极连接至第三时钟信号端CLKF，第二极连接至第二输出信号端OUT2。相应地，下拉子电路3402还包括用于下拉第二输出信号端OUT2的第二十三晶体管M23，第二十三晶体管M23的栅极连接至下拉节点PD，第一极连接至第二参考信号端VGL2，第二极连接至第二输出信号端OUT2。

在图3中，移位寄存器单元300还可以包括第二十四晶体管M24，第二十四晶体管M24的栅极连接至输入信号端IN，第一极连接至第一参考信号端VGL1，第二极连接至下拉节点PD。第二十四晶体管M24可以起到进一步稳定下拉节点PD的电位的作用，例如当输入信号端IN为高电平时，第二十四晶体管M24导通，从而使下拉节点PD稳定在低电平。

图4示出了根据本公开实施例的栅极驱动电路的示意图。如图4所示，栅极驱动电路包括N级级联的移位寄存器单元，N为大于1的整数。为了简明起见，在图4中仅示出了前四级移位寄存器单元A1、A2、A3和A4。然而本领域技术人员应清楚，本公开实施例的栅极驱动电路中移位寄存器单元的数目不限于此，可以根据需要来进行改变。栅极驱动电路中的每个移位寄存器单元可以由上述任意实施例的移位寄存器单元来实现，例如上述移位寄存器单元100、200和300中的任何一个。在图4的实施例中，每个移位寄存器单元由上述移位寄存器单元300实现。

参考图4，第n级移位寄存器单元的输入信号端IN连接至第(n-2)级移位寄存器单元的控制输出信号端CR，第n级移位寄存器单元的复位信号端RST1连接第(n+3)级移位寄存器单元的控制输出信号端CR，第n级移位寄存器单元的第一控制信号端Ctr1连接为接收第一控制信号OE，第n级移位寄存器单元的第二控制信号端Ctr2连接为接收第二控制信号CLKA，第n级移位寄存器单元的第一输出信号端OUT1和第二输出信号端OUT2分别输出第n级的第一输出信号OUT1<n＞和第二输出信号OUT2<n>，其中n为整数，3≤n≤N-3。

在图4中，移位寄存器单元可以分为多组，每组包括级联的四个移位寄存器单元，下面以前四级移位寄存器单元A1至A4为一组为例进行描述。第一级移位寄存器单元A1的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD1和CLKE1，第二级移位寄存器单元A2的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD2和CLKE2，第三级移位寄存器单元A3的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD3和CLKE3，第四级移位寄存器单元A4的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD4和CLKE4。各级移位寄存器单元的第三时钟信号端CLKF可以根据需要采用类似第二时钟信号端CLKE的方式连接，在此不再赘述。

以上仅给出了栅极驱动电路的示例，本公开的实施例不限于此，栅极驱动电路中移位寄存器单元的结构、数量和级联方式可以根据需要来设置。例如，每个移位寄存器单元可以具有更多或更少的输出信号端，并且可以为栅极驱动电路提供更多或更少的时钟信号，并通过相应的级联方式来得到期望的输出信号波形。在一些实施例中，栅极驱动电路可以根据需要包括不同结构的移位寄存器单元，例如可以将奇数级移位寄存器单元和偶数级移位寄存器单元实现为不同的结构。在一些实施例中，可以例如通过控制移位寄存器单元的第二电源信号端的电压使奇数级移位寄存器单元和偶数级移位寄存器单元交替工作。

下面参考图5和图6来描述根据本公开实施例的移位寄存器单元的驱动方法。

图5示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。该驱动方法适用于上述任意实施例的移位寄存器单元。

在步骤S110，在第一时段，向输入信号端施加第一电平的输入信号，调整电路将输入信号端与输入节点连接以将第一电平的输入信号提供至输入节点，输入电路将输入节点处第一电平的输入信号提供至上拉节点。

在步骤S120，在第二时段，输入信号为第二电平，调整电路将输入信号端与输入节点断开，上拉节点的电位使输出电路将时钟信号端的时钟信号提供至输出信号端。

在步骤S130，在第三时段，向移位寄存器单元的复位信号端施加第一电平的复位信号以将上拉节点复位，上拉节点的电位使控制电路将输出信号端下拉至第二电平。

图6示出了根据本公开实施例的移位寄存器单元的操作时序图。该驱动方法适用于上述任意实施例的移位寄存器单元，下面将结合图2的移位寄存器单元200的结构来进行描述。

在时段p1，输入信号端IN为高电平，第一晶体管M1、第二晶体管M2和第三晶体管M3导通，使得输入信号端IN的高电平被输入至上拉节点PU，电容C2开始充电。上拉节点PU的高电平使第十八晶体管M18和第二十晶体管M20均导通。此时由于第一时钟信号端CLKD和第二时钟信号端CLKE均为低电平，使得控制输出信号端CR和第一输出信号端OUT1也均为低电平。

在时段p2，输入信号端IN为低电平，第一时钟信号端CLKD和第二时钟信号端CLKE的高电平到来，此时电容C2的存在使上拉节点PU仍然为高电平，从而第十八晶体管M18和第二十晶体管M20仍然处于导通状态。第十八晶体管M18和第二十晶体管M20的导通使得控制输出信号端CR和第一输出信号端OUT1也均为高电平，由于电容C2的自举作用，使上拉节点PU的电位进一步升高。

在时段p3，第一时钟信号端CLKD和第二时钟信号端CLKE为低电平，此时电容C2的存在使上拉节点PU仍然为高电平，第十八晶体管M18和第二十晶体管M20仍然处于导通状态，从而控制输出信号端CR和第一输出信号端OUT1也均为低电平。

在时段p4，第一复位信号端RST1为高电平，第十三晶体管M13和第十四晶体管M14导通，使得上拉节点PU被复位至低电平(即，第一参考信号端VGL1的电位)。上拉节点PU的低电平使第十晶体管M10关断，此时由于第十三晶体管M13处于导通状态，使得第二电源信号端VDD2的高电平被提供至下拉节点PD。下拉节点PD的高电平使第十九晶体管M19和第二十一晶体管M21均导通，从而分别将控制输出信号端CR和第一输出信号端OUT1均下拉至低电平。

在上述过程中，在上拉节点PU为高电平期间，第四晶体管M4导通，从而将第一电源信号端VDD1的高电平(例如电压Voff)提供至稳压节点OFF。电压Voff的大小可以根据需要来选择，从而可以将稳压节点OFF的电位控制在期望的范围内。如以上分析的，稳压节点OFF的电压Voff使得在上拉节点PU为高电平期间，与之相连的其他晶体管不会由于第一极和第二极之间的压差过大而产生漏电流，从而防止上拉节点PU漏电。

在上述时段p2和p3(即，上述的第二时段)期间，输入信号端IN为低电平，而稳压节点OFF为高电平，使得第二晶体管M2关断并且第二晶体管的第二极为高电平。此时如果没有第一晶体管M1，第二晶体管M2的第一极将直接连接到输入信号端，这就会导致第二晶体管M2的第一极为低电平，而第二极为高电平。第二晶体管M2的第一极和第二极之间的电位差会导致产生流过第二晶体管M2的漏电流。利用第一晶体管M1，可以解决该漏电流的问题。具体地，第一晶体管M1在输入信号端IN为低电平的情况下关断，使得即使稳压节点OFF为高电平，第一晶体管M1的第一极和第二极之间的电位差也要远小于第二晶体管M2的第一极和第二极之间的电位差，从而避免输入信号端IN处产生漏电流。而在时段p1期间，第一晶体管M1导通，从而可以将输入信号端IN连接到输入节点P，以确保移位寄存器单元的正常工作。

图7示出了根据本公开实施例的栅极驱动电路的操作时序图。下面参考图4的栅极驱动电路结构以及图3的移位寄存器单元结构来进行描述。为例便于理解，图7主要以第7级移位寄存器单元为例来说明本公开实施例的栅极驱动电路的操作时序，本领域技术人员应清楚，该操作时序也适用于其他移位寄存器单元。

如图7所示，一帧包括显示阶段和消隐阶段。

在显示阶段，各级移位寄存器单元根据其输入信号和时钟信号来产生输出信号，以驱动显示面板上的像素单元进行显示。例如，在图7的示例中，第七级移位寄存器单元根据其接收的时钟信号CLKE3和CLKF3产生第一输出信号OUT1<7>和第二输出信号OUT2<7>，第八级移位寄存器单元根据其接收的时钟信号CLKE4和CLKF4产生第一输出信号OUT1<8>和第二输出信号OUT2<8>，以此类推。在显示阶段中的时段T1，由于第七级移位寄存器单元的第一控制信号OE和输入信号CR<5>同时为高电平，使得如图3所示的第五晶体管M5和第八晶体管M8导通，将输入信号端IN的高电平提供至节点H。由于电容C1的存在，使得节点H的电压被存储，如图7中由H<7>所示。而对于其他移位寄存器单元，例如第6级移位寄存器单元，第一控制信号OE和其输入信号并未同时为高电平，使得其节点H处未存储高电平电压。

在消隐阶段，节点H存储了电压的移位寄存器单元(即，被选择的移位寄存器单元)产生感测控制信号，而其他移位寄存器单元不产生感测控制信号。例如在图7的示例中，在消隐阶段的时段T2，第二控制信号CLKA为高电平，对于被选择的第七级移位寄存器单元来说，由于其节点H为高电平，使得第六晶体管M6导通，从而将第二控制信号端Ctr2处的高电平(即第二控制信号CLKA的高电平)提供至节点N。由于电容C2的自举作用，使节点H的电位进一步升高。第二控制信号端Ctr2的高电平还使第七晶体管M7导通，从而将第二控制信号CLKA的高电平提供至上拉节点PU。在消隐阶段中的时段T3，对于第七级移位寄存器单元来说，由于其上拉节点的电位PU<7>为高，使得晶体管M18、M20和M22均导通，从而根据时钟信号CLKE3产生第一输出信号OUT1<7>并根据时钟信号CLKF3产生第二输出信号OUT<7>，以作为感测控制信号。而对于其他移位寄存器单元来说，例如第6级移位寄存器单元，由于其节点H处未存储高电平电压，当在时段T2第二控制信号CLKA为高电平时，其晶体管M6处于关断状态，因此其输出信号仍然为低电平。时钟信号CLKD1至CLKD4可以设置成在显示阶段具有分别与时钟信号CLKE1至CLKE4相同的波形，而在消隐阶段均为低电平，以使得各级移位寄存器单元的控制输出信号端不产生控制输出信号。

通过这种方式，实现了对栅极驱动电路中移位寄存器单元的随机选择，例如在本实施例中选择了第七级移位寄存器单元作为要产生感测控制信号的移位寄存器单元，而其他未被选择的移位寄存器单元不产生感测控制信号。

下面将参考图8A和图8B来说明根据本公开实施例的噪声抑制效果。

图8A示出了根据本公开实施例的栅极驱动电路中的移位寄存器单元在不具有调整电路的情况下输出信号的波形。本实施例中以参考图4描述的栅极驱动电路为例来进行说明，为了便于描述，图8A示出了在第二晶体管M2的阈值电压为-2.5V的情况下第一级移位寄存器单元、第三极移位寄存器单元和第五级移位寄存器单元的控制输出信号CR<1>、CR<3>和CR<5>的波形，其中横坐标表示时间，纵坐标表示电压。本领域技术人员应清楚，本公开的实施例不限于此，栅极驱动电路可以根据需要具有其他结构和相应的输出信号波形。

在栅极驱动电路的工作过程中，以第五级和第七级移位寄存器单元为例，第七级移位寄存器单元的输入信号端IN与第五级移位寄存器单元的控制输出端CR相连，这使得在第七级移位寄存器单元的输入信号端IN为低电平而上拉节点PU<7>为高电平时，如以上分析的，如果没有调整电路，则第七级移位寄存器单元的输入信号端IN将产生漏电流，该漏电流会影响第五级移位寄存器单元的控制输出信号端CR的电位。假设第五级移位寄存器单元采用如图3所示的电路结构，那么在其控制输出信号端CR变为低电平之后，在上拉节点PU为高电平期间，第十八晶体管M18导通，使得漏电流可以通过第十八晶体管M18释放，控制输出信号端CR处不会产生毛刺；而在上拉节点PU为低电平期间，下拉节点PD为高电平，这使得第十八晶体管M18关断，第十九晶体管M19导通，由于第十九晶体管M19的长宽比通常小于第十八晶体管M18的长宽比并且下拉节点PD高电位时的电压值小于上拉节点PU高电位时的电压值，导致控制输出信号端CR处的漏电流无法经由第十九晶体管M19释放，那么第七级移位寄存器单元的输入信号端处的漏电流将第五级移位寄存器单元的控制输出信号端CR处累计，从而使控制输出信号CR<5>中出现噪声，如图8A中的虚线框所示。对于其他级移位寄存器单元也存在同样的情况，例如第一级移位寄存器单元的控制输出信号CR<1>和第三级移位寄存器单元的控制输出信号CR<3>中也会存在由于漏电流而导致的噪声，如图8A中的虚线框所示。

图8B示出了根据本公开实施例的栅极驱动电路中的移位寄存器单元在具有调整电路的情况下输出信号的波形。为了便于比较，图8B示出了与图8A在相同栅极电路结构和参数下移位寄存器单元的输出信号波形。如图8B所示，同样以第五级和第七级移位寄存器单元为例，由于第七级移位寄存器单元中采用了调整电路，如以上所分析的，在第七级移位寄存器单元的输入信号端不会产生漏电流或者产生的漏电流在可承受的范围内，从而不会在第五级移位寄存器单元的控制输出信号端产生噪声，如图8B的虚线框所示。类似地，也可以减小或消除其他级移位寄存器单元的输出信号端由于漏电流引起的噪声。例如通过比较图8A和图8B可以看出，通过采用调整电路，第一级移位寄存器单元的控制输出信号CR<1>、第三级移位寄存器单元的控制输出信号CR<3>和第五级移位寄存器单元的控制输出信号CR<3>中由于漏电流而导致的噪声都被显著减小甚至消除。

本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。

在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (9)

1.一种移位寄存器单元，包括：

调整电路，连接在所述移位寄存器单元的输入信号端和输入节点之间，并且被配置为在所述输入信号端的电位的控制下将所述输入信号端与所述输入节点连接或断开；

输入电路，连接至所述输入信号端、所述输入节点和所述移位寄存器单元的上拉节点，并且被配置为在所述输入信号端的电位的控制下将所述输入节点的电位提供至所述上拉节点；

输出电路，连接至所述上拉节点以及所述移位寄存器单元的时钟信号端和输出信号端，并且被配置为从所述时钟信号端接收时钟信号并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；以及

控制电路，连接至所述上拉节点和所述输出信号端，并且被配置为在所述上拉节点的电位的控制下控制所述输出信号端的电位；

其中，所述调整电路包括：第一晶体管，所述第一晶体管的栅极和第一极连接至所述输入信号端，所述第一晶体管的第二极连接至所述输入节点。

2.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括第二晶体管和第三晶体管，所述第二晶体管的栅极和所述第三晶体管的栅极连接至所述输入信号端，所述第二晶体管的第一极连接至所述输入节点，所述第二晶体管的第二极和所述第三晶体管的第一极相连，所述第三晶体管的第二极连接至所述上拉节点。

3.根据权利要求2所述的移位寄存器单元，还包括：稳压电路，连接至第一电源信号端、所述上拉节点和稳压节点，并且被配置为在所述上拉节点的电位的控制下将所述第一电源信号端的电位提供至所述稳压节点，所述稳压节点与所述第二晶体管的第二极和所述第三晶体管的第一极相连。

4.根据权利要求3所述的移位寄存器单元，其中，所述稳压电路包括：第四晶体管，所述第四晶体管的栅极连接至所述上拉节点，所述第四晶体管的第一极连接至所述第一电源信号端，所述第四晶体管的第二极连接至所述稳压节点。

5.根据权利要求1所述的移位寄存器单元，还包括：感测电路，连接至第一控制信号端、第二控制信号端、所述输入信号端和所述上拉节点，并且被配置为在所述第一控制信号端和所述输入信号端的电位的控制下存储电压，以及利用所存储的电压将所述第二控制信号端的电位输入至所述上拉节点。

6.根据权利要求5所述的移位寄存器单元，其中，所述感测电路包括第五晶体管、第六晶体管、第七晶体管和电容，其中，

所述第五晶体管的栅极连接至所述第一控制信号端，所述第五晶体管的第一极连接至所述输入信号端，所述第五晶体管的第二极连接至所述第六晶体管的栅极；

所述第六晶体管的栅极连接至所述第五晶体管的第二极，所述第六晶体管的第一极连接至所述第二控制信号端，所述第六晶体管的第二极连接至所述第七晶体管的第一极；

所述第七晶体管的栅极连接至所述第二控制信号端，所述第七晶体管的第一极连接至所述第六晶体管的第二极，所述第七晶体管的第二极连接至所述上拉节点；并且

所述电容的第一极连接至所述第六晶体管的栅极，所述电容的第二极连接至所述第六晶体管的第二极。

7.根据权利要求6所述的移位寄存器单元，其中，所述感测电路还包括第八晶体管和第九晶体管，其中，

第八晶体管，所述第五晶体管的第二极经由所述第八晶体管连接至所述第六晶体管的栅极，其中所述第八晶体管的栅极连接至所述第一控制信号端，所述第八晶体管的第一极连接至所述第五晶体管的第二极，所述第八晶体管的第二极连接至所述第六晶体管的栅极；以及

第九晶体管，所述第九晶体管的栅极连接至所述第六晶体管的栅极，所述第九晶体管的第一极连接至第一电源信号端，所述第九晶体管的第二极连接至所述第五晶体管的第二极。

8.一种栅极驱动电路，包括N级级联的移位寄存器单元，所述移位寄存器单元包括如权利要求1至7中任一项权利要求所述的移位寄存器单元，其中N为大于1的整数。

9.一种根据权利要求1至7中任一项权利要求所述的移位寄存器单元的驱动方法，包括：

在第一时段，向输入信号端施加第一电平的输入信号，调整电路将输入信号端与输入节点连接以将第一电平的输入信号提供至所述输入节点，输入电路将所述输入节点处第一电平的输入信号提供至上拉节点；

在第二时段，所述输入信号为第二电平，调整电路将所述输入信号端与所述输入节点断开，所述上拉节点的电位使输出电路将时钟信号端的时钟信号提供至输出信号端；

在第三时段，向所述移位寄存器单元的复位信号端施加第一电平的复位信号以将所述上拉节点复位，所述上拉节点的电位使控制电路将所述输出信号端下拉至第二电平。

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