CN108831403B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括输入电路、输出电路、复位电路、第一下拉控制电路、第二下拉控制电路和下拉电路。该第一下拉控制电路可以在第一输入信号的控制下控制下拉控制节点的电位为无效电位，避免第二下拉控制电路在下拉控制节点的控制下控制下拉节点的电位为有效电位，避免下拉电路在下拉节点的控制下影响上拉节点充电，提高了上拉节点充电效率，使得当显示装置刷新率较高时，输入电路也可对上拉节点有效充电。且由于第一下拉控制电路是直接控制下拉控制节点的电位，因此提高了控制下拉节点为无效电位的效率，进一步避免了下拉电路影响上拉节点电位的问题。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术
移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。
相关技术中，移位寄存器单元主要包括：输入电路、输出电路、复位电路和下拉电路。输入电路可以在输入阶段，根据上一级移位寄存器单元输出的信号对上拉节点充电。当对上拉节点充电到一定电位，上拉节点可以控制下拉电路拉低下拉节点的电位，从而可以避免下拉节点对上拉节点的电位产生影响。
但是，当显示装置的刷新率较高时，输入电路对上拉节点进行充电的充电时间即会变短，可能会导致上拉节点充电不足，进而会导致输出电路无法正常输出信号，影响显示装置的显示效果。
发明内容
本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中由于上拉节点充电不足而导致输出电路无法正常输出信号的问题，所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括输入电路、输出电路、复位电路、第一下拉控制电路、第二下拉控制电路和下拉电路；
所述输入电路分别与第一输入信号端和上拉节点连接，所述输入电路用于响应于来自所述第一输入信号端的第一输入信号，向所述上拉节点输出所述第一输入信号；
所述输出电路分别与所述上拉节点、第一时钟信号端、第一输出端和第二输出端连接，所述输出电路用于响应于所述上拉节点，分别向所述第一输出端和所述第二输出端输出来自所述第一时钟信号端的第一时钟信号；
所述复位电路分别与复位信号端、第一电源端和所述上拉节点连接，所述复位电路用于响应于来自所述复位信号端的复位信号，向所述上拉节点输出来自所述第一电源端的第一电源信号；
所述第一下拉控制电路分别与控制信号端、所述上拉节点、所述第一电源端、所述第一输入信号端和下拉控制节点连接，所述第一下拉控制电路用于响应于来自所述控制信号端的控制信号，向所述下拉控制节点输出所述控制信号，以及用于响应于所述第一输入信号和所述上拉节点，向所述下拉控制节点输出所述第一电源信号；
所述第二下拉控制电路分别与所述下拉控制节点、所述控制信号端、所述上拉节点、所述第一电源端和下拉节点连接，所述第二下拉控制电路用于响应于所述下拉控制节点，向所述下拉节点输出所述控制信号，以及用于响应于所述上拉节点，向所述下拉节点输出所述第一电源信号；
所述下拉电路分别与所述下拉节点、所述第一电源端、第二电源端、所述上拉节点、所述第一输出端和所述第二输出端连接，所述下拉电路用于响应于所述下拉节点，向所述上拉节点和所述第一输出端输出所述第一电源信号，以及向所述第二输出端输出来自所述第二电源端的第二电源信号。
可选的，所述输入电路包括：第一输入晶体管；
所述第一输入晶体管的栅极和第一极均与所述第一输入信号端连接，所述第一输入晶体管的第二极与所述上拉节点连接。
可选的，所述输入电路还与第二输入信号端连接；所述输入电路还包括：第一电容器或第二输入晶体管；
所述第一电容器的一端与所述第二输入信号端连接，所述第一电容器的另一端与所述第一输入晶体管的栅极连接；
所述第二输入晶体管的栅极和第一极均与所述第二输入信号端连接，所述第二输入晶体管的第二极与所述上拉节点连接。
可选的，所述移位寄存器单元包括两个所述第一下拉控制电路、两个所述第二下拉控制电路、两个所述下拉电路、两个所述下拉控制节点和两个所述下拉节点；所述控制信号端包括：第三电源端和第四电源端，所述第三电源端输出的第三电源信号的电位与所述第四电源端输出的第四电源信号的电位互补；
一个所述第一下拉控制电路分别与所述第三电源端、一个所述下拉控制节点、所述第一输入信号端、所述第一电源端和所述上拉节点连接，另一个所述第一下拉控制电路分别与所述第四电源端、另一个所述下拉控制节点、所述第一输入信号端、所述第一电源端和所述上拉节点连接；
一个所述第二下拉控制电路分别与一个所述下拉控制节点、所述第三电源端、一个所述下拉节点、所述上拉节点和所述第一电源端连接，另一个所述第二下拉控制电路分别与另一个所述下拉控制节点、所述第四电源端、另一个所述下拉节点、所述上拉节点和所述第一电源端连接；
一个所述下拉电路分别与一个所述下拉节点、所述第一电源端、所述第二电源端、所述上拉节点、所述第一输出端和所述第二输出端连接，另一个所述下拉电路分别与另一个所述下拉节点、所述第一电源端、所述第二电源端、所述上拉节点、所述第一输出端和所述第二输出端连接。
可选的，所述控制信号端为第二时钟信号端，所述第二时钟信号端输出的第二时钟信号的电位与所述第一时钟信号的电位互补。
可选的，所述第一下拉控制电路包括：第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管；
所述第一下拉控制晶体管的栅极与所述第一输入信号端连接，所述第一下拉控制晶体管的第一极与所述第一电源端连接，所述第一下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第二下拉控制晶体管的栅极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第一电源端连接，所述第二下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第三下拉控制晶体管的栅极和第一极均与所述控制信号端连接，所述第三下拉控制晶体管的第二极与所述下拉控制节点连接。
可选的，所述第二下拉控制电路包括：第四下拉控制晶体管和第五下拉控制晶体管；所述下拉电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；
所述第四下拉控制晶体管的栅极与所述下拉控制节点连接，所述第四下拉控制晶体管的第一极与所述控制信号端连接，所述第四下拉控制晶体管的第二极与所述下拉节点连接；
所述第五下拉控制晶体管的栅极与所述上拉节点连接，所述第五下拉控制晶体管的第一极与所述第一电源端连接，所述第五下拉控制晶体管的第二极与所述下拉节点连接；
所述第一下拉晶体管、所述第二下拉晶体管和所述第三下拉晶体管的栅极均与所述下拉节点连接，所述第一下拉晶体管和所述第二下拉晶体管的第一极与所述第一电源端连接，所述第三下拉晶体管的第一极与所述第二电源端连接，所述第一下拉晶体管的第二极与所述上拉节点连接，所述第二下拉晶体管的第二极与所述第一输出端连接，所述第三下拉晶体管的第二极与所述第二输出端连接。
第二方面，提供了一种移位寄存器单元的驱动方法，用于驱动如第一方面所述的移位寄存器单元；所述方法包括：
输入阶段，第一输入信号端输出的第一输入信号的电位为第一电位，输入电路响应于所述第一输入信号，向上拉节点输出所述第一输入信号，第一下拉控制电路响应于所述第一输入信号，向下拉控制节点输出来自第一电源端的第一电源信号，所述第一电源信号的电位为第二电位；
输出阶段，所述第一输入信号的电位为第二电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述上拉节点保持第一电位，输出电路响应于所述上拉节点，向第一输出端和第二输出端输出所述第一时钟信号；
复位阶段，复位信号端输出的复位信号的电位为第一电位，复位电路响应于所述复位信号，向所述上拉节点输出所述第一电源信号；
下拉阶段，所述上拉节点的电位为第二电位，控制信号端输出的控制信号的电位为第一电位，第一下拉控制电路响应于所述控制信号，向所述下拉控制节点输出所述控制信号，第二下拉控制电路响应于所述下拉控制节点，向下拉节点输出所述控制信号，下拉电路响应于所述下拉节点，向所述上拉节点和所述第一输出端输出所述第一电源信号，以及向所述第二输出端输出来自第二电源端的第二电源信号，所述第二电源信号的电位为第二电位。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如第一方面所述的移位寄存器单元。
第四方面，提供了一种显示装置，所述显示装置包括：如第一方面所述的栅极驱动电路。
本发明提供的技术方案带来的有益效果是：
综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括第一下拉控制电路，由于第一下拉控制电路可以在第一输入信号的控制下，控制下拉控制节点的电位为无效电位，避免第二下拉控制电路在下拉控制节点的控制下控制下拉节点的电位为有效电位，从而避免下拉电路在下拉节点的控制下对上拉节点充电造成影响，提高了上拉节点的充电效率，使得当显示装置的刷新率较高时，输入电路也可以在较短的充电时间内对上拉节点进行有效充电，保证了移位寄存器单元的正常输出。
另外，由于第一下拉控制电路是直接控制下拉控制节点的电位，且下拉控制节点是控制下拉节点的节点，因此也提高了控制下拉节点为无效电位的效率，进一步避免了下拉电路影响上拉节点电位的问题。该显示装置的显示效果更好。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4是本发明实施例提供的一种第一输入晶体管M1的栅极电压的示意图；
图5是本发明实施例提供的再一种移位寄存器单元的结构示意图；
图6是本发明实施例提供的再一种移位寄存器单元的结构示意图；
图7是本发明实施例提供的一种移位寄存器单元的驱动方法流程图；
图8是本发明实施例提供的一种移位寄存器单元的各个信号端输出的信号的时序图；
图9是本发明实施例提供的一种移位寄存器单元的驱动过程中各个信号端和各节点的电位变化示意图；
图10是本发明实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。
为了满足三维(3Dimensions，3D)游戏设计的需求，消除3D模式下显示的拖影问题，使得游戏运级更加流畅。目前，显示装置的刷新频率越来越高，刷新频率可以达到120赫兹(Hz)甚至是144Hz。但是显示装置的刷新率越高，输入电路对上拉节点PU的充电时间即会越短，一般高刷新率的显示装置，输入电路对上拉节点PU充电的时间不大于刷新频率为60Hz的显示装置的一半。由于充电时间较短，可能导致输入电路对上拉节点PU充电不足。另外，当环境温度较低时，由于晶体管的性能变差，可能会导致输入电路所包括的晶体管的沟道电流Ids降低，进一步影响对上拉节点PU的充电，可能会使得某级输出信号异常(如无输出信号)，影响显示装置的显示效果。为了避免上拉节点PU充电不足的问题，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元可以在输入电路对上拉节点PU充电的过程中，避免下拉节点PD对上拉节点PU的电位造成影响，进而提高了输入电路对上拉节点PU进行充电时的充电效率，确保了在较短的充电时间内，可以对上拉节点PU进行有效充电。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元可以包括：输入电路10、输出电路20、复位电路30、第一下拉控制电路40、第二下拉控制电路50和下拉电路60。
参考图1，该输入电路10可以分别与第一输入信号端IN1和上拉节点PU连接，该输入电路10可以响应于来自第一输入信号端IN1的第一输入信号，向上拉节点PU输出第一输入信号。
示例的，输入电路10可以在第一输入信号端IN1输出的第一输入信号的电位为第一电位时，向上拉节点PU输出第一输入信号。在本发明实施例中，该第一电位可以为有效电位。
输出电路20分别与上拉节点PU、第一时钟信号端CLK、第一输出端OC和第二输出端OUT连接，该输出电路20可以响应于上拉节点PU，分别向第一输出端OC和第二输出端OUT输出来自第一时钟信号端CLK的第一时钟信号。
示例的，输出电路20可以在该上拉节点PU的电位为第一电位时，分别向第一输出端OC和第二输出端OUT输出第一时钟信号。
复位电路30可以分别与复位信号端RST、第一电源端VGL1和上拉节点PU连接，该复位电路30可以响应于来自复位信号端RST的复位信号，向上拉节点PU输出来自第一电源端VGL1的第一电源信号。
示例的，复位电路30可以在复位信号端RST输出的复位信号的电位为第一电位，向上拉节点PU输出来自第一电源端VGL1的第一电源信号，该第一电源信号的电位为第二电位。在本发明实施例中，该第二电位可以为无效电位。
第一下拉控制电路40可以分别与控制信号端V、上拉节点PU、第一电源端VGL1、第一输入信号端IN1和下拉控制节点PD_CN连接，该第一下拉控制电路40可以响应于来自控制信号端V的控制信号，向下拉控制节点PD_CN输出控制信号，以及可以响应于第一输入信号和上拉节点PU，向下拉控制节点PD_CN输出第一电源信号。
示例的，第一下拉控制电路40可以在第一输入信号的电位为第一电位，向下拉控制节点PD_CN输出处于第二电位的第一电源信号。另外，第一下拉控制电路40还可以在上拉节点PU的电位为第二电位时，在控制信号端V的控制下，向下拉控制节点PD_CN输出处于第一电位的控制信号。
在本发明实施例中，该移位寄存器单元中的第一下拉控制电路40可以在第一输入信号的电位为有效电位时，控制下拉控制节点PD_CN电位为无效电位。由于输入电路10在输入阶段中，需要在该第一输入信号的控制下，对上拉节点PU进行充电。相应的，第一下拉控制电路40可以在该输入阶段中，控制下拉控制节点PD_CN的电位为无效电位，使得第二下拉控制电路50不会在下拉控制节点PD_CN的控制下，控制下拉节点PD的电位为有效电位。此时，该第二下拉控制电路50也可以在上拉节点PU的控制下，控制下拉节点PD的电位为无效电位。相应的，下拉电路60即无法在下拉节点PD的控制下，对上拉节点PU的电位造成影响。也即是，该第一下拉控制电路40可以提前对下拉节点PD进行降噪，避免下拉电路60在下拉节点PD的控制下对上拉节点PU充电造成影响。另外，由于该第一下拉控制电路40是直接控制下拉控制节点PD_CN的电位为无效电位，且该下拉控制节点PD_CN为控制下拉节点PD的节点，因此提高了控制下拉节点PD为无效电位的效率，进一步避免了下拉电路60对上拉节点PU充电的影响，有效保证了显示装置的显示效果。
第二下拉控制电路50可以分别与下拉控制节点PD_CN、控制信号端V、上拉节点PU、第一电源端VGL1和下拉节点PD连接，该第二下拉控制电路50可以响应于下拉控制节点PD_CN，向下拉节点PD输出控制信号，以及可以响应于上拉节点PU，向下拉节点PD输出第一电源信号。
示例的，第二下拉控制电路50可以在上拉节点PU的电位为第一电位时，向下拉节点PD输出处于第二电位的第一电源信号。以及第二下拉控制电路50可以在下拉控制节点PD_CN的电位为第一电位时，向下拉节点PD输出处于第一电位的控制信号。
该下拉电路60可以分别与下拉节点PD、第一电源端VGL1、第二电源端VGL2、上拉节点PU、第一输出端OC和第二输出端OUT连接，该下拉电路60可以响应于下拉节点PD，向上拉节点PU和第一输出端OC输出第一电源信号，以及向第二输出端OUT输出来自第二电源端VGL2的第二电源信号。
示例的，下拉电路60可以在下拉节点PD的电位为第一电位时，向上拉节点PU和第一输出端OC输出处于第二电位的第一电源信号，以及向第二输出端OUT输出来自第二电源端VGL2的第二电源信号，该第二电源信号的电位也为第二电位。
在本发明实施例中，该第一输出端OC输出的第一输出信号可以与其后的移位寄存器单元的第一输入信号端IN1连接，从而控制与其级联的级移位寄存器单元工作；该第二输出端OUT输出的第二输出信号可以与一条栅线连接，作为栅极信号提供给该条栅线所连接的一行像素电路。
由于显示装置中的像素电路包括多个存储电荷的电容，在显示装置关机时需要将控制像素电路的各个电源端的电位均拉高，从而将该多个电容中存储的电荷快速释放。相关技术中通过设置一个提供第二电位信号的电源端同时对第一输出端OC和第二输出端OUT降噪，在频繁对显示装置开机和关机时，由于频繁拉高和降低该电源端的电位，可能会导致上拉节点PU的电位被拉高，从而导致在关机时，第一输出端OC和第二输出端OUT输出的信号均不稳定，而当第一输出端OC输出的第一输出信号不稳定时，会影响栅极驱动电路的正常工作。而本发明实施例通过设置两个提供第二电位电源信号的第一电源端VGL1和第二电源端VGL2分别对第一输出端OC和第二输出端OUT降噪，可以在显示装置关机时，仅将用于对第二输出端OUT进行降噪的第二电源端VGL2的电位拉高，而无需将第一电源端VGL1的电位拉高，保证了第一输出端OC输出的第一输出信号的电位稳定，进而保证了各级移位寄存器单元的正常工作。
综上所述，本发明实施例提供的移位寄存器单元包括第一下拉控制电路，由于该第一下拉控制电路可以在第一输入信号的控制下，控制下拉控制节点的电位为无效电位，避免了第二下拉控制电路在下拉控制节点的控制下控制下拉节点的电位为有效电位，从而避免了下拉电路在下拉节点的控制下，对上拉节点充电造成影响，提高了上拉节点的充电效率，使得当显示装置的刷新率较高时，输入电路也可以在较短的充电时间内对上拉节点进行有效充电，保证了移位寄存器单元的正常输出。
另外，由于第一下拉控制电路是直接控制下拉控制节点的电位，且下拉控制节点是控制下拉节点的节点，因此也提高了控制下拉节点为无效电位的效率，进一步避免了下拉电路影响上拉节点电位的问题。该显示装置的显示效果更好。
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，该输入电路10可以包括：第一输入晶体管M1。
参考图2，该第一输入晶体管M1的栅极和第一极可以均与第一输入信号端IN1连接，该第一输入晶体管M1的第二极可以与上拉节点PU连接。
在本发明实施例中，为了提高上拉节点PU的充电能力，避免上拉节点PU充电不足的问题，该输入电路10还可以与第二输入信号端IN2连接。
作为一种可选的实现方式，图3是本发明实施例提供的又一种移位寄存器单元的结构示意图。如图3所示，该输入电路10还可以包括：第一电容器C1。
该第一电容器C1的一端可以与第二输入信号端IN2连接，该第一电容器C1的另一端可以与第一输入晶体管M1的栅极连接。
在本发明实施例中，当第一输入信号端IN1在输入阶段为上拉节点PU充电时，可以同时为该第一电容器C1充电，该第一电容器C1可以通过自举作用，将输入至第一输入晶体管M1的栅极电压Vg拉高。
例如，图4示出了相关技术中第一输入晶体管M1的栅极电压和本发明实施例中第一输入晶体管M1的栅极电压在输入阶段的电位变化趋势。从图4可以看出，在相关技术中，第一输入信号端IN1提供的第一输入信号的电压为VGH时，第一输入晶体管M1的栅极电压始终为VGH。而在本发明实施例中，当第一输入信号端IN1和第二输入信号端IN2提供的输入信号的电压均为VGH时，第一输入晶体管M1的栅极电压可以在第一电容器C1的自举作用下拉高至2VGH。
第一输入晶体管M1对上拉节点PU充电时，其输出的充电电流Ids(即第一输入晶体管M1的沟道电流)满足：Ids＝k(Vgs-Vth)2，其中，Vgs为第一输入晶体管M1的栅源电压差，Vth为第一输入晶体管M1的阈值电压。通过该公式可以看出，第一输入晶体管M1的栅源电压差Vgs越大时，充电电流Ids即会越大。因此本发明实施例通过增加第一电容器C1拉高第一输入晶体管M1的栅极电压，可以拉高第一输入晶体管M1的栅源电压差Vgs，进而可以提高输入电路10中的第一输入晶体管M1对上拉节点PU进行充电时的充电电流，提高对上拉节点PU的充电效率，确保在较短的充电时间内，第一输入晶体管M1能够对上拉节点PU有效充电。
在本发明实施例中，当输入电路10包括第一电容器C1时，第n级移位寄存器单元的第一输入信号端IN1可以与第n-m/2级移位寄存器单元的第一输出端OC连接，第n级移位寄存器单元的第二输入信号端IN2可以与第n-(m/2-1)级移位寄存器单元的第一输出端OC连接。其中，n可以为不大于N的正整数，N为栅极驱动电路包括的移位寄存器的个数，m为栅极驱动电路所连接的时钟信号端的个数，且m为大于2的偶数。当第n-m/2级移位寄存器单元的第一输出端OC输出第一输出信号时，第n级移位寄存器单元即可以在该第n-m/2级移位寄存器单元输出的第一输出信号的控制下，为其第一输入晶体管M1的栅极充电；当第n-(m/2-1)级移位寄存器单元的第一输出端OC输出第一输出信号时，该第n级移位寄存器单元即可以在该第n-(m/2-1)级移位寄存器单元输出的第一输出信号的控制下，为其第一电容器C1进行充电。进一步的，第n级移位寄存器单元可以在该第一电容器C1的自举作用下，拉高第一输入晶体管M1的栅源电压差Vgs，从而提高第一输入晶体管M1对上拉节点PU进行充电时的充电电流，提高对上拉节点PU的充电效率，确保在较短的充电时间内，第一输入晶体管M1能够对上拉节点PU有效充电。
示例的，在本发明实施例中，该移位寄存器单元所在的栅极驱动电路可以与6个时钟信号端(即m＝6)连接，即该栅极驱动电路可以为6CLK结构。其中，第n级移位寄存器单元所包括的第一输入晶体管M1的第一输入信号端IN1可以与第n-3级移位寄存器单元的第一输出端OC连接，第n级移位寄存器单元所包括的第二输入信号端IN2可以与第n-2级移位寄存器单元的第一输出端OC连接。当第n-3级移位寄存器单元的第一输出端OC输出第一输出信号时，该第n级移位寄存器单元即可以在该第一输出信号的控制下，为其第一输入晶体管M1的栅极充电。当第n-2级移位寄存器单元的第一输出端OC输出第一输出信号时，该第n级移位寄存器单元即可以在该第一输出信号的控制下，为其第一电容器C1充电。进一步的，该第一电容器C1可以通过自举作用，拉高第n级移位寄存器单元的第一输入晶体管M1的栅源电压差Vgs，从提高第一输入晶体管M1对上拉节点PU进行充电时的充电电流，提高对上拉节点PU的充电效率，确保在较短的充电时间内，第一输入晶体管M1能够对上拉节点PU有效充电。
作为另一种可选的实现方式，图5是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图5所示，输入电路10还可以包括：第二输入晶体管M2。
该第二输入晶体管M2的栅极和第一极可以均与第二输入信号端IN2连接，第二输入晶体管M2的第二极可以与上拉节点PU连接。
在本发明实施例中，当输入电路10包括第二输入晶体管M2时，第n级移位寄存器单元的第一输入信号端IN1可以与第n-m/2级移位寄存器单元的第一输出端OC连接；该第n级移位寄存器单元的第二输入信号端IN2可以与第n-(m/2+1)级移位寄存器单元的第一输出端OC连接。在第n-m/2级移位寄存器单元工作之前，该第n-(m/2+1)级移位寄存器单元的第一输出端OC可以输出第一输出信号，该第n级移位寄存器单元可以在该第n-(m/2+1)级移位寄存器单元输出的第一输出信号的控制下，提前对其上拉节点PU进行充电。增强了第n级移位寄存器单元对上拉节点PU进行充电的能力。
示例的，当该栅极驱动电路为6CLK结构时，第n级移位寄存器单元的第一输入信号端IN1可以与第n-3级移位寄存器单元的第一输出端OC连接，第n级移位寄存器单元的第二输入信号端IN2可以与第n-4级移位寄存器单元的第一输出端OC连接。在第n-3级移位寄存器单元工作之前，该第n-4级移位寄存器单元的第一输出端OC可以输出第一输出信号，该第n级移位寄存器单元可以在该第一输出信号的控制下，提前为其上拉节点PU充电。
在本发明实施例一种可选的实现方式中，为了增强下拉电路60在下拉阶段对上拉节点PU、第一输出端OC和第二输出端OUT的降噪能力。如图6所示，该移位寄存器单元可以包括：两个第一下拉控制电路40、两个第二下拉控制电路50、两个下拉电路60、两个下拉控制节点PD_CN和两个下拉节点PD。相应的，参考图3和图5，该控制信号端可以包括：第三电源端VDD1和第四电源端VDD2，该第三电源端VDD1输出的第三电源信号的电位与第四电源端VDD2输出的第四电源信号的电位可以互补。也即是，在第三电源信号的电位为第一电位时，第四电源信号的电位为第二电位；在第四电源信号的电位为第二电位时，第三电源信号的电位为第一电位。
在该两个第一下拉控制电路40中，其中一个第一下拉控制电路40可以分别与第三电源端VDD1、一个下拉控制节点PD_CN(如图6中的第一下拉控制节点PD1_CN)、第一输入信号端IN1、第一电源端VGL1和上拉节点PU连接；另一个第一下拉控制电路40可以分别与第四电源端VDD2、另一个下拉控制节点PD_CN(如图6中的第一下拉控制节点PD2_CN)、第一输入信号端IN1、第一电源端VGL1和上拉节点PU连接。
在该两个第二下拉控制电路50中，其中一个第二下拉控制电路50可以分别与一个下拉控制节点PD_CN(如图6中的第一下拉控制节点PD1_CN)、第三电源端VDD1、一个下拉节点PD(如图6中的第一下拉节点PD1)、上拉节点PU和第一电源端VGL1连接；另一个第二下拉控制电路50可以分别与另一个下拉控制节点PD_CN(如图6中的第一下拉控制节点PD2_CN)、第四电源端VDD2、另一个下拉节点PD(如图6中的第二下拉节点PD2)、上拉节点PU和第一电源端VGL1连接。
在该两个下拉电路60中，其中一个下拉电路60可以分别与一个下拉节点PD(如图6中的第一下拉节点PD1)、第一电源端VGL1、第二电源端VGL2、上拉节点PU、第一输出端OC和第二输出端OUT连接；另一个下拉电路60可以分别与另一个下拉节点PD(如图6中的第二下拉节点PD2)、第一电源端VGL1、第二电源端VGL2、上拉节点PU、第一输出端OC和第二输出端OUT连接。
通过设置两个输出电位互补的电源端(第三电源端VDD1和第四电源端VDD2)来分别控制两个下拉控制节点PD_CN和两个下拉节点PD的电位，可以降低第一下拉控制电路40和第二下拉控制电路50的栅极偏压，减小第一下拉控制电路40和第二下拉控制电路50中的晶体管的阈值电压偏移，提高了移位寄存器单元工作的稳定性。
在本发明实施例另一种可选的实现方式中，参考图2，该控制信号端可以为第二时钟信号端CLKB，并且该第二时钟信号端CLKB输出的第二时钟信号的电位与第一时钟信号的电位互补。
参考图2、图3和图5，该第一下拉控制电路40可以包括：第一下拉控制晶体管T1、第二下拉控制晶体管T2和第三下拉控制晶体管T3。
该第一下拉控制晶体管T1的栅极可以与第一输入信号端IN1连接，该第一下拉控制晶体管T1的第一极可以与第一电源端VGL1连接，该第一下拉控制晶体管T1的第二极可以与下拉控制节点PD_CN连接。
该第二下拉控制晶体管T2的栅极可以与上拉节点PU连接，该第二下拉控制晶体管T2的第一极可以与第一电源端VGL1连接，该第二下拉控制晶体管T2的第二极可以与下拉控制节点PD_CN连接。
该第三下拉控制晶体管T3的栅极和第一极可以均与控制信号端V连接，该第三下拉控制晶体管T3的第二极可以与下拉控制节点PD_CN连接。
例如，参考图3和图5，当移位寄存器单元包括两个第一下拉控制电路40时，其中一个第一下拉控制电路40中的第三下拉控制晶体管T3的第一极可以与第三电源端VDD1连接，另一个第一下拉控制电路40中的第三下拉控制晶体管T3的第一极可以与第四电源端VDD2连接。其中一个第一下拉控制电路40中的第一下拉控制晶体管T1的第二极、第二下拉控制晶体管T2的第二极和一个第三下拉控制晶体管T3的第二极可以均与第一下拉控制节点PD1_CN连接；另一个第一下拉控制电路40中的第一下拉控制晶体管T1的第二极、第二下拉控制晶体管T2的第二极和第三下拉控制晶体管T3的第二极可以均与第二下拉控制节点PD2_CN连接。参考图2，当该移位寄存器单元仅包括一个第一下拉控制电路40时，第三下拉控制晶体管T3的第一极与第二时钟信号端CLKB连接。
参考图2、图3和图5，该第二下拉控制电路50可以包括：第四下拉控制晶体管T4和第五下拉控制晶体管T5。该下拉电路60可以包括：第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3。
其中，该第四下拉控制晶体管T4的栅极可以与下拉控制节点PD_CN连接，该第四下拉控制晶体管T4的第一极可以与控制信号端V连接，该第四下拉控制晶体管T4的第二极可以与下拉节点PD连接。
该第五下拉控制晶体管T5的栅极可以与上拉节点PU连接，该第五下拉控制晶体管T5的第一极可以与第一电源端VGL1连接，该第五下拉控制晶体管T5的第二极可以与下拉节点PD连接。
该第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3的栅极可以均与下拉节点PD连接，该第一下拉晶体管L1和第二下拉晶体管L2的第一极可以与第一电源端VGL1连接，该第三下拉晶体管L3的第一极可以与第二电源端VGL2连接，该第一下拉晶体管L1的第二极可以与上拉节点PU连接，该第二下拉晶体管L2的第二极可以与第一输出端OC连接，该第三下拉晶体管L3的第二极可以与第二输出端OUT连接。
例如，参考图2，当移位寄存器单元仅包括一个第二下拉控制电路50和一个下拉电路60时，该第四下拉控制晶体管T4的第一极可以与第二时钟信号端CLKB连接。参考图3和图5，当移位寄存器单元包括两个第二下拉控制电路50和两个下拉电路60时，其中一个第二下拉控制电路50中的第四下拉控制晶体管T4的第一极可以与第三电源端VDD1连接，第四下拉控制晶体管T4的栅极可以与第一下拉控制节点PD1_CN连接，第四下拉控制晶体管T4和第五下拉控制晶体管T5的第二极可以均与第一下拉节点PD1连接；其中另一个第二下拉控制电路50中的第四下拉控制晶体管T4的第一极可以与第四电源端VDD2连接，第四下拉控制晶体管T4的栅极可以与第二下拉控制节点PD2_CN连接，第四下拉控制晶体管T4和第五下拉控制晶体管T5的第二极可以均与第二下拉节点PD2连接。其中一个下拉电路60中的第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3的栅极可以均与第一下拉节点PD1连接；另一个下拉电路60中的第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3的栅极可以均与第二下拉节点PD2连接。
参考图2、图3和图5，该输出电路20可以包括：第一输出晶体管O1、第二输出晶体管O2和第二电容器C2。该复位电路30可以包括：复位晶体管R1。
该第一输出晶体管O1和第二输出晶体管O2的栅极可以均与上拉节点PU连接，该第一输出晶体管O1和第二输出晶体管O2的第一极可以均与第一时钟信号端CLK连接，该第一输出晶体管O1的第二极可以与第一输出端OC连接，该第二输出晶体管O2的第二极可以与第二输出端OUT连接。
该第二电容器C2的一端可以与上拉节点PU连接，该第二电容器C2的另一端可以与第二输出端OUT连接。
该复位晶体管R1的栅极可以与复位信号端RST连接，该复位晶体管R1的第一极可以与第一电源端VGL1连接，该复位晶体管R1的第二极可以与上拉节点PU连接。
可选的，参考图2、图3和图5，该移位寄存器单元还包括总复位晶体管R2。
该总复位晶体管R2的栅极可以与总复位信号端TRST连接，该总复位晶体管R2的第一极可以与第一电源端VGL1连接，该总复位晶体管R2的第二极可以与上拉节点PU连接。
在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位为高电位。
综上所述，本发明实施例提供的移位寄存器单元包括第一下拉控制电路，由于该第一下拉控制电路可以在第一输入信号的控制下，控制下拉控制节点的电位为无效电位，避免了第二下拉控制电路在下拉控制节点的控制下控制下拉节点的电位为有效电位，从而避免了下拉电路在下拉节点的控制下，对上拉节点充电造成影响，提高了上拉节点的充电效率，使得当显示装置的刷新率较高时，输入电路也可以在较短的充电时间内对上拉节点进行有效充电，保证了移位寄存器单元的正常输出。
另外，由于第一下拉控制电路是直接控制下拉控制节点的电位，且下拉控制节点是控制下拉节点的节点，因此也提高了控制下拉节点为无效电位的效率，进一步避免了下拉电路影响上拉节点电位的问题。该显示装置的显示效果更好。
图7是本发明实施例提供的一种移位寄存器单元的驱动方法流程图，可以用于驱动如图1至图3、图5和图6任一所示的移位寄存器单元。参考图7，该方法可以包括：
步骤701、输入阶段，第一输入信号端输出的第一输入信号的电位为第一电位，输入电路响应于第一输入信号，向上拉节点输出第一输入信号，第一下拉控制电路响应于该第一输入信号，向下拉控制节点输出来自第一电源端的第一电源信号，该第一电源信号的电位为第二电位。
在本发明实施例中，在输入阶段中，第一下拉控制电路40可以在第一输入信号的控制下，向下拉控制节点PD_CN输出处于第二电位的第一电源信号，可以避免第二下拉控制电路50在下拉控制节点PD_CN的控制下，控制下拉节点PD的电位为有效电位。此时，该第二下拉控制电路50也可以在上拉节点PU的控制下，控制下拉节点PD的电位为无效电位。相应的，下拉电路60即无法在下拉节点PD的控制下，对上拉节点PU的电位造成影响。也即是，该第一下拉控制电路40可以提前对下拉节点PD进行降噪，避免下拉电路60在下拉节点PD的控制下对上拉节点PU充电造成影响。
另外，由于该第一下拉控制电路40是直接控制下拉控制节点PD_CN的电位为无效电位，且该下拉控制节点PD_CN为控制下拉节点PD的节点，因此提高了控制下拉节点PD为无效电位的效率，进一步避免了下拉电路60对上拉节点PU充电的影响，有效保证了显示装置的显示效果。
步骤702、输出阶段，第一输入信号的电位为第二电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，上拉节点保持第一电位，输出电路响应于上拉节点，向第一输出端和第二输出端输出第一时钟信号。
在本发明实施例中，在输出阶段中，该上拉节点PU的电位为第一电位，输出电路20可以在该上拉节点PU的控制下，向第一输出端OC和第二输出端OUT输出处于第一电位的第一时钟信号，从而实现对一行像素单元的扫描。
步骤703、复位阶段，复位信号端输出的复位信号的电位为第一电位，复位电路响应于该复位信号，向上拉节点输出第一电源信号。
在本发明实施例中，在复位阶段中，复位信号端RST输出的复位信号的电位为第一电位，复位电路30可以在复位信号端RST的控制下，向上拉节点PU输出处于第二电位的第一电源信号，从而实现对上拉节点PU的复位。
步骤704、下拉阶段，上拉节点的电位为第二电位，控制信号端输出的控制信号的电位为第一电位，第一下拉控制电路响应于控制信号，向下拉控制节点输出控制信号，第二下拉控制电路响应于下拉控制节点，向下拉节点输出控制信号，下拉电路响应于该下拉节点，向上拉节点和第一输出端输出第一电源信号，以及向第二输出端输出来自第二电源端的第二电源信号，该第二电源信号的电位为第二电位。
在本发明实施例中，在下拉阶段中，由于上拉节点PU在复位阶段已经被复位至第二电位。此时，第一下拉控制电路40可以在输出第一电位的控制信号端V的控制下，向下拉控制节点PD_CN输出处于第一电位的控制信号。第二下拉控制电路50可以在该下拉控制节点PD_CN的控制下，向下拉节点PD输出处于第一电位的控制信号。下拉电路60可以在该下拉节点PD的控制下，向上拉节点PU和第一输出端OC输出处于第二电位的第一电源信号，以及向第二输出端OUT输出处于第二电位的第二电源信号，从而实现对第一输出端OC、第二输出端OUT和上拉节点PU的降噪。
综上所述，本发明实施例提供的移位寄存器单元的驱动方法，通过第一下拉控制电路在输入阶段，控制下拉控制节点的电位为无效电位，避免了第二下拉控制电路在下拉控制节点的控制下控制下拉节点的电位为有效电位，从而避免了下拉电路在下拉节点的控制下，对上拉节点充电造成影响，提高了上拉节点的充电效率，使得当显示装置的刷新率较高时，输入电路也可以在较短的充电时间内对上拉节点进行有效充电，保证了移位寄存器单元的正常输出。
另外，由于第一下拉控制电路是直接控制下拉控制节点的电位，且下拉控制节点是控制下拉节点的节点，因此也提高了控制下拉节点为无效电位的效率，进一步避免了下拉电路影响上拉节点电位的问题。该显示装置的显示效果更好。
以图3所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管为N型晶体管，第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。
图8是本发明实施例提供的一种栅极驱动电路中各个信号端输出的信号的时序图。参考图8可以看出，该栅极驱动电路可以设置有m＝6个时钟信号端CLK1至CLK6，即该栅极驱动电路可以采用六相时钟。从图8可以看出，该6个时钟信号端输出的时钟信号的频率相同占空比相同，每个时钟信号在每个周期内处于第一电位的时长为3H(H为移位寄存器单元对一级像素单元进行扫描的时间)。
以该栅极驱动电路中的第n-3级移位寄存器单元为例，对该移位寄存器单元的驱动过程进行说明。其中，第一时钟信号的时序可以参考图8所示的时钟信号端CLK4的时序。由于该第n-3级移位寄存器单元的第一输入信号端IN1与第n-6级移位寄存器单元的第一输出端OC连接，因此该第n-3级移位寄存器单元的第一输入信号端IN1输出的第一输入信号的时序可以参考图8所示的n-6OC的时序。由于第n-3级移位寄存器单元的复位信号端RST与第n级移位寄存器单元的第一输出端OC连接，第n-3级移位寄存器单元的复位信号端RST输出的复位信号的时序可以参考图8所示n OC的时序。
在输入阶段t1中，第n-6级移位寄存器单元的第一输出端(n-6OC)输出的第一输出信号的电位为第一电位，也即是该第n-3级移位寄存器单元的第一输入信号端IN1输出的第一输入信号的电位为第一电位，该第n-3级移位寄存器单元的第一输入晶体管M1和第一下拉控制晶体管T1开启，该第一输入信号端IN1通过第一输入晶体管M1向上拉节点PU输出处于第一电位的第一输入信号，使得该上拉节点PU的电位被拉高，由此实现对该上拉节点PU的充电。并且参考图8可以看出，在1H时长之后，第n-5级移位寄存器单元的第一输出端(n-5OC)输出的第一输出信号的电位为第一电位，也即是该第n-3级移位寄存器单元的第二输入信号端IN2输出的第二输入信号的电位为第一电位，该第n-3级移位寄存器单元可以在该第二输入信号的控制下，为其第一电容器C1充电。第一电容器C1的自举作用可以将第一输入晶体管M1的栅极电压进一步拉高，提高了第n-3级移位寄存器单元的第一输入晶体管M1向上拉节点PU输出的充电电流的大小，提供了对上拉节点PU进行充电时的效率。
进一步的，在该输入阶段t1中，第一电源端VGL1可以通过该第一下拉控制晶体管T1向下拉控制节点PD_CN输出处于第二电位的第一电源信号，可以避免第二下拉控制电路50在下拉控制节点PD_CN的控制下，控制下拉节点PD的电位为有效电位。此时，该第二下拉控制电路50也可以在上拉节点PU的控制下，控制下拉节点PD的电位为无效电位。相应的，下拉电路60即无法在下拉节点PD的控制下，对上拉节点PU的电位造成影响。也即是，在输入阶段t1，该第一下拉控制电路40可以提前对下拉节点PD提前降噪。避免下拉电路60在下拉节点PD的控制下对上拉节点PU充电造成影响。图9示出了本发明实施例提供的移位寄存器单元的驱动过程中各信号端和各节点的电位变化示意图。且图9中还示出了相关技术中下拉节点PD的电位变化示意图，参考图9可以看出，在输入阶段t1中，本发明实施例提供的移位寄存器单元中的第一下拉控制电路40和第二下拉控制电路50即可以提前将下拉节点PD的电位拉低至第二电位。
在输出阶段t2中，第n-6级移位寄存器单元的第一输出端(n-6OC)输出的第一输出信号的电位跳变为第二电位，也即是该第n-3级移位寄存器单元对应的第一输入信号端IN1输出的第一输入信号的电位跳变为第二电位。并且在该输出阶段t2中，时钟信号端CLK4输出的时钟信号的电位为第一电位，也即是该第n-3级移位寄存器单元的第一时钟信号端CLK输出的第一时钟信号的电位为有效电位。此时，该第n-3级移位寄存器单元的上拉节点PU的电位在第二电容器C2的耦合作用下被进一步拉高，第一输出晶体管O1和第二输出晶体管O2在上拉节点PU的控制下充分开启。第一时钟信号端CLK可以通过该第一输出晶体管O1向第一输出端OC输出处于第一电位的时钟信号，该时钟信号可以作为第n级移位寄存器单元的第一输入信号驱动该第n级移位寄存器单元的第一输入晶体管M1。并且，该第n-3级移位寄存器单元的第一时钟信号端CLK还可以通过该第二输出晶体管O2向第二输出端OUT输出处于第一电位的时钟信号，以实现对一行像素单元的扫描。
在输入阶段t1和输出阶段t2中，由于上拉节点PU的电位为第一电位，该第n-3级移位寄存器单元所包括的第二下拉控制晶体管T2和第五下拉控制晶体管T5开启，第一电源端VGL1可以通过该第二下拉控制晶体管T2和第五下拉控制晶体管T5向下拉节点PD输出处于第二电位的第一电源信号，可以避免对上拉节点PU的电位、第一输出端OC和第二输出端OUT的电位造成影响，保证了该移位寄存器单元的输出稳定性。
在复位阶段t3中，第n级移位寄存器单元的第一输出端n OC输出的第一输出信号的电位为第一电位，也即是该第n-3级移位寄存器单元的复位信号端RST输出的复位信号的电位为第一电位，此时该第n-3级移位寄存器单元中的复位晶体管R1开启，第一电源端VGL1可以通过该复位晶体管R1向上拉节点PU输出处于第二电位的第一电源信号，从而实现对上拉节点PU的放电。
在下拉阶段t4中，由于在该复位阶段t3中，复位电路30已经将该上拉节点PU的电位复位至第二电位，使得该第二下拉控制晶体管T2和第五下拉控制晶体管T5关断，该第一电源端VGL1不再向下拉控制节点PD_CN输出处于第二电位的第一电源信号。故此时控制信号端V可以通过第三下拉控制晶体管T3向下拉控制节点PD_CN输出处于第一电位的控制信号，以拉高该下拉控制节点PD_CN的电位。相应的，该第n-3级移位寄存器单元所包括的第四下拉控制晶体管T4开启，控制信号端V可以通过第四下拉控制晶体管T4向下拉节点PD输出处于第一电位的控制信号。该第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3在该下拉节点PD的控制下开启，该第一电源端VGL1可以通过该第一下拉晶体管L1向上拉节点PU输出处于第二电位的第一电源信号，实现对上拉节点PU的降噪；该第一电源端VGL1可以通过该第二下拉晶体管L2向第一输出端OC1输出处于第二电位的第一电源信号，实现对输出端OUT的降噪；第二电源端VGL2可以通过该第三下拉晶体管L3向第二输出端OUT输出处于第二电位的第一电源信号，实现对第二输出端OUT的降噪。
参考图8，在该输入阶段t1之前，还可以包括总复位阶段t0。在该总复位阶段t0中，该总复位信号端TRST可以输出处于第一电位的总复位信号，使得该总复位晶体管R3开启，第一电源端VGL1可以通过该总复位晶体管R3向该上拉节点PU输出处于第二电位的第一电源信号，以实现对各级移位寄存器单元的上拉节点PU的总复位。
需要说明的是，在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位为高电位。
综上所述，本发明实施例提供的移位寄存器单元的驱动方法，通过第一下拉控制电路在输入阶段，控制下拉控制节点的电位为无效电位，避免了第二下拉控制电路在下拉控制节点的控制下控制下拉节点的电位为有效电位，从而避免了下拉电路在下拉节点的控制下，对上拉节点充电造成影响，提高了上拉节点的充电效率，使得当显示装置的刷新率较高时，输入电路也可以在较短的充电时间内对上拉节点进行有效充电，保证了移位寄存器单元的正常输出。
另外，由于第一下拉控制电路是直接控制下拉控制节点的电位，且下拉控制节点是控制下拉节点的节点，因此也提高了控制下拉节点为无效电位的效率，进一步避免了下拉电路影响上拉节点电位的问题。该显示装置的显示效果更好。
图10是本发明实施例提供的一种栅极驱动电路的结构示意图，如图10所示，该栅极驱动电路可以包括至少两个级联的移位寄存器单元，其中每个移位寄存器单元可以为如图1至图3、图5和图6任一所示的移位寄存器单元。
一种可选的实现方式，在本发明实施例中，当每个移位寄存器单元的输入电路10不包括第一电容器C1或第二输入晶体管M2时，栅极驱动电路可以设置2个时钟信号端CLK1和CLK2。其中，时钟信号端CLK1可以与奇数级移位寄存器单元连接，该时钟信号端CLK2可以与偶数级移位寄存器单元连接。每一级移位寄存器单元的第一输出端OC可以与上一级移位寄存器单元的复位信号端RST和下一级移位寄存器单元的第一输入信号端IN1连接。每一级移位寄存器单元的第二输出端OUT与一条栅线连接。
另一种可选的实现方式，当移位寄存器单元的输入电路10包括第一电容器C1或第二输入晶体管M2时，栅极驱动电路需要设置m个时钟信号端CLK，m为大于2的偶数。第n级移位寄存器单元的第一输出端OC可以分别与第n-(m/2+1)级移位寄存器单元的复位信号端RST和第n+m/2级移位寄存器单元的第一输入信号端IN1连接。第n级移位寄存器单元的第二输出端OUT可以与一条栅线连接。
示例的，如图10所示，该栅极驱动电路可以设置有6个时钟信号端CLK1至CLK6，即该栅极驱动电路可以采用六相时钟。第n级移位寄存器单元的第一输出端OC可以分别与第n-4级移位寄存器单元的复位信号端RST和第n+3级移位寄存器单元的第一输入信号端IN1连接。例如，当n＝5，第5级移位寄存器单元的第一输出端OC可以分别与第1级移位寄存器单元的复位信号端RST和第8级移位寄存器单元的第一输入信号端IN1连接。
参考图10，该移位寄存器包括的多个移位寄存器单元可以划分为多组，每组可以包括依次级联的六个移位寄存器单元，每组的六个移位寄存器单元可以依次与CLK1、CLK2、CLK3、CLK4、CLK5和CLK6连接。
需要说明的是，在本发明实施例中该移位寄器单元设置的时钟信号端不仅包括6个时钟信号端(即6CLK)，也可以包括2CLK、4CLK或8CLK等。且除了可以适用于图3和图5所示的19T1C(即十九个晶体管和一个电容器)的结构之外，也可以为适用于其他结构移位寄存器单元，如12T1C、15T1C、17T1C或18T1C等结构的移位寄存器单元。并且本发明实施例提供的移位寄存器单元架构不仅适用于交流模型，也适用于直流模型。本发明实施例对此均不做限定。
本发明实施例还提供一种显示装置，该显示装置可以包括如图10所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，所述移位寄存器单元包括：输入电路、输出电路、复位电路、第一下拉控制电路、第二下拉控制电路和下拉电路；其特征在于，
所述输入电路分别与第一输入信号端和上拉节点连接，所述输入电路用于响应于来自所述第一输入信号端的第一输入信号，向所述上拉节点输出所述第一输入信号；
所述输出电路分别与所述上拉节点、第一时钟信号端、第一输出端和第二输出端连接，所述输出电路用于响应于所述上拉节点，分别向所述第一输出端和所述第二输出端输出来自所述第一时钟信号端的第一时钟信号；
所述复位电路分别与复位信号端、第一电源端和所述上拉节点连接，所述复位电路用于响应于来自所述复位信号端的复位信号，向所述上拉节点输出来自所述第一电源端的第一电源信号；
所述第一下拉控制电路分别与控制信号端、所述上拉节点、所述第一电源端、所述第一输入信号端和下拉控制节点连接，所述第一下拉控制电路用于响应于来自所述控制信号端的控制信号，向所述下拉控制节点输出所述控制信号，以及用于响应于所述第一输入信号和所述上拉节点，向所述下拉控制节点输出所述第一电源信号；
所述第二下拉控制电路分别与所述下拉控制节点、所述控制信号端、所述上拉节点、所述第一电源端和下拉节点连接，所述第二下拉控制电路用于响应于所述下拉控制节点，向所述下拉节点输出所述控制信号，以及用于响应于所述上拉节点，向所述下拉节点输出所述第一电源信号；
所述下拉电路分别与所述下拉节点、所述第一电源端、第二电源端、所述上拉节点、所述第一输出端和所述第二输出端连接，所述下拉电路用于响应于所述下拉节点，向所述上拉节点和所述第一输出端输出所述第一电源信号，以及向所述第二输出端输出来自所述第二电源端的第二电源信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括：第一输入晶体管；
所述第一输入晶体管的栅极和第一极均与所述第一输入信号端连接，所述第一输入晶体管的第二极与所述上拉节点连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输入电路还与第二输入信号端连接；所述输入电路还包括：第一电容器或第二输入晶体管；
所述第一电容器的一端与所述第二输入信号端连接，所述第一电容器的另一端与所述第一输入晶体管的栅极连接；
所述第二输入晶体管的栅极和第一极均与所述第二输入信号端连接，所述第二输入晶体管的第二极与所述上拉节点连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括：两个所述第一下拉控制电路、两个所述第二下拉控制电路、两个所述下拉电路、两个所述下拉控制节点和两个所述下拉节点；所述控制信号端包括：第三电源端和第四电源端，所述第三电源端输出的第三电源信号的电位与所述第四电源端输出的第四电源信号的电位互补；
一个所述第一下拉控制电路分别与所述第三电源端、一个所述下拉控制节点、所述第一输入信号端、所述第一电源端和所述上拉节点连接，另一个所述第一下拉控制电路分别与所述第四电源端、另一个所述下拉控制节点、所述第一输入信号端、所述第一电源端和所述上拉节点连接；
一个所述第二下拉控制电路分别与一个所述下拉控制节点、所述第三电源端、一个所述下拉节点、所述上拉节点和所述第一电源端连接，另一个所述第二下拉控制电路分别与另一个所述下拉控制节点、所述第四电源端、另一个所述下拉节点、所述上拉节点和所述第一电源端连接；
一个所述下拉电路分别与一个所述下拉节点、所述第一电源端、所述第二电源端、所述上拉节点、所述第一输出端和所述第二输出端连接，另一个所述下拉电路分别与另一个所述下拉节点、所述第一电源端、所述第二电源端、所述上拉节点、所述第一输出端和所述第二输出端连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制信号端为第二时钟信号端，所述第二时钟信号端输出的第二时钟信号的电位与所述第一时钟信号的电位互补。
6.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述第一下拉控制电路包括：第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管；
所述第一下拉控制晶体管的栅极与所述第一输入信号端连接，所述第一下拉控制晶体管的第一极与所述第一电源端连接，所述第一下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第二下拉控制晶体管的栅极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第一电源端连接，所述第二下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第三下拉控制晶体管的栅极和第一极均与所述控制信号端连接，所述第三下拉控制晶体管的第二极与所述下拉控制节点连接。
7.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述第二下拉控制电路包括：第四下拉控制晶体管和第五下拉控制晶体管；所述下拉电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；
所述第四下拉控制晶体管的栅极与所述下拉控制节点连接，所述第四下拉控制晶体管的第一极与所述控制信号端连接，所述第四下拉控制晶体管的第二极与所述下拉节点连接；
所述第五下拉控制晶体管的栅极与所述上拉节点连接，所述第五下拉控制晶体管的第一极与所述第一电源端连接，所述第五下拉控制晶体管的第二极与所述下拉节点连接；
所述第一下拉晶体管、所述第二下拉晶体管和所述第三下拉晶体管的栅极均与所述下拉节点连接，所述第一下拉晶体管和所述第二下拉晶体管的第一极与所述第一电源端连接，所述第三下拉晶体管的第一极与所述第二电源端连接，所述第一下拉晶体管的第二极与所述上拉节点连接，所述第二下拉晶体管的第二极与所述第一输出端连接，所述第三下拉晶体管的第二极与所述第二输出端连接。
8.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至7任一所述的移位寄存器单元；所述方法包括：
输入阶段，第一输入信号端输出的第一输入信号的电位为第一电位，输入电路响应于所述第一输入信号，向上拉节点输出所述第一输入信号，第一下拉控制电路响应于所述第一输入信号，向下拉控制节点输出来自第一电源端的第一电源信号，所述第一电源信号的电位为第二电位；
输出阶段，所述第一输入信号的电位为第二电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述上拉节点保持第一电位，输出电路响应于所述上拉节点，向第一输出端和第二输出端输出所述第一时钟信号；
复位阶段，复位信号端输出的复位信号的电位为第一电位，复位电路响应于所述复位信号，向所述上拉节点输出所述第一电源信号；
下拉阶段，所述上拉节点的电位为第二电位，控制信号端输出的控制信号的电位为第一电位，第一下拉控制电路响应于所述控制信号，向所述下拉控制节点输出所述控制信号，第二下拉控制电路响应于所述下拉控制节点，向下拉节点输出所述控制信号，下拉电路响应于所述下拉节点，向所述上拉节点和所述第一输出端输出所述第一电源信号，以及向所述第二输出端输出来自第二电源端的第二电源信号，所述第二电源信号的电位为第二电位。
9.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至7任一所述的移位寄存器单元。
10.一种显示装置，其特征在于，所述显示装置包括：如权利要求9所述的栅极驱动电路。
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