CN109166542B - 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元，包括输入电路、第一节点复位电路、输出电路和第一复位控制电路。输入电路与第一节点连接，且配置为将输入信号提供至第一节点；第一节点复位电路与第一节点和复位控制节点连接，且配置为在复位控制节点的电平的控制下，对第一节点进行复位；输出电路与第一节点和输出端连接，且配置为在第一节点的电平的控制下，将输出信号在输出端输出；第一复位控制电路与复位控制节点连接，且配置为响应于复位控制信号控制复位控制节点的电平。该移位寄存器单元可以在复位信号异常时保证电路的正常复位，以避免因复位信号异常而产生多输出现象，影响显示面板的显示质量。

Description

移位寄存器单元及驱动方法、栅极驱动电路、显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一节点复位电路、输出电路和第一复位控制电路。所述输入电路与第一节点连接，且配置为将输入信号提供至所述第一节点；所述第一节点复位电路与所述第一节点和复位控制节点连接，且配置为在所述复位控制节点的电平的控制下，对所述第一节点进行复位；所述输出电路与所述第一节点和输出端连接，且配置为在所述第一节点的电平的控制下，将输出信号在所述输出端输出；所述第一复位控制电路与所述复位控制节点连接，且配置为响应于复位控制信号控制所述复位控制节点的电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位控制电路包括第一控制子电路。所述第一控制子电路与所述复位控制节点连接，且配置为响应于时钟信号控制所述复位控制节点的电平，所述复位控制信号包括所述时钟信号；所述输出电路在所述第一节点的电平的控制下，将所述时钟信号作为所述输出信号在所述输出端输出。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位控制电路还包括第二控制子电路。所述第二控制子电路与所述复位控制节点连接，且配置为响应于所述输入信号控制所述复位控制节点的电平，所述复位控制信号还包括所述输入信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制子电路包括反相电路，配置为将与所述时钟信号反相的反相信号施加到所述复位控制节点，以用于控制所述复位控制节点的电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述反相电路包括第一晶体管和第二晶体管。所述第一晶体管的栅极和第一极电连接，且配置为分别和第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述复位控制节点连接；所述第二晶体管的栅极和时钟信号端连接以接收所述时钟信号，所述第二晶体管的第一极和所述复位控制节点连接，所述第二晶体管的第二极和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二控制子电路包括第三晶体管。所述第三晶体管的栅极和输入端连接以接收所述输入信号，所述第三晶体管的第一极和所述复位控制节点连接，所述第三晶体管的第二极和第二电压端连接以接收第二电压。
例如，本公开一实施例提供的移位寄存器单元，还包括第二复位控制电路。所述第二复位控制电路与所述复位控制节点连接，且配置为响应于复位信号控制所述复位控制节点的电平。
例如，本公开一实施例提供的移位寄存器单元，还包括输出复位电路。所述输出复位电路与所述复位控制节点和所述输出端连接，且配置为在所述复位控制节点的电平的控制下，对所述输出端复位。
例如，本公开一实施例提供的移位寄存器单元，还包括第二节点控制电路、第一节点降噪电路和输出降噪电路。所述第二节点控制电路与所述第一节点以及第二节点连接，且配置为在所述第一节点的电平的控制下，对所述第二节点的电平进行控制；所述第一节点降噪电路与所述第一节点以及所述第二节点连接，且配置为在所述第二节点的电平的控制下，对所述第一节点进行降噪；所述输出降噪电路与所述第二节点以及所述输出端连接，且配置为在所述第二节点的电平的控制下，对所述输出端进行降噪。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例提供的移位寄存器单元。
例如，本公开一实施例提供的栅极驱动电路，还包括时钟信号线。所述时钟信号线与所述多个级联的移位寄存器单元的时钟信号端连接以提供时钟信号，所述复位控制信号包括所述时钟信号。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：在所述输入电路将所述输入信号提供至所述第一节点以及所述输出电路在所述第一节点的电平的控制下输出所述输出信号之外的一时间段，使得所述第一复位控制电路接收所述复位控制信号控制所述复位控制节点的电平，以使得所述第一节点复位电路在所述复位控制节点的电平的控制下，对所述第一节点进行复位。
例如，本公开一实施例提供的移位寄存器单元的驱动方法，还包括：使所述输入电路响应于所述输入信号对所述第一节点的电平进行控制；使所述输出电路在所述第一节点的电平的控制下，输出所述输出信号。
例如，本公开一实施例提供的移位寄存器单元的驱动方法，所述移位寄存器单元还包括第二复位控制电路，所述驱动方法还包括：使所述第二复位控制电路响应于复位信号控制所述复位控制节点的电平，以使得所述第一节点复位电路在所述复位控制节点的电平的控制下，将所述第一节点复位。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种移位寄存器单元的电路结构示意图；
图2为本公开一实施例提供的一种移位寄存器单元的示意图；
图3为本公开一实施例提供的另一种移位寄存器单元的示意图；
图4为本公开一实施例提供的又一种移位寄存器单元的示意图；
图5A为本公开一实施例提供的再一种移位寄存器单元的示意图；
图5B为本公开一实施例提供的再一种移位寄存器单元的示意图；
图6为图5B中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图7为本公开一实施例提供的一种栅极驱动电路的示意图；
图8为对应于图7中所示的栅极驱动电路工作时的一种示例的信号时序图；以及
图9为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本公开实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同或类似的参考标号表示。
图1为一种移位寄存器单元的电路结构示意图。可以多个这样的移位寄存器单元级联来构成栅极驱动电路，用于驱动例如液晶显示面板、有机发光二极管显示面板。如图1所示，该移位寄存器单元11包括复位端RST，例如，该复位端RST和与其级联的下级移位寄存器单元或与其相隔至少一级的下级移位寄存器单元的输出端OUT连接。例如，该复位端RST提供的复位信号为和与其级联的下级移位寄存器单元的输出信号，从而在当前行移位寄存器单元输出输出信号后，通过下级移位寄存器单元的输出信号对当前行移位寄存器单元的上拉结点PU和输出端OUT进行复位，以避免当前行移位寄存器单元在非输出阶段产生误输出。
然而，由于移位寄存器单元中的某些晶体管容易受到环境温度或电压应力等因素的影响发生漂移，导致移位寄存器单元没有输出或输出异常。当与该行移位寄存器单元级联的下级移位寄存器单元没有输出或输出异常时，该行移位寄存器单元的复位端RST由于接收不到下级移位寄存器单元的输出信号(即该行移位寄存器单元的复位信号)而无法复位，从而导致该行的移位寄存器单元在非输出阶段输出异常，产生多输出现象，影响显示面板的显示质量。
本公开至少一实施例提供了一种移位寄存器单元，包括输入电路、第一节点复位电路、输出电路和第一复位控制电路。输入电路与第一节点连接，且配置为将输入信号提供至第一节点；第一节点复位电路与第一节点和复位控制节点连接，且配置为在复位控制节点的电平的控制下，对第一节点进行复位；输出电路与第一节点和输出端连接，且配置为在第一节点的电平的控制下，将输出信号在输出端输出；第一复位控制电路与复位控制节点连接，且配置为响应于复位控制信号控制复位控制节点的电平。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开上述实施例提供的移位寄存器单元，可以在复位信号异常时保证电路的正常复位，避免因复位信号异常而产生多输出现象，从而提高了移位寄存器单元的电路结构的稳定性以及显示面板的显示质量。
下面结合附图对本公开的实施例及其示例进行详细说明。
图2为本公开一实施例提供的一种移位寄存器单元的示意图。如图2所示，该移位寄存器单元100包括输入电路110、第一节点复位电路120、输出电路130和第一复位控制电路140。通过级联多个该移位寄存器单元100可以得到栅极驱动电路，该栅极驱动电路用于驱动例如液晶显示面板、有机发光二极管显示面板的显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
如图2所示，输入电路110与第一节点N1(例如，这里为上拉节点)连接，且配置为响应于输入信号对第一节点N1进行充电。例如，在一些示例中，输入电路110与输入信号端INT和第一节点N1连接，配置为在输入信号端INT提供的输入信号的控制下导通，使输入信号端INT或另行提供的电压端(例如，高电压端)和第一节点N1连接，从而使输入信号端INT提供的输入信号或另行提供的电压端提供的高电平信号被输入到第一节点N1，将第一节点N1的电位充电(例如上拉)到工作电位(即有效电平)。
第一节点复位电路120与第一节点N1和复位控制节点PB连接，配置为在复位控制节点PB的电平的控制下，对第一节点N1进行复位。例如，该第一节点复位电路120可以和第一节点N1、第二电压端VSS(例如，提供低电平)或另行提供的电压端(例如，低电压端)以及复位控制节点PB连接，从而可以在复位控制节点PB的电平的控制下，使得第一节点N1和第二电压端VSS或另行提供的电压端电连接，以对第一节点N1进行下拉复位。
输出电路130与第一节点N1和输出端OUT连接，且配置为在第一节点N1的电平的控制下，将输出信号在输出端OUT输出。例如，在一些示例中，输出电路130与时钟信号端CLK、第一节点N1以及输出端OUT连接，且配置为在第一节点N1的电平的控制下导通，将时钟信号端CLK提供的时钟信号传输至输出端OUT，并作为输出信号在输出端OUT输出。或者，在另一个示例中，输出电路130还与另行提供的电压端(例如，高电压端)连接，使用时钟信号端CLK提供的时钟信号作为控制信号以控制是否将该电压端与输出端OUT连接，从而控制是否将该电压端的电压信号传输至输出端OUT并作为输出信号在输出端OUT输出。
第一复位控制电路140与复位控制节点PB连接，且配置为响应于复位控制信号控制复位控制节点PB的电平。例如，该第一复位控制电路140可以和第一电压端VDD(例如，提供高电平)或另行提供的电压端(例如，高电压端)、第二电压端VSS(例如，提供低电平)或另行提供的电压端(例如，低电压端)、复位控制端(图中未示出)以及复位控制节点PB连接，从而可以响应于复位控制端提供复位控制信号来控制复位控制节点PB的电平。例如，在一个示例中，该复位控制端可以包括时钟信号端CLK，因此，在该示例中，该复位控制信号可以包括时钟信号，从而该第一复位控制电路140可以响应于时钟信号来控制复位控制节点PB的电平；在另一个示例中，该复位控制端还可以包括输入端INT，从而该复位控制信号还可以包括输入信号，因此，在该示例中，该第一复位控制电路140还可以响应于输入信号来控制复位控制节点PB的电平。上述两个不同的示例分别如图3和图4所示，将在后面对其进行详细地介绍，在此不再赘述。
该第一复位控制电路140响应于复位控制信号控制复位控制节点PB的电平，可以在输入电路110将输入信号提供至第一节点N1以及输出电路130在第一节点N1的电平的控制下输出输出信号之外的一时间段，将复位控制节点PB的电平控制为与时钟信号端CLK提供的时钟信号相反的电平，以使得第一节点复位电路120在复位控制节点PB的电平的控制下，对第一节点N1进行复位。由此进行的对第一节点N1的复位操作与复位信号无关，仅与复位控制信号相关，因此可以在复位信号异常时保证电路的正常复位，避免因复位信号异常而产生多输出现象，从而提高了移位寄存器单元的电路结构的稳定性以及显示面板的显示质量。
本公开上述实施例提供的移位寄存器单元，可以在复位信号异常时保证电路的正常复位，避免因复位信号异常而产生多输出现象，从而提高了移位寄存器单元的电路结构的稳定性以及显示面板的显示质量。
图3为本公开一实施例提供的另一种移位寄存器单元的示意图。如图3所示，该移位寄存器单元100的第一复位控制电路140包括第一控制子电路141。需要说明的是，图3所示的移位寄存器单元100的其他电路结构与图2中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
如图3所示，第一控制子电路141与复位控制节点PB连接，且配置为响应于时钟信号CLK控制复位控制节点PB的电平。例如，在该示例中，复位控制信号包括时钟信号，该第一控制子电路141和时钟信号端CLK、第一电压端VDD(例如，提供高电平)或另行提供的电压端(例如，高电压端)、第二电压端VSS(例如，提供低电平)或另行提供的电压端(例如，低电压端)以及复位控制节点PB连接，从而可以响应于时钟信号端CLK提供的时钟信号，控制复位控制节点PB的电平。例如，通过控制时钟信号的变化控制复位控制节点PB的电平，可以在输入电路110将输入信号提供至第一节点N1以及输出电路130在第一节点N1的电平的控制下输出输出信号之外的一时间段，将复位控制节点PB的电平控制为与时钟信号端CLK提供的时钟信号相反的电平，以使得第一节点复位电路120在复位控制节点PB的电平的控制下，对第一节点N1进行复位。由此进行的对第一节点N1的复位操作与复位信号无关，仅与复位控制信号相关，因此可以在复位信号异常时保证电路的正常复位，避免因复位信号异常而产生多输出的现象，从而提高了移位寄存器单元的电路结构的稳定性以及显示面板的显示质量。
例如，该第一控制子电路141包括反相电路(图中未示出)，配置为将与时钟信号反相的反相信号施加到复位控制节点PB，以用于控制复位控制节点PB的电平。例如，复位控制节点PB的电平与时钟信号反相，在时钟信号为无效电平即输出端OUT的非输出阶段时，控制复位控制节点PB的电平为有效电平，从而在复位控制节点PB的电平的控制下，控制第一节点复位电路120导通，以对第一节点N1复位，从而可以避免在非输出阶段由于复位信号异常而产生误输出。需要注意的是，以下实施例与此相同，不再赘述。
例如，输出电路130在第一节点N1的电平的控制下，将时钟信号CLK作为输出信号在输出端OUT输出。因此，在该示例中，可以通过调节时钟信号CLK实现移位寄存器单元的输出以及对该移位寄存器单元的复位。
例如，在该示例中，在对第一节点N1的预充电阶段，输入信号为高电平，时钟信号为低电平，使得复位控制节点PB与第一电压端VDD连接，因此复位控制节点PB为高电平，从而输入电路110和第一节点复位电路120在输入信号和复位控制节点PB的电平的控制下同时导通。例如，在此阶段，可以通过设计实现输入电路110和第一节点复位电路120的晶体管的参数(例如，沟道宽长比)，使得在输入电路110和第一节点复位电路120同时导通时，仍然对第一节点N1进行充电。具体实现过程将在后面进行详细地介绍，在此不再赘述。
图4为本公开一实施例提供的又一种移位寄存器单元的示意图。如图4所示，该移位寄存器单元100的第一复位控制电路140还包括第二控制子电路142。需要说明的是，图4所示的移位寄存器单元100的其他电路结构与图3中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
如图4所示，第二控制子电路142与复位控制节点PB连接，且配置为响应于输入信号控制复位控制节点PB的电平。例如，在该示例中，复位控制信号还包括输入信号，该第二控制子电路142和第二电压端VSS(例如，提供低电平)或另行提供的电压端(例如，低电压端)、输入端INT或另行提供的电压端以及复位控制节点PB连接，从而可以响应于复位控制信号控制复位控制节点PB的电平。例如，该第二控制子电路142可以在输入电路110将输入信号提供至第一节点N1(即对第一节点N1进行充电时)时，在输入信号的控制下将复位控制节点PB的电平控制在第二电压(例如，低电平)，以避免在第一节点N1的预充电阶段使得第一节点复位电路120在复位控制节点PB的控制下导通，对第一节点N1进行复位，从而使得第一节点N1不能正常充电，影响输出端OUT的正常输出。
该实施例中的第一复位控制电路140包括的第一控制子电路141还可以响应于复位控制信号包括的时钟信号CLK，在输入电路110将输入信号提供至第一节点N1以及输出电路130在第一节点N1的电平的控制下输出输出信号之外的一时间段，将复位控制节点PB的电平控制为与时钟信号端CLK提供的时钟信号相反的电平，以使得第一节点复位电路120在复位控制节点PB的电平的控制下，对第一节点N1进行复位。由此进行的对第一节点N1的复位操作与复位信号无关，仅与复位控制信号相关，因此可以在复位信号异常时保证电路的正常复位，避免因复位信号异常而产生多输出现象，从而提高了移位寄存器单元的电路结构的稳定性以及显示面板的显示质量。
如图2至图4所示的移位寄存器单元所包括的输入电路和输出电路(以及第一节点N1)可以通过各种形式实现，例如4T1C的基本结构，而且在不同的实现方式中，这些移位寄存器单元还可以进一步包括其他例如降噪、防漏电等功能模块，例如参见下面的描述，然而本公开的实施例并不限于这些具体形式。
图5A为本公开一实施例提供的又一种移位寄存器单元的示意框图。图5B为本公开一实施例提供的再一种移位寄存器单元的示意图。
如图5A所示，在一个示例中，该移位寄存器单元100还包括第二复位控制电路151。需要说明的是，在该示例中，图5A所示的移位寄存器单元100的其他电路结构与图4中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
第二复位控制电路151与复位控制节点PB连接，且配置为响应于复位信号来进一步控制复位控制节点PB的电平。例如，该第二复位控制电路151和复位控制节点PB以及复位端RST连接，从而在复位端RST输入的复位信号的控制下导通，使得复位端RST和复位控制节点PB电连接，以将复位控制节点PB的电平控制在有效电平，以控制第一节点复位电路120对第一节点N1复位。例如，该复位端RST和与其级联的下级移位寄存器单元的输出端连接，进一步保证了对复位控制节点PB在复位阶段的控制。
例如，如图5A所示，在另一个示例中，该移位寄存器单元100还包括输出复位电路152。输出复位电路152与复位控制节点PB和输出端OUT连接，且配置为在复位控制节点PB的电平的控制下，对输出端OUT复位。例如，输出复位电路152与复位控制节点PB、第二电压端VSS或另行提供的电压端(例如，低电压端)以及输出端OUT连接，且配置为在复位控制节点PB例如为高电平时导通，使得输出端OUT与第二电压端VSS或另行提供的电压端连接，以实现对输出端OUT复位，从而进一步避免移位寄存器在非输出阶段的误输出现象。
例如，如图5A所示，在另一个示例中，该移位寄存器单元100还包括第二节点控制电路161、第一节点降噪电路170和输出降噪电路180。
在该示例中，第二节点控制电路161与第一节点N1以及第二节点N2(例如，当第一节点N1为上拉节点时，其为下拉节点)连接，且配置为在第一节点N1的电平的控制下，对第二节点N2的电平进行控制。例如，在一个示例中，第二节点控制电路161与第一节点N1、第二节点N2、第二电压端VSS或另行提供的电压端(例如，低电压端)以及第三电压端VGH1或另行提供的电压端(例如，高电压端)连接，且配置为在第一节点N1例如为低电平时，使得第二节点N2与第三电压端VGH1或另行提供的电压端连接，从而将第二节点N2上拉为高电平；在第一节点N1例如为高电平时，使得第二节点N2与第二电压端VSS或另行提供的电压端连接，从而将第二节点N2下拉为低电平。
例如，在图5B所示的实施例的示例中，该移位寄存器单元还包括第三节点控制电路162。例如，在该示例中，第三节点控制电路162与第一节点N1、第三节点N3(例如，当第一节点N1为上拉节点时，其为下拉节点)、第二电压端VSS或另行提供的电压端(例如，低电压端)以及第四电压端VGH2或另行提供的电压端(例如，高电压端)连接，且配置为在第一节点N1例如为低电平时，使得第三节点N3与第四电压端VGH2或另行提供的电压端连接，从而将第三节点N3上拉为高电平，在第一节点N1例如为高电平时，使得第三节点N3与第二电压端VSS或另行提供的电压端连接，从而将第三节点N3下拉为低电平。
例如，在图5B所示的示例中，该第三电压端VGH1和第四电压端VGH2可以被设置为交替输入高电平，即第三电压端VGH1输入高电平时，第四电压端VGH1输入低电平，而第三电压端VGH1输入低电平时，第四电压端VGH2输入高电平，从而，第二节点N2和第三节点N3交替工作，以使得与其相连的晶体管可以交替工作，延长这些晶体管的使用寿命。例如，在另一个示例中，该第三电压端VGH1和第四电压端VGH2也可以用交替提供高电平(在实现的晶体管为P型时，则为直流低电平)的时钟信号端代替，本公开的实施例对此不作限制。
第一节点降噪电路170与第一节点N1以及第二节点N2连接，且配置为在第二节点N2的电平的控制下，对第一节点N1进行降噪。例如，第一节点降噪电路170与第一节点N1、第二节点N2以及第二电压端VSS或另行提供的电压端(例如，低电压端)连接，且配置为在第二节点N2例如为高电平时导通，使得第一节点N1与第二电压端VSS或另行提供的电压端连接，将第一节N1的电位下拉至低电平，以实现对第一节点N1降噪。
输出降噪电路180与第二节点N2以及输出端OUT连接，且配置为在第二节点N2的电平的控制下，对输出端OUT进行降噪。例如，输出降噪电路180与第二节点N2、第二电压端VSS或另行提供的电压端(例如，低电压端)以及输出端OUT连接，且配置为在第二节点N2例如为高电平时导通，使得输出端OUT与第二电压端VSS或另行提供的电压端连接，以实现对输出端OUT降噪。
如图5B所示，在另一个示例中，输出降噪电路180还与第三节点N3以及输出端OUT连接，且配置为在第三节点N3的电平的控制下，对输出端OUT进行降噪。
例如，第一电压端VDD配置为提供直流高电平信号，例如，这里将该直流高电平信号称为第一电压，例如，以下各实施例与此相同，不再赘述。
例如，第二电压端VSS配置为提供直流低电平信号(例如低于或等于时钟信号的低电平部分)，例如接地，这里将该直流低电平信号称为第二电压，例如，该第二电压小于第一电压，以下各实施例与此相同，不再赘述。
例如，第三电压端VGH1配置为提供直流高电平信号，将其提供的信号称为第三电压，第四电压端VGH2也配置为提供直流高电平信号，将其提供的信号称为第四电压，例如，第三电压和第四电压可以是相同的电压，且均大于第二电压，以下各实施例与此相同，不再赘述。
请注意，本公开实施例中提供的移位寄存器单元的“有效电平”指的是能够使得其包括的被操作晶体管被导通的电平，相应地“无效电平”指的是不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电平。根据移位寄存器单元的电路结构中的晶体管的类型(N型或P型)等因素，有效电平可以比无效输出电平高或者低。通常，移位寄存器单元在工作期间使用的方波脉冲信号，有效电平对应于该方波脉冲信号的方波脉冲部分的电平，而无效电平则对应于非方波脉冲部分的电平。
图6为图5B中所示实施例的移位寄存器单元的一种具体实现示例的电路图，而其他图中所示实施例的移位寄存器单元可以采用相同或相似的方式实现。如图6所示，该移位寄存器单元100包括第一晶体管至第二十九晶体管T1-T29，以及还包括第一电容C1。需要注意的是，在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。
输入电路110可以实现为第四晶体管T4。第四晶体管T4的栅极和第一极彼此电连接，且配置为都和输入端INT连接以接收输入信号，第二极配置为和第一节点N1连接，从而当第四晶体管T4由于输入端INT接收到的导通信号(例如，高电平信号)导通时，使用该导通信号以对第一节点N1进行充电，使其处于高电平。例如，第四晶体管T4的栅极和第一极也可以分别和输入端INT或其他的高电压端(例如第三电压端VGH1或第四电压端VGH2)连接，本公开的实施例对此不作限制。
第一节点复位电路120可以实现为第五晶体管T5。第五晶体管T5的栅极和复位控制节点PB连接，第一极和第一节点N1连接，第二极和第二电压端VSS连接以接收第二电压。第五晶体管T5在复位控制节点PB的电平的控制下导通时，将第一节点N1和第二电压端VSS电连接，从而可以对第一节点N1进行复位。
例如，在图3所示的移位寄存器单元中，在通过输入电路110对第一节点N1预充电的阶段，输入信号为高电平，时钟信号为低电平(即复位控制节点PB为高电平)，因此，第四晶体管T4和第五晶体管T5分别在输入信号和复位控制节点PB的而控制下导通。例如，可以通过设计第四晶体管T4和第五晶体管T5的参数(例如，沟道宽长比)，使得在第四晶体管T4和第五晶体管T5同时导通时，第一节点N1与输入端INT连接，从而可以对第一节点N1进行充电。
输出电路130可以实现为第六晶体管T6和第一电容C1。第六晶体管T6的栅极和第一节点N1连接，第六晶体管T6的第一极和时钟信号端CLK连接以接收时钟信号，第六晶体管T6的第二极和输出端OUT连接。第一电容C1的第一极和第一节点N1连接，第一电容C1的第二极和输出端OUT连接。需要注意的是，不限于此，移位寄存器单元还可以包括更多的输出信号，以及与其对应的输出端。
第一复位控制电路140包括的第一控制子电路141包括的反相电路可以实现为第一晶体管T1和第二晶体管T2。第一晶体管T1的栅极和第一极电连接，且配置为分别和第一电压端VDD连接以接收第一电压，第一晶体管T1的第二极和复位控制节点PB连接。第二晶体管T2的栅极和时钟信号端CLK连接以接收时钟信号，第二晶体管的第一极和复位控制节点PB连接，第二晶体管T2的第二极和第二电压端VSS连接以接收第二电压。
例如，第一晶体管T1响应于第一电压端VDD提供的第一电压而始终处于导通状态，使得当第二晶体管T2响应于时钟信号端CLK提供的处于无效电平的时钟信号而截止时，将复位控制节点PB与第一电压端VDD连接，从而将其控制在第一电压。设计第一晶体管T1和第二晶体管T2的参数(例如沟道宽长比)，使得当第二晶体管T2响应于时钟信号端CLK提供的处于有效电平的时钟信号而导通时，将复位控制节点PB与第二电压端VSS连接，且使得复位控制节点PB变为较低的第二电压，从而将其控制在第二电压。
例如，当时钟信号为有效电平(例如，高电平)时，第二晶体管T2导通，可以通过设计第二晶体管T2与导通的第一晶体管T1的沟道宽长比，将复位控制节点PB通过第二晶体管T2与第二电压端VSS连接，使得复位控制节点PB的电位下拉到低电平，以在该移位寄存器单元100的输出电路130在输出时钟信号的有效电平时，通过复位控制节点PB的电平控制第一节点复位电路120截止，从而不影响第一节点N1的电平，保证该时钟信号的正常输出。
第一复位控制电路140包括的第二控制子电路142可以实现为第三晶体管T3。第三晶体管T3的栅极和输入端INT连接以接收输入信号，第三晶体管T3的第一极和复位控制节点PB连接，第三晶体管T3的第二极和第二电压端VSS连接以接收第二电压。
例如，第一晶体管T1响应于第一电压端VDD提供的第一电压而始终处于导通状态，使得当第三晶体管T3响应于输入端INT提供的处于无效电平的输入信号而截止时(例如，在包括第二晶体管时，同时还包括在当第二晶体管T2响应于时钟信号端CLK提供的处于无效电平的时钟信号而截止时)，将复位控制节点PB与第一电压端VDD连接，从而将其控制在第一电压。设计第一晶体管T1和第三晶体管T3的参数(例如沟道宽长比)，使得当第三晶体管T3响应于输入端INT提供的处于有效电平的输入信号而导通时，将复位控制节点PB与第二电压端VSS连接，且使得复位控制节点PB变为较低的第二电压，从而将其控制在第二电压。
例如，当输入信号为有效电平(例如，高电平)时，第三晶体管T3导通，可以通过设计第三晶体管T3与导通的第一晶体管T1的沟道宽长比，将复位控制节点PB与第二电压端VSS连接，使得复位控制节点PB的电位下拉到低电平，以在该移位寄存器单元100的输入电路110对第一节点N1的预充电阶段，通过复位控制节点PB的电平控制第一节点复位电路120截止，从而不影响该输入信号对第一节点N1进行充电。
第二复位控制电路151可以实现为第十三晶体管T13。第十三晶体管T13的栅极和第一极连接，且配置为分别和复位端RST连接以接收复位信号，第十三晶体管T13的第二极和复位控制节点PB连接。例如，第十三晶体管T13响应于复位信号而导通时，将复位控制节点PB与复位端RST连接，将复位控制节点控制在有效电平，从而第一节点复位电路120响应于该复位控制节点的有效电平导通，对第一节点N1复位。
输出复位电路152可以实现为第十四晶体管T14。第十四晶体管T14的栅极和复位控制节点PB连接，第十四晶体管T14的第一极和输出端OUT连接，第十四晶体管T14的第二极和第二电压端VSS连接以接收第二电压。例如，第十四晶体管T14在复位控制节点PB的控制下导通，将输出端OUT与第二电压端VSS连接在一起，从而对输出端OUT复位。
第二节点控制电路161可以实现为第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10。第七晶体管T7的栅极和第一控制节点CN1连接，第一极和第三电压端VGH1连接以接收第三电压，第二极和第二节点N2连接；第八晶体管T8的栅极和第一节点N1连接，第一极和第二节点N2连接，第二极和第二电压端VSS连接以接收第二电压。第九晶体管T9的栅极和其自身的第一极彼此电连接，且配置为都和第三电压端VGH1连接以接收第三电压，第二极和第一控制节点CN1连接；第十晶体管T10的栅极和第一节点N1连接，第一极和第一控制节点CN1连接，第二极和第二电压端VSS连接以接收第二电压。
第三节点控制电路162包括第二十七晶体管T27、第二十八晶体管T28、第二十九晶体管T29和第二十晶体管T20。第二十七晶体管T27的栅极和第二控制节点CN2连接，第一极和第四电压端VGH2连接以接收第四电压，第二极和第三节点N3连接；第二十八晶体管T28的栅极和第一节点N1连接，第一极和第三节点N3连接，第二极和第二电压端VSS连接以接收第二电压。第二十九晶体管T29的栅极和其自身的第一极彼此电连接，且配置为都和第四电压端VGH2连接以接收第四电压，第二极和第二控制节点CN2连接；第二十晶体管T20的栅极和第一节点N1连接，第一极和第二控制节点CN2连接，第二极和第二电压端VSS连接以接收第二电压。
第一节点降噪电路170可以实现为第十一晶体管T11和第二十一晶体管T21。第十一晶体管T11的栅极和第二节点N2连接，第一极和第一节点N1连接，第二极和第二电压端VSS连接以接收第二电压。第十一晶体管T11在第二节点N2为高电位时导通，将第一节点N1和第二电压端VSS连接，从而可以对第一节点N1下拉以实现降噪。第二十一晶体管T21的栅极和第三节点N3连接，第一极和第一节点N1连接，第二极和第二电压端VSS连接以接收第二电压。第二十一晶体管T21在第三节点N3为高电位时导通，将第一节点N1和第二电压端VSS连接，从而可以对第一节点N1下拉以实现降噪。例如，第十一晶体管T11和第二十一晶体管T21分别在第二节点N2和第三节点N3的电平的控制下交替工作，以延长这些晶体管的使用寿命。
输出降噪电路180可以实现为第十二晶体管T12和第二十二晶体管T22。第十二晶体管T12的栅极和第二节点N2连接，第一极和输出端OUT连接，第二极和第二电压端VSS连接以接收第二电压。第十二晶体管T12在第二节点N2为高电位时导通，将输出端OUT和第二电压端VSS连接，从而可以对输出端OUT降噪。第二十二晶体管T22的栅极和第三节点N3连接，第一极和输出端OUT连接，第二极和第二电压端VSS连接以接收第二电压。第二十二晶体管T22在第三节点N3为高电位时导通，将输出端OUT和第二电压端VSS连接，从而可以对输出端OUT降噪。例如，第十二晶体管T12和第二十二晶体管T22分别在第二节点N2和第三节点N3的电平的控制下交替工作，以延长这些晶体管的使用寿命。
需要注意的是，图2-图5A中所示的移位寄存器单元的电路结构和图6中所示的图5B中所示的移位寄存器单元的电路结构类似，在此不再赘述。
在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
需要注意的是，在本公开的各个实施例的说明中，第一节点N1、第二节点N2和第三节点N3并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元100中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
本公开一个实施例还提供一种栅极驱动电路。图7为本公开一实施例提供的一种栅极驱动电路的示意图。如图7所示，该栅极驱动电路10包括多个级联的移位寄存器单元100，其中任意一个或多个移位寄存器单元100可以采用本公开任一实施例提供的移位寄存器单元100的结构或其变型，例如，可以采用图6中所示的移位寄存器单元100。例如，该栅极驱动电路10可以采用与薄膜晶体管同样半导体制程的工艺直接集成在显示装置的阵列基板上，以实现逐行或隔行扫描驱动功能。
除第1级移位寄存器单元外，其余各级移位寄存器单元的输入端INT和其上级移位寄存器单元的输出端OUT连接；除最后1级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和其下级移位寄存器单元的输出端OUT连接。
如图7所示，栅极驱动电路10还包括第一时钟信号线CLK1和第二时钟信号线CLK2。例如，该第一时钟信号线CLK1和第二时钟信号线CLK2分别与多个级联的移位寄存器单元的时钟信号端CLK连接以提供时钟信号。例如，复位控制信号包括该第一时钟信号线CLK1和第二时钟信号线CLK2提供的时钟信号。需要注意的是，该栅极驱动电路10还可以包括四条、六条或八条以及更多的时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。
例如，如图7所示，该移位寄存器单元的每个还包括时钟信号端CLK，且配置为和第一时钟信号线CLK1或第二时钟信号线CLK2连接以接收第一时钟信号或第二时钟信号。第一时钟信号线CLK1和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLK1和第2n级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n-1级移位寄存器单元的时钟信号端CLK连接。
需要说明的是，图7中所示的OUT_m(m为大于0的整数)表示第m级移位寄存器单元的输出端，OUT_m+1表示第m+1级移位寄存器单元的输出端，OUT_m+2表示第m+2级移位寄存器单元的输出端，……。以下各实施例中的附图标记与此类似，不再赘述。
例如，第1级移位寄存器单元的输入端INT可以被配置为接收触发信号STV，最后1级移位寄存器单元的复位端RST可以被配置为接收复位信号，为简洁起见触发信号STV和复位信号在图7中未示出。
例如，该栅极驱动电路10还包括第一电压线、第二电压线、第三电压线和第四电压线(图中未示出)。例如，第一电压线与第一电压端VDD连接，且配置为提供第一电压；第二电压线与第二电压端VSS连接，且配置为提供第二电压；第三电压线与第三电压端VGH1连接，且配置为提供第三电压；第四电压线与第四电压端VGH2连接，且配置为提供第四电压。
例如，如图7所示，该栅极驱动电路10还可以包括时序控制器300。例如，该时序控制器300可以被配置为和第一时钟信号线CLK1和第二时钟信号线CLK2连接，以向各移位寄存器单元提供时钟信号；该栅极驱动电路10还可以被配置为与第一电压线、第二电压线、第三电压线和第四电压线连接，以向各移位寄存器单元100分别提供第一电压至第四电压。例如，时序控制器300还可以被配置为提供触发信号STV以及复位信号。
例如，第一时钟信号线CLK1和第二时钟信号线CLK2提供的时钟信号时序可以采用图8中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。需要说明的是，图8所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
例如，在一个示例中，下面结合图8所示的信号时序图，对图7中所示的栅极驱动电路10的第m级移位寄存器单元的工作原理进行说明。例如，第m级移位寄存器单元可以采用图6所示的电路结构，该移位寄存器单元100的工作原理为：
在第一阶段1，输入端INT提供高电平，输入电路110在输入端INT提供的高电平的控制下导通，使得输入端INT提供的高电平对第一节点N1_m进行充电，第一节点N1_m被充电至第一高电平；同时，第二控制子电路142在输入端INT提供的高电平的控制下导通，使得复位控制节点PB_m与第二电压端VSS连接，所以复位控制节点PB_m为低电平，从而避免第一节点复位电路120在复位控制节点PB_m的电平的控制下导通，以影响对第一节点N1的充电；在此阶段，第一时钟信号线CLK1提供低电平，由于第m级移位寄存器单元100的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段，第m级移位寄存器单元100的时钟信号端CLK输入低电平，所以在第一节点N1_m的第一高电平的控制下，时钟信号端CLK输入的低电平输出至第m级移位寄存器单元100的输出端OUT_m。需要说明的是，图8中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
例如，在图3所示的移位寄存器单元中，在此阶段，输入端INT提供高电平，第四晶体管T4(输入电路110)在输入端INT提供的高电平的控制下导通；同时，由于时钟信号为低电平，使得复位控制节点PB_m与第一电压端VDD连接，复位控制节点PB_m为高电平，因此，第五晶体管T5(第一节点复位电路120)在复位控制节点PB_m的控制下导通。例如，可以通过设计第四晶体管T4和第五晶体管T5的参数(例如，沟道宽长比)，使得在第四晶体管T4和第五晶体管T5同时导通时，使得第一节点N1与输入端INT连接，从而可以对第一节点N1进行充电，使得第一节点N1_m被充电至第一高电平。
在第二阶段2，第一时钟信号线CLK1提供高电平，所以第m级移位寄存器单元100的时钟信号端CLK输入高电平，第一节点N1_m由于电容的自举效应被进一步充电至第二高电平，所以在第一节点N1_m的第二高电平的控制下，时钟信号端CLK输入的高电平被输出至第m级移位寄存器单元100的输出端OUT_m；同时，由于第一控制子电路141中包括的反相电路将时钟信号的反相信号(即低电平信号)施加到复位控制节点PB_m，所以复位控制节点PB_m为低电平，从而避免第一节点复位电路120在复位控制节点PB的电平的控制下导通，以影响输出端OUT的输出。
而且，在此阶段，第二时钟信号线CLK2提供低电平，由于第m+1级移位寄存器单元100的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段第m+1级移位寄存器单元100的时钟信号端CLK输入低电平，且由于该第m级移位寄存器单元100的第一输出端OUT_m输出的高电平作为第m+1级移位寄存器单元100的输入信号，从而第m+1级移位寄存器单元100的第一节点N1被该输入信号上拉至第一高电平，所以，在第m+1级移位寄存器单元100的第一节点N1的第一高电平的控制下，第m+1级移位寄存器单元100的时钟信号端CLK输入的低电平输出至输出端OUT_m+1。
在第三阶段3，第一时钟信号线CLK1输入低电平，所以第m级移位寄存器单元100的时钟信号端CLK输入低电平，由于第一控制子电路141中包括的反相电路将时钟信号的反相信号(即高电平信号)施加到复位控制节点PB_m，所以复位控制节点PB_m在此阶段为高电平，从而第一节点复位电路120在复位控制节点PB的电平的控制下导通，使得第一节点N1_m和第二电压端VSS连接，对第一节点N1_m进行复位。由此进行的对第一节点N1的复位操作与复位信号无关，仅与复位控制信号相关，从而避免当第m+1级移位寄存器单元100的输出端OUT输出异常时，不能给第m级移位寄存器单元100的复位端RST提供复位信号，以造成输出端OUT的输出异常。同时，在此阶段，第二时钟信号线CLK2提供高电平，所以第m+1级移位寄存器单元100的时钟信号端CLK输入高电平，第m+1级移位寄存器单元100的第一节点N1由于电容的自举效应被进一步充电至第二高电平，所以在第一节点N1的第二高电平的控制下，第m+1级移位寄存器单元100的时钟信号端CLK输入的高电平输出至第m+1级移位寄存器单元100的输出端OUT_m+1。由于第m+1级移位寄存器单元100的输出端OUT_m+1连接第m级移位寄存器单元100的复位端RST，因此，在第m+1级移位寄存器单元100的输出端OUT_m+1输出的高电平的控制下，第m级移位寄存器单元100的第二复位控制电路151导通，第m级移位寄存器单元100的复位控制节点PB_m变为高电平，也可以使得第m级移位寄存器单元100的第一节点复位电路120在复位控制节点PB_m的电平的控制下，将第m级移位寄存器单元100的第一节点N1_m复位。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级电压转换电路的第二输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。
本公开的实施例还提供一种显示装置1，如图9所示，该显示装置1包括本公开上述实施例提供的栅极驱动电路10。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号给像素阵列；栅极驱动电路10用于提供驱动信号给像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路10通过栅线GL与子像素单元410电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本公开的实施例对此不做限制。
本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元100，例如，在一个示例中，该驱动方法包括：在输入电路110将输入信号提供至第一节点N1以及输出电路130在第一节点N1的电平的控制下输出输出信号之外的一时间段，使得第一复位控制电路140接收复位控制信号控制复位控制节点PB的电平，以使得第一节点复位电路120在复位控制节点PB的电平的控制下，对第一节点N1进行复位。
例如，该驱动方法还包括：使输入电路110响应于输入信号对第一节点N1的电平进行控制(例如，对第一节点N1进行充电)；使输出电路130在第一节点N1的电平的控制下，输出输出信号。
例如，在使输入电路110响应于输入信号对第一节点N1的电平进行控制阶段，第一复位控制电路140(例如，第一复位控制电路140中包括的第二控制子电路142)在输入端INT提供的输入信号的控制下，可以将复位控制节点PB的电平控制在无效电平，从而避免第一节点复位电路120在复位控制节点PB的电平的控制下导通，以影响对第一节点N1的充电。
例如，在另一个示例中，移位寄存器单元100包括第二复位控制电路151，该驱动方法还包括：使第二复位控制电路151响应于复位信号控制复位控制节点PB的电平，以使得第一节点复位电路120在复位控制节点PB的电平的控制下，将第一节点N1复位。
本公开的实施例提供的栅极驱动电路10的驱动方法的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (5)

1.一种移位寄存器单元，包括输入电路、第一节点复位电路、输出电路和第一复位控制电路、第二复位控制电路、输出复位电路、第二节点控制电路、第三节点控制电路、第一节点降噪电路、输出降噪电路，所述第一复位控制电路包括第一控制子电路和第二控制子电路；其中，
所述输入电路与第一节点连接，且配置为将输入信号提供至所述第一节点；
所述第一节点复位电路与所述第一节点和复位控制节点连接，且配置为在所述复位控制节点的电平的控制下，对所述第一节点进行复位；
所述输出电路与所述第一节点和输出端连接，且配置为在所述第一节点的电平的控制下，将输出信号在所述输出端输出；
所述第一复位控制电路与所述复位控制节点连接，且配置为响应于复位控制信号控制所述复位控制节点的电平，
其中，所述输入电路包括第四晶体管，所述第四晶体管的栅极和所述第四晶体管的第一极彼此电连接，且配置为都和输入端连接以接收输入信号，所述第四晶体管的第二极配置为和第一节点连接；
所述第一节点复位电路包括第五晶体管，所述第五晶体管的栅极和复位控制节点连接，所述第五晶体管的第一极和所述第一节点连接，所述第五晶体管的第二极和第二电压端连接以接收第二电压，
输出电路包括第六晶体管和第一电容，所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极和时钟信号端连接以接收时钟信号，所述第六晶体管的第二极和输出端连接，
所述第一控制子电路包括反相电路，所述反相电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极电连接，第一晶体管的第二极和所述复位控制节点连接，所述第二晶体管的栅极和所述时钟信号端连接以接收时钟信号，所述第二晶体管的第一极和所述复位控制节点连接，所述第二晶体管的第二极和所述第二电压端连接以接收所述第二电压，
所述第二控制子电路包括第三晶体管，所述第三晶体管的栅极和所述输入端连接以接收所述输入信号，所述第三晶体管的第一极和所述复位控制节点连接，所述第三晶体管的第二极和所述第二电压端连接以接收所述第二电压，
所述第二复位控制电路包括第十三晶体管，所述第十三晶体管的栅极和所述第十三晶体管的第一极连接，且配置为分别和复位端连接以接收复位信号，所述第十三晶体管的第二极和所述复位控制节点连接，
所述输出复位电路包括第十四晶体管，所述第十四晶体管的栅极和所述复位控制节点连接，所述第十四晶体管的第一极和所述输出端连接，所述第十四晶体管的第二极和所述第二电压端连接以接收所述第二电压，
所述第二节点控制电路包括第七晶体管、第八晶体管、第九晶体管和第十晶体管，
所述第七晶体管的栅极和第一控制节点连接，所述第七晶体管的第一极和第三电压端连接以接收第三电压，所述第七晶体管的第二极和第二节点连接；
所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第二节点连接，所述第八晶体管的第二极和所述第二电压端连接以接收所述第二电压；
所述第九晶体管的栅极和所述第九晶体管的栅极的第一极彼此电连接，且配置为都和第三电压端连接以接收第三电压，第二极和所述第一控制节点连接；
所述第十晶体管的栅极和所述第一节点连接，所述第十晶体管的第一极和所述第一控制节点连接，所述第十晶体管的第二极和所述第二电压端连接以接收所述第二电压，
第三节点控制电路包括第二十七晶体管、第二十八晶体管、第二十九晶体管和第二十晶体管，
所述第二十七晶体管的栅极和第二控制节点连接，所述第二十七晶体管的第一极和第四电压端连接以接收第四电压，所述第二十七晶体管的第二极和第三节点连接；
所述第二十八晶体管的栅极和所述第一节点连接，所述第二十八晶体管的第一极和第三节点连接，所述第二十八晶体管的第二极和所述第二电压端连接以接收所述第二电压；
所述第二十九晶体管的栅极和所述第二十九晶体管的第一极彼此电连接，且配置为都和第四电压端连接以接收第四电压，所述第二十九晶体管的第二极和所述第二控制节点连接；
所述第二十晶体管的栅极和第一节点连接，所述第二十晶体管的第一极和第二控制节点连接，所述第二十晶体管的第二极和所述第二电压端连接以接收所述第二电压，
第一节点降噪电路包括第十一晶体管和第二十一晶体管，所述第十一晶体管的栅极和所述第二节点连接，所述第十一晶体管的第一极和所述第一节点连接，所述第十一晶体管的第二极和所述第二电压端连接以接收所述第二电压，所述第二十一晶体管的栅极和所述第三节点连接，所述第二十一晶体管的第一极和第一节点连接，所述第二十一晶体管的第二极和所述第二电压端连接以接收所述第二电压，
输出降噪电路包括第十二晶体管和第二十二晶体管，所述第十二晶体管的栅极和所述第二节点连接，所述第十二晶体管的第一极和所述输出端连接，所述第十二晶体管的第二极和所述第二电压端连接以接收所述第二电压；所述第二十二晶体管的栅极和所述第三节点连接，所述第二十二晶体管的第一极和所述输出端连接，所述第二十二晶体管的第二极和所述第二电压端连接以接收所述第二电压。
2.一种显示装置，包括如权利要求1所述的移位寄存器单元。
3.一种如权利要求1所述的移位寄存器单元的驱动方法，包括：
在所述输入电路将所述输入信号提供至所述第一节点以及所述输出电路在所述第一节点的电平的控制下输出所述输出信号之外的一时间段，使得所述第一复位控制电路接收所述复位控制信号控制所述复位控制节点的电平，以使得所述第一节点复位电路在所述复位控制节点的电平的控制下，对所述第一节点进行复位。
4.根据权利要求3所述的移位寄存器单元的驱动方法，还包括：
使所述输入电路响应于所述输入信号对所述第一节点的电平进行控制；
使所述输出电路在所述第一节点的电平的控制下，输出所述输出信号。
5.根据权利要求4所述的移位寄存器单元的驱动方法，所述移位寄存器单元还包括第二复位控制电路，所述驱动方法还包括：
使所述第二复位控制电路响应于复位信号控制所述复位控制节点的电平，以使得所述第一节点复位电路在所述复位控制节点的电平的控制下，将所述第一节点复位。
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