CN103578395A - 移位寄存器 - Google Patents

Abstract

这里公开了一种移位寄存器，所述移位寄存器能够防止当扫描脉冲的占空比为小时发生的设置节点处的电荷泄漏，以正常地输出扫描脉冲。所述移位寄存器包括顺序地产生输出的多级。所述多级中的每一级均包括：进位输出单元，其输出进位脉冲，以驱动下游级和上游级中的至少一个；和扫描输出单元，其输出扫描脉冲，以驱动选通线。从多级中产生的多个输出中的每一个输出均包括所述进位脉冲和所述扫描脉冲。所述进位脉冲和所述扫描脉冲成对以彼此对应。成对的进位脉冲和扫描脉冲具有不同的持续时间。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存器，更具体地讲，涉及一种能够防止当扫描脉冲（pulse）的占空比小时发生的设置节点处的电荷泄漏以正常输出扫描脉冲的移位寄存器。

背景技术

移位寄存器输出多个扫描脉冲，以顺序地驱动诸如液晶显示器之类的显示装置的选通线。

扫描脉冲具有可根据给定驱动条件而适当地设置的占空比。具体地讲，当扫描脉冲的占空比较小时，其中扫描脉冲保持为低的持续时间（以下称为低持续时间）较长。结果，在该低持续时间中，在级的设置节点处的电荷泄漏的可能性将更高。为此，可能出现在所述级的输出时段无法正常输出扫描脉冲的问题。

发明内容

因此，本发明指向一种移位寄存器，其基本上克服因现有技术的局限性和缺点带来的一个或更多个问题。

本发明的目的在于提供一种移位寄存器，所述移位寄存器通过使用进位时钟脉冲（所述进位时钟脉冲比扫描时钟脉冲在更长时间内保持为高）产生进位脉冲，并通过使用所述进位脉冲将特定开关器件接通足够时间（该足够时间包括扫描脉冲之间的低持续时间），以防止设置节点处的电荷泄漏。

本发明的附加优点、目的和特征将在下面的描述中部分描述且将对于本领域普通技术人员在研究下文后变得明显，或可以通过本发明的实践来了解。通过书面的说明书及其权利要求以及附图中特别指出的结构可以实现和获得本发明的目的和其它优点。

为了实现这些目的和其它优点并且根据本发明的目的，如这里实施并广泛描述的，移位寄存器包括顺序地产生其输出的多级，其中，所述多级中的每一级均包括：进位输出单元，其输出进位脉冲，以驱动下游级和上游级中的至少一个；以及扫描输出单元，其输出扫描脉冲，以驱动选通线，其中，从所述多级中产生的多个输出中的每一个输出均包括所述进位脉冲和所述扫描脉冲，所述进位脉冲和所述扫描脉冲成对以彼此对应，其中，成对的进位脉冲和扫描脉冲具有不同的持续时间。

所述进位脉冲的持续时间可以比所述扫描脉冲的持续时间长。

所述多级中的每一级均可接收i个进位时钟脉冲中的至少一个进位时钟脉冲以及j个扫描时钟脉冲中的至少一个扫描时钟脉冲，其中，所述i个进位时钟脉冲彼此异相，所述j个扫描时钟脉冲彼此异相，其中，所述多级中的每一级的进位输出单元均可基于所述至少一个进位时钟脉冲来产生和输出所述进位脉冲，并且其中，所述多级中的每一级的扫描输出单元均可基于所述至少一个扫描时钟脉冲来产生和输出所述扫描脉冲。

所述i个进位时钟脉冲中的每一个进位时钟脉冲均可包括多个进位冲击（impulse），所述多个进位冲击被周期性输出；并且所述j个扫描时钟脉冲中的每一个扫描时钟脉冲均可包括多个扫描冲击，所述多个扫描冲击被周期性输出，其中，所述j个扫描时钟脉冲的每一个扫描时钟脉冲中的多个扫描冲击可分别与所述i个进位时钟脉冲的至少一个进位时钟脉冲中的所述多个进位冲击同步。

所述j个扫描时钟脉冲之中的第k个（in the kth order）（其中，k是从1至j的任意一个自然数）输出的扫描时钟脉冲中的每一个扫描冲击均可与所述i个进位时钟脉冲中的所述多个进位冲击之中的第（jm+k）个（其中，m是包括0的自然数）输出的进位冲击同步。

所述多个进位冲击中的每一个进位冲击的持续时间均可比所述多个扫描冲击中的每一个扫描冲击的持续时间长。

在彼此同步的进位冲击和扫描冲击中，所述进位冲击的上升沿可在所述扫描冲击的上升沿的前面或后面，或者与所述扫描冲击的上升沿一致，并且所述进位冲击的下降沿在所述扫描冲击的下降沿的后面。

所述多级中的每一级均还可包括设置节点、复位节点、扫描输出端子、进位输出端子和节点控制器，所述节点控制器响应于来自所述上游级的进位脉冲和来自所述下游级的进位脉冲控制所述设置节点和所述复位节点处的电压，其中，所述多级中的每一级的进位输出单元均可包括进位上拉开关器件，所述进位上拉开关器件被所述设置节点处的电压控制，并连接在进位时钟传输线和所述进位输出端子之间，所述进位时钟传输线传输所述进位时钟脉冲中的任何一个进位时钟脉冲，并且其中，所述多级中的每一级的扫描输出单元均可包括扫描上拉开关器件，所述扫描上拉开关器件被所述设置节点处的电压控制，并连接在扫描时钟传输线和所述扫描输出端子之间，所述扫描时钟传输线传输所述扫描时钟脉冲中的任何一个扫描时钟脉冲。

所述多级中的每一级均还可包括电容器，所述电容器连接在所述设置节点和所述进位输出端子之间。

所述多级中的每一级的进位输出单元均还可包括进位下拉开关器件，所述进位下拉开关器件被所述复位节点处的电压或所述进位时钟脉冲中的任何一个进位时钟脉冲控制，并连接在所述进位输出端子和第二放电电压线之间，所述第二放电电压线传输第二放电电压。

所述多级中的每一级的所述扫描输出单元均还可包括扫描下拉开关器件，所述扫描下拉开关器件被所述复位节点处的电压控制，并连接在所述扫描输出端子和第一放电电压线之间，所述第一放电电压线传输第一放电电压。

所述多级中的每一级的节点控制器均可包括：第一开关器件，其被来自所述上游级的进位脉冲控制，并且连接在充电电压线和所述设置节点之间，所述充电电压线传输充电电压；第二开关器件，其被来自所述下游级的进位脉冲控制，并且连接在所述设置节点和第三放电电压线之间，所述第三放电电压线传输第三放电电压；第三开关器件，其被所述复位节点处的电压控制，并且连接在所述设置节点和第四放电电压线之间，所述第四放电电压线传输第四放电电压；以及反相器，其响应于所述设置节点处的电压控制所述复位节点处的电压。

所述多级中的每一级的反相器均可包括：第一反相开关器件，其被来自高压线的高电压控制，并且连接在所述高压线和所述复位节点之间；第二反相开关器件，其被所述设置节点处的电压控制，并且连接在所述复位节点和低压线之间，所述低压线传输低电压；以及第三反相开关器件，其被来自所述上游级的进位脉冲控制，并且连接在所述复位节点和所述低压线之间。

另选地，所述多级中的每一级的反相器均可包括：第一反相开关器件，其被外部控制信号控制，并且连接在高压线和所述复位节点之间，所述高压线传输高电压；第二反相开关器件，其被所述设置节点处的电压控制，并且连接在所述复位节点和低压线之间，所述低压线传输低电压；以及第三反相开关器件，其被来自所述上游级的进位脉冲控制，并且连接在所述复位节点和所述低压线之间。

作为另一示例，所述多级中的每一级的反相器均可包括：第一反相开关器件，其被来自高压线的高电压控制，并且连接在所述高压线和公共节点之间；第二反相开关器件，其被所述设置节点处的电压控制，并且连接在所述公共节点和低压线之间，所述低压线传输低电压；第三反相开关器件，其被所述公共节点处的电压控制，并且连接在所述高压线和所述复位节点之间；第四反相开关器件，其被所述设置节点处的电压控制，并且连接在所述复位节点和低压线之间；以及第五反相开关器件，其被来自所述上游级的进位脉冲控制，并且连接在所述复位节点和所述低压线之间。

在本发明的另一示例中，所述多级中的每一级均还可包括第一设置节点、第二设置节点、复位节点、扫描输出端子、进位输出端子、第一控制开关器件、第二控制开关器件和节点控制器，所述节点控制器响应于来自所述上游级的进位脉冲和来自所述下游级的进位脉冲控制所述第一设置节点处和所述复位节点处的电压，其中，所述多级中的每一级的进位输出单元均可包括进位上拉开关器件，所述进位上拉开关器件被所述第二设置节点处的电压控制，并且连接在进位时钟传输线和所述进位输出端子之间，所述进位时钟传输线传输所述进位时钟脉冲中的任何一个，其中，所述多级中的每一级的扫描输出单元均可包括扫描上拉开关器件，所述扫描上拉开关器件被所述第一设置节点处的电压控制，并且连接在扫描时钟传输线和所述扫描输出端子之间，所述扫描时钟传输线传输所述扫描时钟脉冲中的任何一个，其中，所述第一控制开关器件可被所述第一设置节点处的电压控制，并且连接在所述第一设置节点和所述第二设置节点之间，并且其中，所述第二控制开关器件可被特定信号控制，并且连接在所述第二设置节点和特定节点之间，其中，所述特定信号可以是所述复位节点处的电压或所述进位时钟脉冲中的任何一个进位时钟脉冲，并且其中，所述特定节点可以是第五放电电压线或所述第一设置节点，所述第五放电电压线传输第五放电电压。

所述扫描上拉开关器件的沟道宽度可以大于所述进位上拉开关器件的沟道宽度。

所述多级中的每一级的进位输出单元均还可包括进位下拉开关器件，所述进位下拉开关器件被所述复位节点处的电压或所述进位时钟脉冲中的任何一个进位时钟脉冲控制，并且连接在所述进位输出端子和第二放电电压线之间，所述第二放电电压线传输第二放电电压；并且所述多级中的每一级的扫描输出单元均还可包括扫描下拉开关器件，所述扫描下拉开关器件被所述复位节点处的电压控制，并且连接在所述扫描输出端子和第一放电电压线之间，所述第一放电电压线传输第一放电电压，其中，假设所述进位上拉开关器件的沟道宽度是W1，所述进位下拉开关器件的沟道宽度是W2，所述扫描上拉开关器件的沟道宽度是W3，并且所述扫描下拉开关器件的沟道宽度是W4，则W1至W4可被设置为满足公式(W4/W3)<(W2/W1)的值。

在本发明的又一方面中，所述多级中的每一级均还可包括设置节点、第一复位节点、第二复位节点、扫描输出端子、进位输出端子和节点控制器，所述节点控制器响应于来自所述上游级的进位脉冲和来自所述下游级的进位脉冲控制所述设置节点处、第一复位节点处和第二复位节点处的电压，其中，所述多级中的每一级的进位输出单元均可包括进位上拉开关器件，并且其中，所述多级中的每一级的扫描输出单元均可包括扫描上拉开关器件、第一扫描下拉开关器件和第二扫描下拉开关器件，其中，所述进位上拉开关器件可被所述设置节点处的电压控制，并且连接在进位时钟传输线和所述进位输出端子之间，所述进位时钟传输线传输所述进位时钟脉冲中的任何一个进位时钟脉冲，其中，所述扫描上拉开关器件可被所述设置节点处的电压控制，并且连接在扫描时钟传输线和所述扫描输出端子之间，所述扫描时钟传输线传输所述扫描时钟脉冲中的任何一个扫描时钟脉冲，其中，所述第一扫描下拉开关器件可被所述第一复位节点处的电压控制，并且连接在所述扫描输出端子和第一放电电压线之间，所述第一放电电压线传输第一放电电压，并且其中，所述第二扫描下拉开关器件可被所述第二复位节点处的电压控制，并且连接在所述扫描输出端子和第二放电电压线之间，所述第二放电电压线传输第二放电电压。

所述多级中的每一级的节点控制器均可包括：第一开关器件，其被来自所述上游级的所述进位脉冲控制，并且连接在充电电压线和所述设置节点之间，所述充电电压线传输充电电压；第二开关器件，其被来自所述下游级的所述进位脉冲控制，并且连接在所述设置节点和第三放电电压线之间，所述第三放电电压线传输第三放电电压；第三开关器件，其被所述第一复位节点处的电压控制，并且连接在所述设置节点和第四放电电压线之间，所述第四放电电压线传输第四放电电压；第四开关器件，其被所述第二复位节点处的电压控制，并且连接在所述设置节点和第五放电电压线之间，所述第五放电电压线传输第五放电电压；第一反相器，其响应于所述设置节点处的电压控制所述第一复位节点处的电压；以及第二反相器，其响应于所述设置节点处的电压控制所述第二复位节点处的电压。

当所述设置节点处的电压为逻辑高时，所述第一反相器可将低电压施加到所述第一复位节点，并且所述第二反相器可将所述低电压施加到所述第二复位节点；并且当所述设置节点处的电压为逻辑低时，所述第一反相器可将第一交流AC电压施加到所述第一复位节点，并且所述第二反相器可将第二AC电压施加到所述第二复位节点；其中，所述第一AC电压和所述第二AC电压中的每一个均可以是以a个帧为间隔交替地具有高电压和低电压的AC信号，其中，a是自然数，其中，所述第一AC电压可相对于所述第二AC电压180°反相。

所述多级中的每一级的进位输出单元均还可包括：第一进位下拉开关器件，其被所述第一复位节点处的电压控制，并且连接在所述进位输出端子和第六放电电压线之间，所述第六放电电压线传输第六放电电压；以及第二进位下拉开关器件，其被所述第二复位节点处的电压控制，并且连接在所述进位输出端子和第七放电电压线之间，所述第七放电电压线传输第七放电电压。

应当理解，本发明的以上总的描述和下面的详细描述都是示例性和说明性的，且旨在提供所要求保护的本发明的进一步解释。

附图说明

附图被包括以提供对本发明的进一步理解，并且并入并构成本申请的一部分，附图示出了本发明的实施方式，且与说明书一起用于解释本发明的原理。附图中：

图1是示出根据本发明实施方式的选通驱动电路的构造的框图；

图2是示出包括从图1的进位时钟产生器和扫描时钟产生器输出的一个示例的进位时钟脉冲和扫描时钟脉冲的多个信号的输出定时图；

图3是图1中的移位寄存器的详细框图；

图4是图3中的任意级的第一实施方式的电路图；

图5A是图4中的反相器的第一实施方式的电路图；

图5B是图4中的反相器的第二实施方式的电路图；

图5C是是图4中的反相器的第三实施方式的电路图；

图6是图3中任意级的第二实施方式的电路图；

图7是图3的任意级的第三实施方式的电路图；

图8是图3的任意级的第四实施方式的电路图；

图9是图3的任意级的第五实施方式的电路图；

图10是图3的任意级的第六实施方式的电路图；

图11是图3的任意级的第七实施方式的电路图；

图12是示出从图1的进位时钟产生器和扫描时钟产生器输出的另一示例的进位时钟脉冲和扫描时钟脉冲的输出定时图；以及

图13是示出从图1的进位时钟产生器和扫描时钟产生器输出的另一示例的进位时钟脉冲和扫描时钟脉冲的输出定时图。

具体实施方式

现在将详细描述本发明的优选实施方式，在附图中示出了本发明的示例。在可能的情况下，在整个附图中使用相同的标号代表相同或类似部件。

图1是示出根据本发明实施方式的选通驱动电路的构造的框图，图2是示出包括从图1的进位时钟产生器和扫描时钟产生器输出的一个示例的进位时钟脉冲和扫描时钟脉冲的多个信号的输出定时图。

如图1所示，根据本发明实施方式的选通驱动电路包括进位时钟产生器CCG、扫描时钟产生器SCG和移位寄存器SR。

进位时钟产生器CCG顺序地输出i个进位时钟脉冲C-CLK_#（其中，i是2或者更大的自然数）。即，该进位时钟产生器CCG输出i个相位的进位时钟脉冲。i个进位时钟脉冲C-CLK_#中的每一个均由周期性输出的多个进位冲击构成。例如，图2示出两个相位的进位时钟脉冲C-CLK_1和C-CLK_2，其中，第一进位时钟脉冲C-CLK_1在相位上在第二进位时钟脉冲C-CLK_2的前面。第一进位时钟脉冲C-CLK_1包括周期性输出的多个进位冲击1、3、5…，第二进位时钟脉冲C-CLK_2同样包括周期性输出的多个进位冲击2、4、6…。进位时钟产生器CCG可输出3个或更多个相位的进位时钟脉冲。

扫描时钟产生器SCG顺序地输出j个扫描时钟脉冲S-CLK_#（其中，j是2或者更大的自然数）。即，该扫描时钟产生器SCG输出j个相位的扫描时钟脉冲。j个扫描时钟脉冲S-CLK_#中的每一个均由周期性输出的多个扫描冲击构成。例如，图2示出两个相位的扫描时钟脉冲S-CLK_1和S-CLK_2，其中，第一扫描时钟脉冲S-CLK_1在相位上在第二扫描时钟脉冲S-CLK_2的前面。第一扫描时钟脉冲S-CLK_1包括周期性输出的多个扫描冲击①、③、⑤…，第二扫描时钟脉冲S-CLK_2同样包括周期性输出的多个扫描冲击②、④、⑥…。扫描时钟产生器SCG可输出3个或更多个相位的扫描时钟脉冲。

具体地讲，进位冲击（例如，1）具有设置的比扫描冲击（例如，①）更长的持续时间，如图2所示。

移位寄存器SR包括用于从进位时钟产生器CCG接收i个进位时钟脉冲C-CLK_#和从扫描时钟产生器SCG接收j个扫描时钟脉冲S-CLK_#并顺序地产生多个输出的多级。

从每一级产生的输出由彼此对应的一对进位脉冲和扫描脉冲构成。在一对进位脉冲和扫描脉冲中，进位脉冲被供应到下游级和上游级，而扫描脉冲被供应到对应的选通线。具体地讲，在一对进位脉冲和扫描脉冲中，进位脉冲和扫描脉冲具有不同的持续时间。详细地讲，进位脉冲的持续时间比扫描脉冲的持续时间长。

为了产生以上输出，每一级包括进位输出单元和扫描输出单元。

进位输出单元输出进位脉冲，以驱动下游级和上游级中的至少一个。

扫描输出单元输出扫描脉冲，以驱动对应的选通线。

每一级均接收彼此异相的i个进位时钟脉冲中的至少一个以及彼此异相的j个扫描时钟脉冲中的至少一个。

每一级的进位输出单元均基于至少一个进位时钟脉冲产生进位脉冲并输出所述进位脉冲。

每一级的扫描输出单元均基于至少一个扫描时钟脉冲产生扫描脉冲并输出所述扫描脉冲。

分别将j个扫描时钟脉冲的每一个中包括的扫描冲击与至少一个进位时钟脉冲中包括的进位冲击同步。详细地讲，将j个扫描时钟脉冲之中的第k个（k是从1到j的任意一个自然数）输出的扫描时钟脉冲中的每个扫描冲击与i个进位时钟脉冲中的进位冲击之中的第（jm+k）个（其中，m是包括0的自然数）输出的进位冲击同步。下面将参照示例给出更详细的描述。

即，假设如图2所示i和j都被设置为2，则以上表达式“jm+k”被限定为“2m+k”，其中，k是从1到2的任意一个自然数。在这种情况下，将两个（双相位）扫描时钟脉冲的第一个（即，k=1）输出的扫描时钟脉冲S-CLK_1与第“（2m+1）”个输出的进位冲击同步。换句话讲，第一个输出的扫描时钟脉冲S-CLK_1包括分别与按奇数次序顺序地输出的进位冲击1、3、5…同步的扫描冲击①、③、⑤…。

以相同的方式，将两个扫描时钟脉冲的第二个（即，k=2）输出的扫描时钟脉冲S-CLK_2与第“（2m+2）”个输出的进位冲击同步。换句话讲，第二个输出的扫描时钟脉冲S-CLK_2包括分别与按偶数次序顺序地输出的进位冲击2、4、6…同步的扫描冲击②、④、⑥…。

因此，当i和j都是2时（即，当进位时钟脉冲和扫描时钟脉冲都是双相位时），第一扫描时钟脉冲S-CLK_1中包括的扫描冲击分别与第一进位时钟脉冲C-CLK_1中包括的进位冲击同步地输出，第二扫描时钟脉冲S-CLK_2中包括的扫描冲击分别与第二进位时钟脉冲C-CLK_2中包括的进位冲击同步地输出。

作为示例，如图2所示，第一扫描时钟脉冲S-CLK_1中的每一个扫描冲击和第一进位时钟脉冲C-CLK_1中的对应的一个进位冲击可在相同时间进行低电压到高电压转换。换句话讲，彼此对应的扫描冲击和进位冲击可具有彼此一致的上升沿。这里，如图2所示，进位冲击的下降沿在扫描冲击的下降沿之后。

作为另一示例，在彼此同步的进位冲击和扫描冲击中，进位冲击的上升沿可以在扫描冲击的上升沿之前或之后。

在这种情况下，彼此对应的扫描冲击和进位冲击可不考虑在以上上升时间和下降时间的变化而具有不同的持续时间。即，进位冲击的持续时间可以比扫描冲击的持续时间长。例如，进位冲击（例如，图2中的1）可具有被设置成比扫描冲击（例如，图2中的①）大的脉冲宽度。

另一方面，进位冲击和扫描冲击可具有相同或不同的高电压。另外，进位冲击和扫描冲击可具有相同或不同的低电压。

图3是图1中的移位寄存器SR的详细框图。

如图3所示，根据本发明的移位寄存器SR包括多级ST_n-2至ST_n+2。这里，每一级均通过其第2端子II（以下称为进位输出端子COT）输出进位脉冲CRPn-2至CRPn+2。另外，每一级均通过其第3端子III（以下称为扫描输出端子SOT）输出扫描脉冲SCPn-2至SCPn+2。

如图3所示，每一级均包括总共6个端子I、II、III、IV、V和VI，其中，第1端子I被供应来自上游级的输出（或起始脉冲Vst），第4端子IV被供应任意一个进位时钟脉冲，第5端子V被供应任意一个扫描时钟脉冲，并且第6端子被供应来自下游级的输出（或起始脉冲Vst）。另一方面，如上所述的进位脉冲和扫描脉冲分别通过第2端子II和第3端子III被单独输出。

例如，假设图3中的n被设置为偶自然数，则可将成对的第一进位时钟脉冲C-CLK_1和第一扫描时钟脉冲S-CLK_1分别输入到奇数级（例如，图3中的ST_n-1或ST_n+1）的第4端子IV和第5端子V。相反，可将成对的第二进位时钟脉冲C-CLK_2和第二扫描时钟脉冲S-CLK_2分别输入到偶数级（例如，图3中的ST_n-2、ST_n或ST_n+2）的第4端子IV和第5端子V。另外，相反的情况可以是可行的。

每一级均通过使用进位脉冲控制来自其下游的级和来自其上游的级的操作。而且，每一级均使用扫描脉冲来驱动连接到其的选通线。另一方面，尽管没有示出，但是还可在最后一级的下游设置虚设级（dummy stage），以将进位脉冲供应到最后一级。根据移位寄存器SR的给定构造，所述虚设级在数量上可以是多个，而不是在数量上是一个。因为所述虚设级不连接到任何选通线，所以所述虚设级不输出扫描脉冲。

另一方面，根据移位寄存器SR的给定构造，每一级均可通过使用进位脉冲仅控制上游级的操作。另一方面，尽管没有示出，但是在最后一级的下游还可设置虚设级，以向最后一级供应扫描脉冲。根据移位寄存器SR的给定构造，所述虚设级在数量上可以是多个，而不是在数量上是一个。

第一级至最后一级按从第一级到最后一级的顺序产生输出。如上所述，每一个输出均由进位脉冲和扫描脉冲构成。

将从除了虚设级之外的级输出的扫描脉冲顺序地供应到显示面板（未示出）的选通线，以顺序地扫描选通线。另外，将从每一级输出的进位脉冲供应到上游级和下游级。

该移位寄存器SR可被构建在显示面板中。即，显示面板具有用于显示图像的显示区和围绕所述显示区的非显示区，所述移位寄存器SR被构建在所述非显示区中。

图4是图3中的任意一级的第一实施方式的电路图。

如图4所示，任意一级（例如，第n级ST_n）包括设置节点Q、复位节点QB、进位输出端子COT、扫描输出端子SOT、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

第n级ST_n的节点控制器NC响应于来自上游级的进位脉冲CRP_n-1和来自下游级的策划那个在脉冲CRP_n+1来控制设置节点Q处和复位节点QB处的电压。为此，如图4所示，第n级ST_n的节点控制器NC包括第一开关器件Tr1至第三开关器件Tr3以及反相器INV。

如图4所示，第n级ST_n的进位输出单元COU包括进位上拉开关器件Cpu。

如图4所示，第n级ST_n的扫描输出单元SOU包括扫描上拉开关器件Spu和扫描下拉开关器件Spd。

下面，将对第n级ST_n中设置的第一开关器件Tr1、第二开关器件Tr2、第三开关器件Tr3、进位上拉开关器件Cpu、扫描上拉开关器件Spu、扫描下拉开关器件Spd和反相器INV的功能给出详细描述。

第n级ST_n的第一开关器件Tr1被来自上游级（例如，第（n-1）级ST_n-1）的进位脉冲CRP_n-1控制，并且连接在充电电压线和设置节点Q之间。即，第一开关器件Tr1响应于来自上游级ST_n-1的进位脉冲CRP_n-1而导通或截止，并且当导通时，将充电电压线和设置节点Q相互连接在一起。所述充电电压线传送充电电压VDD。

第n级ST_n的第二开关器件Tr2被来自下游级（例如，第（n+1）级ST_n+1）的进位脉冲CRP_n+1控制，并且连接在设置节点Q和第三放电电压线之间。即，第二开关器件Tr2响应于来自下游级ST_n+1的进位脉冲CRP_n+1而导通或截止，并且当导通时，将设置节点Q和第三放电电压线相互连接在一起。所述第三放电电压线传送第三放电电压VSS3。

第n级ST_n的第三开关器件Tr3被复位节点QB处的电压控制，并且连接在设置节点Q和第四放电电压线之间。即，第三开关器件Tr3响应于复位节点QB处的电压而导通或截止，并且当导通时，将设置节点Q和第四放电电压线相互连接在一起。所述第四放电电压线传送第四放电电压VSS4。

第n级ST_n的反相器INV响应于设置节点Q处的电压控制复位节点QB处的电压。例如，当设置节点Q处的电压为逻辑高时，反相器INV可响应于此使复位节点QB处的电压为逻辑低。相反，当设置节点Q处的电压为逻辑低时，反相器INV可响应于此使复位节点QB处的电压为逻辑高。稍后更详细地描述该反相器INV的构造。

第n级ST_n的进位上拉开关器件Cpu被设置节点Q处的电压控制，并连接在任意一条进位时钟传输线和第n级ST_n的进位输出端子COT之间。即，进位上拉开关器件Cpu响应于设置节点Q处的电压而导通或截止，并且当导通时，将进位时钟传输线和进位输出端子COT相互连接在一起。这里，第n级ST_n具有分别传输i个进位时钟脉冲的i条进位时钟传输线。

第n级ST_n的扫描上拉开关器件Spu被设置节点Q处的电压控制，并且连接在任意一条扫描时钟传输线和第n级ST_n的扫描输出端子SOT之间。即，扫描上拉开关器件Spu响应于设置节点Q处的电压而导通或截止，并且当导通时，将扫描时钟传输线和扫描输出端子SOT相互连接在一起。这里，第n级ST_n具有分别传输j个扫描时钟脉冲的j条扫描时钟传输线。

第n级ST_n的扫描下拉开关器件Spd被复位节点QB处的电压控制，并连接在第n级ST_n的扫描输出端子SOT和第一放电电压线之间。即，扫描下拉开关器件Spd响应于复位节点QB处的电压而导通或截止，并且当导通时，将第n级ST_n的扫描输出端子SOT和第一放电电压线相互连接在一起。这里，第一放电电压线传输第一放电电压VSS1。

图5A是图4中的反相器INV的第一实施方式的电路图。

如图5A所示，任意级（例如，第n级ST_n）的反相器INV可包括第一反相开关器件iTr1至第三反相开关器件iTr3。

第n级ST_n的第一反相开关器件iTr1被来自高压线的高电压VH控制，并连接在所述高压线和复位节点QB之间。即，第一反相开关器件iTr1响应于所述高电压VH而导通或截止，并且当导通时，将所述高压线和复位节点QB相互连接在一起。

第n级ST_n的第二反相开关器件iTr2被设置节点Q处的电压控制，并连接在复位节点QB和低压线之间。即，第二反相开关器件iTr2响应于设置节点Q处的电压而导通或截止，并且当导通时，将复位节点QB和所述低压线相互连接在一起。所述低压线传输低电压VL。

第n级ST_n的第三反相开关器件iTr3被来自上游级（例如，第（n-1）级ST_n-1）的进位脉冲CRP_n-1控制，并连接在复位节点QB和低压线之间。即，第三反相开关器件iTr3响应于来自上游级的进位脉冲CRP_n-1而导通或截止，并且当导通时，将复位节点QB和所述低压线相互连接在一起。

图5B是图4中的反相器INV的第二实施方式的电路图。

如图5B所示，任意级（例如，第n级ST_n）的反相器INV可包括第一反相开关器件iTr1至第三反相开关器件iTr3。

第n级ST_n的第一反相开关器件iTr1被外部控制信号CS控制，并连接在高压线和复位节点QB之间。即，第一反相开关器件iTr1响应于所述控制信号CS而导通或截止，并且当导通时，将所述高压线和复位节点QB相互连接在一起。

第n级ST_n的第二反相开关器件iTr2和第三反相开关器件iTr3分别与图5A中的上述第二反相开关器件iTr2和第三反相开关器件iTr3在构造上相同，因此其功能描述可用参照图5A给出的以上描述来代替。

图5C是是图4中的反相器INV的第三实施方式的电路图。

如图5C所示，任意级（例如，第n级ST_n）的反相器INV可包括第一反相开关器件iTr1至第五反相开关器件iTr5。

第n级ST_n的第一反相开关器件iTr1被来自高压线的高电压VH控制，并连接在所述高压线和公共节点CN之间。即，第一反相开关器件iTr1响应于所述高电压VH而导通或截止，并且当导通时，将所述高压线和公共节点CN相互连接在一起。

第n级ST_n的第二反相开关器件iTr2被设置节点Q处的电压控制，并连接在公共节点CN和低压线之间。即，第二反相开关器件iTr2响应于设置节点Q处的电压而导通或截止，并且当导通时，将公共节点CN和所述低压线相互连接在一起。所述低压线传输低电压VL。

第n级ST_n的第三反相开关器件iTr3被公共节点CN处的电压控制，并连接在高压线和复位节点QB之间。即，第三反相开关器件iTr3响应于公共节点CN处的电压而导通或截止，并且当导通时，将所述高压线和复位节点QB相互连接在一起。

第n级ST_n的第四反相开关器件iTr4被设置节点Q处的电压控制，并连接在复位节点QB和低压线之间。即，第四反相开关器件iTr4响应于设置节点Q处的电压而导通或截止，并且当导通时，将复位节点QB和所述低压线相互连接在一起。

第n级ST_n的第五反相开关器件iTr5被来自上游级（例如，第（n-1）级ST_n-1）的进位脉冲CRP_n-1控制，并连接在复位节点QB和低压线之间。即，第五反相开关器件iTr5响应于来自上游级的进位脉冲CRP_n-1而导通或截止，并且当导通时，将复位节点QB和所述低压线相互连接在一起。

下面，将参照图2、图4和图5A详细具有上述构造的第n级ST_n的操作。

1）设置时段Ts

在第n级ST_n的设置时段Ts中，从第（n-1）级ST_n-1产生处于其高电压状态的进位脉冲CRP_n-1和处于其高电压状态的扫描脉冲SCP_n-1。下面，将来自第（n-1）级ST_n-1的进位脉冲CRP_n-1称为第（n-1）进位脉冲CRP_n-1，将来自第（n-1）级ST_n-1的扫描脉冲SCP_n-1称为第（n-1）扫描脉冲SCP_n-1。将第（n-1）进位脉冲CRP_n-1施加到第n级ST_n的第一开关器件Tr1的栅极。

因此，第一开关器件Tr1导通，充电电压VDD通过导通的第一开关器件Tr1施加到设置节点Q。结果，设置节点Q被充电，通过其栅极连接到充电的设置节点Q的进位上拉开关器件Cpu和扫描上拉开关器件Spu导通。

另一方面，当设置节点Q被充电时，反相器INV响应于此而将复位节点QB放电。即，通过对设置节点Q充电使第二反相开关器件iTr2导通，并且低电压VL通过导通的第二反相开关器件iTr2施加到复位节点QB，以对复位节点QB放电。第二反相开关器件iTr2在尺寸（沟道宽度）上大于第一反相开关器件iTr1，第一反相开关器件iTr1具有总是保持导通的二极管状态。因此，第一反相开关器件iTr1和第二反相开关器件iTr2二者均保持导通时，复位节点QB保持放电。

另一方面，因为如上所述在第n级ST_n的设置时段Ts中第（n-1）进位脉冲CRP_n-1为其高电压状态，所以通过其栅极被供应有第（n-1）进位脉冲CRP_n-1的第三反相开关器件iTr3导通。因为第三反相开关器件iTr3导通，所以复位节点QB放电。

因为复位节点QB以这种方式放电，所以通过其栅极连接到复位节点QB的第三开关器件Tr3和扫描下拉开关器件Spd截止。

2）输出时段To

在第n级ST_n的输出时段To中，产生第二进位时钟脉冲C-CLK_2（例如，2）和第二扫描时钟脉冲S-CLK_2（例如，②），并将其供应到第n级ST_n。结果，第二进位时钟脉冲C-CLK_2通过导通的进位上拉开关器件Cpu作为第n进位脉冲CRP_n输出，而第二扫描时钟脉冲S-CLK_2通过导通的扫描上拉开关器件Spu作为第二扫描时钟脉冲SCP_n输出。

2）复位时段Trs

在第n级ST_n的复位时段Trs中，产生第一进位时钟脉冲C-CLK_1（例如，3）和第一扫描时钟脉冲S-CLK_1（例如，③），并因此从第（n+1）级ST_n+1产生第（n+1）进位脉冲CRP_n+1和第（n+1）扫描脉冲SCP_n+1。将第（n+1）进位脉冲CRP_n+1供应到第n级ST_n的第二开关器件Tr2的栅极。因此第二开关器件Tr2导通，使得第三放电电压VSS3被供应到设置节点Q，从而使得设置节点Q放电。结果，通过其栅极连接到放电的设置节点Q的进位上拉开关器件Cpu和扫描上拉开关器件Spu截止。

另外，当设置节点Q放电时，反相器响应于此对复位节点QB充电。即，通过设置节点Q的放电使第二反相开关器件iTr2截止，使得高电压VH经第一反相开关器件iTr1被供应到复位节点QB。结果，复位节点QB被充电。

因为复位节点QB以这种方式被充电，所以通过其栅极连接到复位节点QB的第三开关器件Tr3和扫描下拉开关器件Spd导通。

当扫描下拉开关器件Spd导通时，第一放电电压VSS1通过导通的扫描下拉开关器件Spd被供应到第n级ST_n的扫描输出端子SOT。

如上所述，根据本发明，即使扫描脉冲的占空比非常小以使得扫描脉冲和在相邻周期中输出的扫描脉冲之间产生低持续时间TL，也可防止对应级的设置节点Q处的电压（由VQ_n表示）在设置时段Ts中下降。原因在于，通过使用比扫描时钟脉冲在更长时间保持为高的进位时钟脉冲来产生进位脉冲，并且第一开关器件Tr1使用该进位脉冲导通包括所述低持续时间TL的足够时间。因此，从图2可以看出，在所述低持续时间TL期间，第n级ST_n的设置节点Q处的电压VQ_n没有下降，而是原样保持。另一方面，图2中的VQB_n表示第n级的复位节点QB处的电压。

此外，在本发明中，单独使用用于输出进位脉冲的进位上拉开关器件Cpu和用于输出扫描脉冲的扫描上拉开关器件Spu，从而使得可减小施加有相对小负载的进位上拉开关器件Cpu的尺寸（沟道宽度）。

图6是图3中任意级的第二实施方式的电路图。

如图6所示，任意级（例如，第n级ST_n）包括设置节点Q、复位节点QB、进位输出端子COT、扫描输出端子SOT、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

图6中的节点控制器NC和扫描输出单元SOU分别与如上所述的图4中的节点控制器NC和扫描输出单元SOU在构造上相同，因此其描述将用参照图4给出的以上描述代替。例外的是，与图4中的进位输出单元COU相比，图6中的进位输出单元COU还包括进位下拉开关器件Cpd。

第n级ST_n的进位下拉开关器件Cpd被复位节点QB处的电压控制，并连接在第n级ST_n的进位输出端子COT和第二放电电压线之间。即，进位下拉开关器件Cpd响应于复位节点QB处的电压而导通或截止，并且当导通时，将第n级ST_n的进位输出端子COT和第二放电电压线相互连接在一起。这里，所述第二放电电压线传输第二放电电压VSS2。

另一方面，图6的反相器INV可具有在图5A至图5C中提出的上述构造中的任何一种。

图7是图3的任意级的第三实施方式的电路图。

如图7所示，任意级（例如，第n级ST_n）包括设置节点Q、复位节点QB、进位输出端子COT、扫描输出端子SOT、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

图7中的节点控制器NC和扫描输出单元SOU分别与如上所述的图6中的节点控制器NC和扫描输出单元SOU在构造上相同，因此其描述将用参照图6给出的以上描述代替。例外的是，与图6级相比，图7中的级还包括电容器C。

第n级ST_n的电容器C连接在设置节点Q和第n级ST_n的进位输出端子COT之间。

另一方面，图7的反相器INV可具有在图5A至图5C中提出的上述构造中的任何一种。

图8是图3的任意级的第四实施方式的电路图。

如图8所示，任意级（例如，第n级ST_n）包括设置节点Q、复位节点QB、进位输出端子COT、扫描输出端子SOT、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

图8中的节点控制器NC和扫描输出单元SOU分别与如上所述的图4中的节点控制器NC和扫描输出单元SOU在构造上相同，因此其描述将用参照图4给出的以上描述代替。例外的是，与图4的进位输出单元COU相比，图8中的进位输出单元COU还包括进位下拉开关器件Cpd。

第n级ST_n的进位下拉开关器件Cpd被任意一个进位时钟脉冲控制，并连接在第n级ST_n的进位输出端子COT和第二放电电压线之间。即，进位下拉开关器件Cpd响应于进位时钟脉冲而导通或截止，并且当导通时，将第n级ST_n的进位输出端子COT和第二放电电压线相互连接在一起。这里，所述第二放电电压线传输第二放电电压VSS2。

这里，施加到进位下拉开关器件Cpd的进位时钟脉冲与施加到同一级的进位上拉开关器件Cpu的进位时钟脉冲不重叠，稍后将对此进行更详细的描述。

另一方面，图8的反相器INV可具有在图5A至图5C中提出的上述构造中的任何一种。

图9是图3中的任意级的第五实施方式的电路图。

如图9所示，任意级（例如，第n级ST_n）包括第一设置节点Q1、第二设置节点Q2、复位节点QB、扫描输出端子SOT、进位输出端子COT、第一控制开关器件cTr1、第二控制开关器件cTr2、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

图9中的节点控制器NC与如上所述的图4中的节点控制器NC在构造上相同，因此其描述将用参照图4给出的以上描述代替。

第n级ST_n的扫描上拉开关器件Spu被第一设置节点Q1处的电压控制，并且连接在任意一条扫描时钟传输线和第n级ST_n的扫描输出端子SOT之间。即，扫描上拉开关器件Spu响应于第一设置节点Q1处的电压而导通或截止，并且当导通时，将扫描时钟传输线和扫描输出端子SOT相互连接在一起。这里，第n级ST_n具有分别传输j个扫描时钟相位的j条扫描时钟传输线。

第n级ST_n的扫描下拉开关器件Spd被复位节点QB处的电压控制，并且连接在第n级ST_n的扫描输出端子SOT和第一放电电压线之间。即，扫描下拉开关器件Spd响应于复位节点QB处的电压而导通或截止，并且当导通时，将第n级ST_n的扫描输出端子SOT和第一放电电压线相互连接在一起。这里，第一放电电压线传输第一放电电压VSS1。

第n级ST_n的第一控制开关器件cTr1被第一设置节点Q1处的电压控制，并且连接在第一设置节点Q1和第二设置节点Q2之间。即，第一控制开关器件cTr1响应于第一设置节点Q1处的电压而导通或截止，并且当导通时，将第一设置节点Q1和第二设置节点Q2相互连接在一起。

第n级ST_n的第二控制开关器件cTr2被复位节点QB处的电压控制，并连接在第二设置节点Q2和第五放电电压线之间。即，第二控制开关器件cTr2响应于复位节点QB处的电压而导通或截止，并且当导通时，将第二设置节点Q2和第五放电电压线相互连接在一起。所述第五放电电压线传输第五放电电压VSS5。

另选地，第二控制开关器件cTr2可连接到任意一条进位时钟传输线（代替复位节点QB）。在这种情况下，施加到第二控制开关器件cTr2的进位时钟脉冲与施加到同一级的进位上拉开关器件Cpu的进位时钟脉冲不重叠，稍后将更详细地对此进行描述。

另一方面，第一控制开关器件cTr1和第二控制开关器件cTr2可形成在节点控制器NC、进位输出单元COU和扫描输出单元SOU中的任何一个中。

第n级ST_n的进位上拉开关器件Cpu被第二设置节点Q2处的电压控制，并连接在任意一条进位时钟传输线和第n级ST_n的进位输出端子COT之间。即，进位上拉开关器件Cpu响应于第二设置节点Q2处的电压而导通或截止，并且当导通时，将所述进位时钟传输线和第n级ST_n的进位输出端子COT相互连接在一起。这里，第n级ST_n具有分别传输i个进位时钟脉冲的i条进位时钟传输线。

第n级ST_n的进位下拉开关器件Cpd被复位节点QB处的电压控制，并且连接在第n级ST_n的进位输出端子COT和第二放电电压线之间。即，进位下拉开关器件Cpd响应于复位节点QB处的电压而导通或截止，并且当导通时，将第n级ST_n的进位输出端子COT和第二放电电压线相互连接在一起。这里，图9的进位下拉开关器件Cpd可按与图8示出的方式构造。

另一方面，图9中的反相器INV可具有在图5A至图5C中提出的上述构造中的任何一种。

图10是图3中的任意级的第六实施方式的电路图。

如图10所示，任意级（例如，第n级ST_n）包括设置节点Q、第一复位节点QB1、第二复位节点QB2、扫描输出端子SOT、进位输出端子COT、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

第n级ST_n的节点控制器NC响应于来自上游级的进位脉冲CRP_n-1和来自下游级的进位脉冲CRP_n+1控制设置节点Q处、第一复位节点QB1处和第二复位节点QB2处的电压。为此，如图10所示，第n级ST_n的节点控制器NC包括第一开关器件Tr1至第四开关器件Tr4以及第一反相器INV1和第二反相器INV2。

如图10所示，第n级ST_n的进位输出单元COU包括进位上拉开关器件Cpu。图10中的进位输出单元COU在构造上与上述图4中的进位输出单元COU相同，因此其描述将用参照图4给出的以上描述代替。

如图10所示，第n级ST_n的扫描输出单元SOU包括扫描上拉开关器件Spu、第一扫描下拉开关器件Spd1和第二扫描下拉开关器件Spd2。

下面，将针对第n级ST_n中设置的第一开关器件Tr1、第二开关器件Tr2、第三开关器件Tr3、第四开关器件Tr4、进位上拉开关器件Cpu、扫描上拉开关器件Spu、第一扫描下拉开关器件Spd1、第二扫描下拉开关器件Spd2、第一反相器INV1和第二反相器INV2的功能给出详细描述。

第n级ST_n的第一开关器件Tr1与上述图4中的第一开关器件Tr1相同，因此其描述将用参照图4给出的以上描述代替。

第n级ST_n的第二开关器件Tr2与上述图4中的第二开关器件Tr2相同，因此其描述将用参照图4给出的以上描述代替。

第n级ST_n的第三开关器件Tr3被第一复位节点QB1处的电压控制，并连接在设置节点Q和第四放电电压线之间。即，第三开关器件Tr3响应于第一复位节点QB1的处电压而导通或截止，并且当导通时，将设置节点Q和第四放电电压线相互连接在一起。

第n级ST_n的第四开关器件Tr4被第二复位节点QB2处的电压控制，并连接在设置节点Q和第五放电电压线之间。即，第四开关器件Tr4响应于第二复位节点QB2处的电压而导通或截止，并且当导通时，将设置节点Q和第五放电电压线相互连接在一起。所述第五放电电压线传输第五放电电压VSS5。

当设置节点Q处的电压为逻辑高时，第n级ST_n的第一反相器INV1将低电压VL施加到第一复位节点QB1。相反，当设置节点Q处的电压为逻辑低时，第n级ST_n的第一反相器INV1将第一交流电（AC）电压AC1施加到第一复位节点QB1。

当设置节点Q处的电压为逻辑高时，第n级ST_n的第二反相器INV2将低电压VL施加到第二复位节点QB2。相反，当设置节点Q处的电压为逻辑低时，第n级ST_n的第二反相器INV2将第二AC电压AC2施加到第二复位节点QB2。

这里，第一AC电压AC1和第二AC电压AC2中的每一个均是以a个帧（其中，a为自然数）为间隔交替具有高电压和低电压的AC信号。第一AC电压AC1相对于第二AC电压AC2180°反相。在这一点上，假设第一AC电压AC1在特定帧周期保持在高电压，则第二AC电压AC2将在相同的周期保持在低电压。

第n级ST_n的进位上拉开关器件Cpu与上述图4中的进位上拉开关器件Cpu相同，因此其描述将用参照图4给出的以上描述代替。

第n级ST_n的扫描上拉开关器件Spu与上述图4中的扫描上拉开关器件Spu相同，因此其描述将用参照图4给出的以上描述代替。

第n级ST_n的第一扫描下拉开关器件Spd1被第一复位节点QB1处的电压控制，并连接在第n级ST_n的扫描输出端子SOT和第一放电电压线之间。即，第一扫描下拉开关器件Spd1响应于第一复位节点QB1处的电压而导通或截止，并且当导通时，将第n级ST_n的扫描输出端子SOT和第一放电电压线相互连接在一起。

第n级ST_n的第二扫描下拉开关器件Spd2被第二复位节点QB2处的电压控制，并且连接在第n级ST_n的扫描输出端子SOT和第二放电电压线之间。即，第二扫描下拉开关器件Spd2响应于第二复位节点QB2处的电压而导通或截止，并且当导通时，将第n级ST_n的扫描输出端子SOT和第二放电电压线相互连接在一起。

图11是图3中的任意级的第七实施方式的电路图。

如图11所示，任意级（例如，第n级ST_n）包括设置节点Q、第一复位节点QB1、第二复位节点QB2、扫描输出端子SOT、进位输出端子COT、节点控制器NC、进位输出单元COU和扫描输出单元SOU。

图11中的节点控制器NC和扫描输出单元SOU与上述图10中的节点控制器NC和扫描输出单元SOU相同，因此其描述将用参照图10给出的以上描述代替。

与图10的进位输出单元COU相比，图11中的进位输出单元COU还包括第一进位下拉开关器件Cpd1和第二进位下拉开关器件Cpd2。

第n级ST_n的第一进位下拉开关器件Cpd1被第一复位节点QB1处的电压控制，并且连接在第n级ST_n的进位输出端子COT和第六放电电压线之间。即，第一进位下拉开关器件Cpd1响应于第一复位节点QB1处的电压而导通或截止，并且当导通时，将第n级ST_n的进位输出端子COT和第六放电电压线相互连接在一起。这里，所述第六放电电压线传输第六放电电压VSS6。

第n级ST_n的第二进位下拉开关器件Cpd2被第二复位节点QB2处的电压控制，并且连接在第n级ST_n的进位输出端子COT和第七放电电压线之间。即，第二进位下拉开关器件Cpd2响应于第二复位节点QB2处的电压而导通或截止，并且当导通时，将第n级ST_n的进位输出端子COT和第七放电电压线相互连接在一起。这里，所述第七放电电压线传输第七放电电压VSS7。

另一方面，在以上描述的所有实施方式中的第一放电电压线VSS1至第七放电电压线VSS7具有可能相同或不同的能够使上述开关器件（第一开关器件Tr1至第四开关器件Tr4、进位上拉开关器件Cpu、扫描上拉开关器件Spu、进位下拉开关器件Cpd、扫描下拉开关器件Spd、第一进位下拉开关器件Cpd1、第一扫描下拉开关器件Spd1、第二进位下拉开关器件Cpd2、第二扫描下拉开关器件Spd2、第一反相开关器件iTr1至第五反相开关器件iTr5以及第一控制开关器件cTr1和第二控制开关器件cTr2）截止的电平。另外，上述低电压VL、第一AC电压AC1的低电压和第二AC电压AC2的低电压也具有能够使上述开关器件截止的电平。

相反，充电电压VDD、高电压VH、第一AC电压AC1的高电压和第二AC电压AC2的高电压均具有能够使上述开关器件导通的电平。

另一方面，在图11中，第一放电电压VSS1、第二放电电压VSS2、第六放电电压VSS6和第七放电电压VSS7均具有相同电平，所述相同电平可以高于或等于上述低电压VL的电平（VSS1=VSS2=VSS6=VSS7≥VL）。另外，第三放电电压VSS3、第四放电电压VSS4、第五放电电压VSS5均具有相同电平，所述相同电平可以高于或等于上述低电压VL的电平（VSS3=VSS4=VSS5≥VL）。

另选地，在图11中，第一放电电压VSS1、第二放电电压VSS2、第六放电电压VSS6、第七放电电压VSS7、第三放电电压VSS3、第四放电电压VSS4、第五放电电压VSS5可全部具有相同电平，所述相同电平可以高于或等于上述低电压VL的电平（VSS1=VSS2=VSS6=VSS7=VSS3=VSS4=VSS5≥VL）。

另一方面，放电电压VSS1至VSS7与低电压VL之间的上述电平关系可应用于所有上述实施方式以及图11的实施方式。

图12是示出从图1中的进位时钟产生器和扫描时钟产生器输出的另一示例的进位时钟脉冲和扫描时钟脉冲的输出定时图。

如图12所示，可从进位时钟产生器CCG产生双相位的进位时钟脉冲C-CLK_1和C-CLK_2，并且可从扫描时钟产生器SCG产生三相位的扫描时钟脉冲S-CLK_1、S-CLK_2和S-CLK_3。在这种情况下，第一进位时钟脉冲C-CLK_1在相位上在第二进位时钟脉冲C-CLK_2的前面。第一进位时钟脉冲C-CLK_1包括周期性输出的多个进位冲击1、3、5…，并且第二进位时钟脉冲C-CLK_2同样包括周期性输出的多个进位冲击2、4、6…。

图12示出三相位的扫描时钟脉冲S-CLK_1、S-CLK_2和S-CLK_3，其中，第一扫描时钟脉冲S-CLK_1在相位上在第二扫描时钟脉冲S-CLK_2的前面，并且第二扫描时钟脉冲S-CLK_2在相位上在第三扫描时钟脉冲S-CLK_3的前面。第一扫描时钟脉冲S-CLK_1包括周期性输出的多个扫描冲击①、④…，第二扫描时钟脉冲S-CLK_2同样包括周期性输出的多个扫描冲击②、⑤…，并且第三扫描时钟脉冲S-CLK_3同样包括周期性输出的多个扫描冲击③、⑥…。

这里，以上三个时钟脉冲S-CLK_1至S-CLK_3中的每一个中包括的扫描冲击分别与至少一个进位时钟脉冲中包括的进位冲击同步。详细地讲，j个扫描时钟脉冲之中的第k个（其中，k是从1至j的任意一个自然数）输出的扫描时钟脉冲中的每个扫描冲击均与i个进位时钟脉冲中的进位冲击之中的第（jm+k）个（其中，m是包括0的自然数）输出的进位冲击同步。下面将参照示例给出更详细的描述。

即，假设如图12所示i和j分别设置为2和3，则上述表达式“jm+k”被限定为“3m+k”，其中k是从1至3的任意一个自然数。在这种情况下，在三个扫描时钟脉冲S-CLK_1至S-CLK_3之中的第一个（即，k=1）输出的扫描时钟脉冲S-CLK_1与第“3m+1”个输出的进位冲击同步。换句话讲，第一个输出的扫描时钟脉冲S-CLK_1包括扫描冲击①、④…，所述扫描冲击①、④…分别与第（3m+1）个顺序输出的进位冲击1、4…同步。

以相同方式，三个扫描时钟脉冲S-CLK_1至S-CLK_3之中的第二个（即，k=2）输出的扫描时钟脉冲S-CLK_2与第“3m+2”个输出的进位冲击同步。换句话讲，第二个输出的扫描时钟脉冲S-CLK_2包括扫描冲击②、⑤…，所述扫描冲击②、⑤…分别与第（3m+2）个顺序输出的进位冲击2、5…同步。

以相同方式，三个扫描时钟脉冲S-CLK_1至S-CLK_3之中的第三个（即，k=3）输出的扫描时钟脉冲S-CLK_3与第“3m+3”个输出的进位冲击同步。换句话讲，第三个输出的扫描时钟脉冲S-CLK_3包括扫描冲击③、⑥…，所述扫描冲击③、⑥…分别与第（3m+3）个顺序输出的进位冲击3、6…同步。

图13是示出从图1的进位时钟产生器和扫描时钟产生器输出的另一示例的进位时钟脉冲和扫描时钟脉冲的输出定时图。

如图13所示，可从进位时钟产生器CCG产生四相位的进位时钟脉冲C-CLK_1、C-CLK_2、C-CLK_3和C-CLK_4，并且可从扫描时钟产生器SCG产生双相位的扫描时钟脉冲S-CLK_1和S-CLK_2。在这种情况下，第一进位时钟脉冲C-CLK_1在相位上在第二进位时钟脉冲C-CLK_2的前面，第二进位时钟脉冲C-CLK_2在相位上在第三进位时钟脉冲C-CLK_3的前面，并且第三进位时钟脉冲C-CLK_3在相位上在第四进位时钟脉冲C-CLK_4的前面。第一进位时钟脉冲C-CLK_1包括顺序输出的多个进位冲击1、5、9…，第二进位时钟脉冲C-CLK_2同样包括周期性输出的多个进位冲击2、6…，第三进位时钟脉冲C-CLK_3同样包括周期性输出的多个进位冲击3、7…，并且第四进位时钟脉冲C-CLK_4同样包括周期性输出的多个进位冲击4、8…。

图13示出双相位的扫描时钟脉冲S-CLK_1和S-CLK_2，其中，第一扫描时钟脉冲S-CLK_1在相位上在第二扫描时钟脉冲S-CLK_2的前面。第一扫描时钟脉冲S-CLK_1包括周期性输出的多个扫描冲击①、③、⑤…，并且第二扫描时钟脉冲S-CLK_2同样包括周期性输出的多个扫描冲击②、④、⑥…。

这里，以上两个个时钟脉冲S-CLK_1和S-CLK_2中的每一个中包括的扫描冲击分别与至少一个进位时钟脉冲中包括的进位冲击同步。详细地讲，j个扫描时钟脉冲之中的第k个（其中，k是从1至j的任意一个自然数）输出的扫描时钟脉冲中的每个扫描冲击均与i个进位时钟脉冲中的进位冲击之中的第（jm+k）个（其中，m是包括0的自然数）输出的进位冲击同步。下面将参照示例给出更详细的描述。

即，假设如图13所示i和j分别设置为4和2，则上述表达式“jm+k”被限定为“2m+k”，其中k是从1至2的任意一个自然数。在这种情况下，两个扫描时钟脉冲S-CLK_1和S-CLK_2的第一个（即，k=1）输出的扫描时钟脉冲S-CLK_1与第“2m+1”个输出的进位冲击同步。换句话讲，第一个输出的扫描时钟脉冲S-CLK_1包括扫描冲击①、③、⑤…，所述扫描冲击①、③、⑤…分别与第（2m+1）个顺序输出的进位冲击1、3、5…同步。

以相同方式，两个扫描时钟脉冲S-CLK_1和S-CLK_2的第二个（即，k=2）输出的扫描时钟脉冲S-CLK_2与第“2m+2”个输出的进位冲击同步。换句话讲，第二个输出的扫描时钟脉冲S-CLK_2包括扫描冲击②、④、⑥…，所述扫描冲击②、④、⑥…分别与第（2m+2）个顺序输出的进位冲击2、4、6…同步。

另一方面，施加到图8中的进位下拉开关器件Cpd的进位时钟脉冲与施加到同一级的进位上拉开关器件Cpu的进位时钟脉冲不重叠。例如，当第一进位时钟脉冲被供应到图8中的进位下拉开关器件时，第三进位时钟脉冲可被供应到同一附图中的进位上拉开关器件Cpu。

另一方面，在所有实施方式中，扫描上拉开关器件Spu可具有设置成大于进位上拉开关器件Cpu的沟道宽度的沟道宽度。原因在于，扫描上拉开关器件Spu连接到比进位上拉开关器件Cpu大的负载。即，进位上拉开关器件Cpu仅连接到相邻级，而扫描上拉开关器件Spu通过选通线连接到大负载（显示面板）。

另外，在上述所有实施方式之中的在一级中都设置了进位上拉开关器件Cpu、进位下拉开关器件Cpd、扫描上拉开关器件Spu和扫描下拉开关器件Spd的实施方式中，假设进位上拉开关器件Cpu的沟道宽度是W1，进位下拉开关器件Cpd的沟道宽度是W2，扫描上拉开关器件Spu的沟道宽度是W3，并且扫描下拉开关器件Spd的沟道宽度是W4，则W1至W4可被设置为满足公式(W4/W3)<(W2/W1)的值。

另一方面，在所有实施方式中，上游级可以是设置在任意级的上游的任何一个级。例如，假设所述任意级是第n级ST_n，则上游级可以是第（n-x）级，其中x是小于n的自然数。另外，下游级可以是设置在任意级的下游的任何一个级。例如，假设所述任意级是第n级ST_n，则下游级可以是第（n+y）级，其中y是自然数。在这种情况下，x和y可以相同或不同。

从以上描述明显的是，本发明具有如下效果。

根据本发明，即使扫描脉冲的占空比非常小以使得在扫描脉冲和在相邻周期中输出的扫描脉冲之间产生低持续时间，也可防止对应级的设置节点处的电压在该级的设置时段降低。因此，在该级的输出时段可稳定地产生扫描脉冲。

对于本领域技术人员而言很明显，在不偏离本发明的精神或范围的条件下，可以在本发明中做出各种修改和变型。因而，本发明旨在涵盖落入所附权利要求及其等同物的范围内的本发明的修改和变型。

本申请要求2012年8月8日提交的韩国专利申请No.10-2012-0086575的优先权，该韩国专利申请以引证的方式并入，就像在此进行了完整阐述一样。

Claims (22)

1.一种包括顺序地产生输出的多级的移位寄存器，所述多级中的每一级均包括：

进位输出单元，其输出进位脉冲，以驱动下游级和上游级中的至少一个；以及

扫描输出单元，其输出扫描脉冲，以驱动选通线，

其中，从所述多级中产生的多个输出中的每一个输出均包括所述进位脉冲和所述扫描脉冲，所述进位脉冲和所述扫描脉冲成对以彼此对应，

其中，成对的进位脉冲和扫描脉冲具有不同的持续时间。

2.根据权利要求1所述的移位寄存器，其中，所述进位脉冲的持续时间比所述扫描脉冲的持续时间长。

3.根据权利要求1所述的移位寄存器，其中，所述多级中的每一级均接收i个进位时钟脉冲中的至少一个进位时钟脉冲以及j个扫描时钟脉冲中的至少一个扫描时钟脉冲，其中，所述i个进位时钟脉冲彼此异相，所述j个扫描时钟脉冲彼此异相，

其中，所述多级中的每一级的进位输出单元均基于所述至少一个进位时钟脉冲来产生和输出所述进位脉冲，并且

其中，所述多级中的每一级的扫描输出单元均基于所述至少一个扫描时钟脉冲来产生和输出所述扫描脉冲。

4.根据权利要求3所述的移位寄存器，其中：

所述i个进位时钟脉冲中的每一个进位时钟脉冲均包括多个进位冲击，所述多个进位冲击被周期性输出；并且

所述j个扫描时钟脉冲中的每一个扫描时钟脉冲均包括多个扫描冲击，所述多个扫描冲击被周期性输出，

其中，所述j个扫描时钟脉冲的每一个扫描时钟脉冲中的所述多个扫描冲击分别与所述i个进位时钟脉冲的至少一个进位时钟脉冲中的所述多个进位冲击同步。

5.根据权利要求4所述的移位寄存器，其中，所述j个扫描时钟脉冲之中的第k个输出的扫描时钟脉冲中的每一个扫描冲击均与所述i个进位时钟脉冲中的所述多个进位冲击之中的第jm+k个输出的进位冲击同步，其中，k是从1至j的任意一个自然数，m是包括0的自然数。

6.根据权利要求4所述的移位寄存器，其中，所述多个进位冲击中的每一个进位冲击的持续时间均比所述多个扫描冲击中的每一个扫描冲击的持续时间长。

7.根据权利要求4所述的移位寄存器，其中，在彼此同步的进位冲击和扫描冲击中，所述进位冲击的上升沿在所述扫描冲击的上升沿的前面或后面，或者与所述扫描冲击的上升沿一致，并且所述进位冲击的下降沿在所述扫描冲击的下降沿的后面。

8.根据权利要求3所述的移位寄存器，其中，所述多级中的每一级均还包括设置节点、复位节点、扫描输出端子、进位输出端子和节点控制器，所述节点控制器响应于来自所述上游级的进位脉冲和来自所述下游级的进位脉冲控制所述设置节点和所述复位节点处的电压，

其中，所述多级中的每一级的进位输出单元均包括进位上拉开关器件，所述进位上拉开关器件被所述设置节点处的电压控制，并连接在进位时钟传输线和所述进位输出端子之间，所述进位时钟传输线传输所述进位时钟脉冲中的任何一个进位时钟脉冲，并且

其中，所述多级中的每一级的扫描输出单元均包括扫描上拉开关器件，所述扫描上拉开关器件被所述设置节点处的电压控制，并连接在扫描时钟传输线和所述扫描输出端子之间，所述扫描时钟传输线传输所述扫描时钟脉冲中的任何一个扫描时钟脉冲。

9.根据权利要求8所述的移位寄存器，其中，所述多级中的每一级均还包括电容器，所述电容器连接在所述设置节点和所述进位输出端子之间。

10.根据权利要求8所述的移位寄存器，其中，所述多级中的每一级的进位输出单元均还包括进位下拉开关器件，所述进位下拉开关器件被所述复位节点处的电压或所述进位时钟脉冲中的任何一个进位时钟脉冲控制，并连接在所述进位输出端子和第二放电电压线之间，所述第二放电电压线传输第二放电电压。

11.根据权利要求8所述的移位寄存器，其中，所述多级中的每一级的扫描输出单元均还包括扫描下拉开关器件，所述扫描下拉开关器件被所述复位节点处的电压控制，并连接在所述扫描输出端子和第一放电电压线之间，所述第一放电电压线传输第一放电电压。

12.根据权利要求8所述的移位寄存器，其中，所述多级中的每一级的节点控制器均包括：

第一开关器件，其被来自所述上游级的进位脉冲控制，并且连接在充电电压线和所述设置节点之间，所述充电电压线传输充电电压；

第二开关器件，其被来自所述下游级的进位脉冲控制，并且连接在所述设置节点和第三放电电压线之间，所述第三放电电压线传输第三放电电压；

第三开关器件，其被所述复位节点处的电压控制，并且连接在所述设置节点和第四放电电压线之间，所述第四放电电压线传输第四放电电压；以及

反相器，其响应于所述设置节点处的电压控制所述复位节点处的电压。

13.根据权利要求12所述的移位寄存器，其中，所述多级中的每一级的反相器均包括：

第一反相开关器件，其被来自高压线的高电压控制，并且连接在所述高压线和所述复位节点之间；

第二反相开关器件，其被所述设置节点处的电压控制，并且连接在所述复位节点和低压线之间，所述低压线传输低电压；以及

第三反相开关器件，其被来自所述上游级的进位脉冲控制，并且连接在所述复位节点和所述低压线之间。

14.根据权利要求12所述的移位寄存器，其中，所述多级中的每一级的反相器均包括：

第一反相开关器件，其被外部控制信号控制，并且连接在高压线和所述复位节点之间，所述高压线传输高电压；

第二反相开关器件，其被所述设置节点处的电压控制，并且连接在所述复位节点和低压线之间，所述低压线传输低电压；以及

第三反相开关器件，其被来自所述上游级的进位脉冲控制，并且连接在所述复位节点和所述低压线之间。

15.根据权利要求12所述的移位寄存器，其中，所述多级中的每一级的反相器均包括：

第一反相开关器件，其被来自高压线的高电压控制，并且连接在所述高压线和公共节点之间；

第二反相开关器件，其被所述设置节点处的电压控制，并且连接在所述公共节点和低压线之间，所述低压线传输低电压；

第三反相开关器件，其被所述公共节点处的电压控制，并且连接在所述高压线和所述复位节点之间；

第四反相开关器件，其被所述设置节点处的电压控制，并且连接在所述复位节点和低压线之间；以及

第五反相开关器件，其被来自所述上游级的进位脉冲控制，并且连接在所述复位节点和所述低压线之间。

16.根据权利要求3所述的移位寄存器，其中，所述多级中的每一级均还包括第一设置节点、第二设置节点、复位节点、扫描输出端子、进位输出端子、第一控制开关器件、第二控制开关器件和节点控制器，所述节点控制器响应于来自所述上游级的进位脉冲和来自所述下游级的进位脉冲控制所述第一设置节点处和所述复位节点处的电压，

其中，所述多级中的每一级的进位输出单元均包括进位上拉开关器件，所述进位上拉开关器件被所述第二设置节点处的电压控制，并且连接在进位时钟传输线和所述进位输出端子之间，所述进位时钟传输线传输所述进位时钟脉冲中的任何一个，

其中，所述多级中的每一级的扫描输出单元均包括扫描上拉开关器件，所述扫描上拉开关器件被所述第一设置节点处的电压控制，并且连接在扫描时钟传输线和所述扫描输出端子之间，所述扫描时钟传输线传输所述扫描时钟脉冲中的任何一个扫描时钟脉冲，

其中，所述第一控制开关器件被所述第一设置节点处的电压控制，并且连接在所述第一设置节点和所述第二设置节点之间，并且

其中，所述第二控制开关器件被特定信号控制，并且连接在所述第二设置节点和特定节点之间，

其中，所述特定信号是所述复位节点处的电压或所述进位时钟脉冲中的任何一个进位时钟脉冲，并且

其中，所述特定节点是第五放电电压线或所述第一设置节点，所述第五放电电压线传输第五放电电压。

17.根据权利要求8或16所述的移位寄存器，其中，所述扫描上拉开关器件的沟道宽度大于所述进位上拉开关器件的沟道宽度。

18.根据权利要求8或16所述的移位寄存器，其中：

所述多级中的每一级的进位输出单元均还包括进位下拉开关器件，所述进位下拉开关器件被所述复位节点处的电压或所述进位时钟脉冲中的任何一个进位时钟脉冲控制，并且连接在所述进位输出端子和第二放电电压线之间，所述第二放电电压线传输第二放电电压；并且

所述多级中的每一级的扫描输出单元均还包括扫描下拉开关器件，所述扫描下拉开关器件被所述复位节点处的电压控制，并且连接在所述扫描输出端子和第一放电电压线之间，所述第一放电电压线传输第一放电电压；

其中，假设所述进位上拉开关器件的沟道宽度是W1，所述进位下拉开关器件的沟道宽度是W2，所述扫描上拉开关器件的沟道宽度是W3，并且所述扫描下拉开关器件的沟道宽度是W4，则W1至W4被设置为满足公式(W4/W3)<(W2/W1)的值。

19.根据权利要求3所述的移位寄存器，其中，所述多级中的每一级均还包括设置节点、第一复位节点、第二复位节点、扫描输出端子、进位输出端子和节点控制器，所述节点控制器响应于来自所述上游级的进位脉冲和来自所述下游级的进位脉冲控制所述设置节点处、第一复位节点处和第二复位节点处的电压，

其中，所述多级中的每一级的进位输出单元均包括进位上拉开关器件，并且

其中，所述多级中的每一级的扫描输出单元均包括扫描上拉开关器件、第一扫描下拉开关器件和第二扫描下拉开关器件，

其中，所述进位上拉开关器件被所述设置节点处的电压控制，并且连接在进位时钟传输线和所述进位输出端子之间，所述进位时钟传输线传输所述进位时钟脉冲中的任何一个进位时钟脉冲，

其中，所述扫描上拉开关器件被所述设置节点处的电压控制，并且连接在扫描时钟传输线和所述扫描输出端子之间，所述扫描时钟传输线传输所述扫描时钟脉冲中的任何一个扫描时钟脉冲，

其中，所述第一扫描下拉开关器件被所述第一复位节点处的电压控制，并且连接在所述扫描输出端子和第一放电电压线之间，所述第一放电电压线传输第一放电电压，并且

其中，所述第二扫描下拉开关器件被所述第二复位节点处的电压控制，并且连接在所述扫描输出端子和第二放电电压线之间，所述第二放电电压线传输第二放电电压。

20.根据权利要求19所述的移位寄存器，其中，所述多级中的每一级的节点控制器均包括：

第一开关器件，其被来自所述上游级的所述进位脉冲控制，并且连接在充电电压线和所述设置节点之间，所述充电电压线传输充电电压；

第二开关器件，其被来自所述下游级的所述进位脉冲控制，并且连接在所述设置节点和第三放电电压线之间，所述第三放电电压线传输第三放电电压；

第三开关器件，其被所述第一复位节点处的电压控制，并且连接在所述设置节点和第四放电电压线之间，所述第四放电电压线传输第四放电电压；

第四开关器件，其被所述第二复位节点处的电压控制，并且连接在所述设置节点和第五放电电压线之间，所述第五放电电压线传输第五放电电压；

第一反相器，其响应于所述设置节点处的电压控制所述第一复位节点处的电压；以及

第二反相器，其响应于所述设置节点处的电压控制所述第二复位节点处的电压。

21.根据权利要求20所述的移位寄存器，其中：

当所述设置节点处的电压为逻辑高时，所述第一反相器将低电压施加到所述第一复位节点，并且所述第二反相器将所述低电压施加到所述第二复位节点；并且

当所述设置节点处的电压为逻辑低时，所述第一反相器将第一交流AC电压施加到所述第一复位节点，并且所述第二反相器将第二AC电压施加到所述第二复位节点，

其中，所述第一AC电压和所述第二AC电压中的每一个均是以a个帧为间隔交替地具有高电压和低电压的AC信号，其中，a是自然数，

其中，所述第一AC电压相对于所述第二AC电压180°反相。

22.根据权利要求19所述的移位寄存器，其中，所述多级中的每一级的进位输出单元均还包括：

第一进位下拉开关器件，其被所述第一复位节点处的电压控制，并且连接在所述进位输出端子和第六放电电压线之间，所述第六放电电压线传输第六放电电压；以及

第二进位下拉开关器件，其被所述第二复位节点处的电压控制，并且连接在所述进位输出端子和第七放电电压线之间，所述第七放电电压线传输第七放电电压。

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