CN107481659B - 栅极驱动电路、移位寄存器及其驱动控制方法 - Google Patents

Abstract

本发明公开了一种栅极驱动电路、移位寄存器及其驱动控制方法，所述移位寄存器包括：栅极信号生成单元，用于生成像素单元中驱动晶体管的栅极信号，驱动晶体管包括串联的第一驱动晶体管和第二驱动晶体管；栅极信号输出控制单元，被构造成根据第一电平信号输入端的电平信号控制栅极信号生成单元的输出端与第一驱动晶体管的栅极、第二驱动晶体管的栅极的导通与否；抵制偏压信号加载单元，被构造成在第二电平信号输入端的电平信号控制下将第一抵制偏压信号输出至第一驱动晶体管的栅极，并将第二抵制偏压信号输出至第二驱动晶体管的栅极。该移位寄存器能够有效减小驱动晶体管的漏电问题，实现产品的低刷新驱动不漏电。

Description

栅极驱动电路、移位寄存器及其驱动控制方法

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器、一种栅极驱动电路以及一种移位寄存器的驱动控制方法。

背景技术

目前，智能穿戴市场火热，小尺寸异形产品需求量不断提升，较普通显示类产品，穿戴类产品对显示面板提出新的要求，最主要要求体现在功耗方面，而相关显示效果方面需求不再强烈。由于智能穿戴产品体积有限，电池容量无法一味提升，所以要求显示面板功耗做到最小化，而丰富的色彩与超低功耗存在矛盾，暂时无法同时实现。

在智能穿戴低功耗领域，反射式显示模式优势明显，可以实现低功耗的目标，但是目前的像素驱动方式容易导致以1Hz等低刷新频率进行显示时，像素单元中的驱动晶体管发生漏电的现象。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种移位寄存器，以有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

本发明的第二个目的在于提出一种栅极驱动电路。本发明的第三个目的在于提出一种移位寄存器的驱动控制方法。

为实现上述目的，本发明第一方面实施例提出了一种移位寄存器，包括：栅极信号生成单元，所述栅极信号生成单元用于生成像素单元中驱动晶体管的栅极信号，所述驱动晶体管包括串联的第一驱动晶体管和第二驱动晶体管，所述栅极信号生成单元的输出端分别与所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极电连接；栅极信号输出控制单元，具有第一电平信号输入端，设置在所述栅极信号生成单元和所述驱动晶体管之间，被构造成根据所述第一电平信号输入端的电平信号控制所述栅极信号生成单元的输出端与所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极的导通与否；和抵制偏压信号加载单元，具有第二电平信号输入端、第一抵制偏压信号输入端和第二抵制偏压信号输入端，所述抵制偏压信号加载单元被构造成在所述第二电平信号输入端的电平信号控制下将所述第一抵制偏压信号输入端的第一抵制偏压信号输出至所述第一驱动晶体管的栅极，并将所述第二抵制偏压信号输入端的第二抵制偏压信号输出至所述第二驱动晶体管的栅极。

根据本发明实施例的移位寄存器，通过栅极信号生成单元生成像素单元中驱动晶体管的栅极信号，其中驱动晶体管包括串联的第一驱动晶体管和第二驱动晶体管，并通过栅极信号输出控制单元根据第一电平信号输入端的电平信号控制栅极信号生成单元的输出端与第一驱动晶体管的栅极、第二驱动晶体管的栅极的导通与否，以及通过抵制偏压信号加载单元根据第二电平信号输入端的电平信号控制下将第一抵制偏压信号输出至第一驱动晶体管的栅极，并将第二抵制偏压信号输出至第二驱动晶体管的栅极。该移位寄存器能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

另外，根据本发明上述实施例的移位寄存器还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述栅极信号输出控制单元包括：第一晶体管和第二晶体管，所述第一晶体管的控制极和所述第二晶体管的控制极分别与所述第一电平信号输入端电连接，所述第一晶体管的第一极和所述第二晶体管的第一极分别与所述栅极信号生成单元的输出端电连接，所述第一晶体管的第二极与所述第一驱动晶体管的栅极电连接，所述第二晶体管的第二极与所述第二驱动晶体管的栅极电连接。

根据本发明的一个实施例，所述抵制偏压信号加载单元包括：第三晶体管和第四晶体管，所述第三晶体管的控制极和所述第四晶体管的控制极分别与所述第二电平信号输入端电连接，所述第三晶体管的第一极与所述第一抵制偏压信号输入端电连接，所述第三晶体管的第二极与所述第一驱动晶体管的栅极电连接，所述第四晶体管的第一极与所述第二抵制偏压信号输入端电连接，所述第四晶体管的第二极与所述第二驱动晶体管的栅极电连接。

根据本发明的一个实施例，所述栅极信号生成单元包括输入端、复位端、时钟信号端和输出端，还包括：输入电路，用于在所述输入端提供的输入信号的作用下生成上拉节点的电位，并在所述复位端提供的复位信号的作用下下拉所述上拉节点的电位；输出电路，用于在所述上拉节点的电位为高电位时输出所述栅极信号；第一上拉电路，用于在所述时钟信号端提供的时钟信号的作用下生成下拉节点的电位；第一下拉电路，用于在所述上拉节点的电位的作用下下拉所述下拉节点的电位，并在所述下拉节点的电位的作用下下拉所述上拉节点的电位。

根据本发明的一个实施例，所述输入电路包括：第五晶体管，所述第五晶体管的控制极与所述输入端电连接，所述第五晶体管的第一极与所述输入端/正向扫描信号输入端电连接；第六晶体管，所述第六晶体管的控制极与所述复位端电连接，所述第六晶体管的第一极与所述复位端/反向扫描信号输入端电连接，所述第六晶体管的第二极与所述第五晶体管的第二极相连后与所述上拉节点电连接。

根据本发明的一个实施例，所述输出电路包括：第一电容，所述第一电容的一端与所述上拉节点电连接，所述第一电容的另一端作为所述栅极信号生成单元的输出端；第七晶体管，所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与第一时钟信号端电连接，所述第七晶体管的第二极与所述第一电容的另一端电连接。

根据本发明的一个实施例，所述第一上拉电路包括：第八晶体管，所述第八晶体管的控制极与所述第八晶体管的第一极相连后与第二时钟信号端电连接；第九晶体管，所述第九晶体管的控制极与所述第八晶体管的第二极电连接，所述第九晶体管的第一极与所述第二时钟信号端电连接，所述第九晶体管的第二极与所述下拉节点电连接。

根据本发明的一个实施例，所述第一下拉电路包括：第十晶体管，所述第十晶体管的控制极与所述下拉节点电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与低电平电压线电连接；第十一晶体管，所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述第八晶体管的第二极电连接，所述第十一晶体管的第二极与所述低电平电压线电连接；第十二晶体管，所述第十二晶体管的控制极与所述上拉节点电连接，所述第十二晶体管的第一极与所述下拉节点电连接，所述第十二晶体管的第二极与所述低电平电压线电连接。

根据本发明的一个实施例，所述的移位寄存器，还包括：第二下拉电路，所述第二下拉电路连接在所述驱动晶体管与所述下拉节点之间，用于在所述下拉节点的电位的作用下下拉输出至所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极的电压。

根据本发明的一个实施例，所述第二下拉电路包括：第十三晶体管和第十四晶体管，所述第十三晶体管的控制极和所述第十四晶体管的控制极分别与所述下拉节点电连接，所述第十三晶体管的第一极与所述第一驱动晶体管的栅极电连接，所述第十四晶体管的第一极与所述第二驱动晶体管的栅极电连接，所述第十三晶体管的第二极和所述第十四晶体管的第二极分别与低电平电压线电连接。

为实现上述目的，本发明第二方面实施例提出了一种栅极驱动电路，其包括本发明第一方面实施例提出的移位寄存器。

本发明实施例的栅极驱动电路，通过上述的移位寄存器，能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

为实现上述目的，本发明第三方面实施例提出了一种移位寄存器的驱动控制方法，包括以下步骤：将一帧时间划分为两个阶段，分别为充电阶段和抵制偏压阶段；在所述充电阶段，通过输出两个信号相同的栅极信号至所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极，以使所述第一驱动晶体管和所述第二驱动晶体管同时导通；在所述抵制偏压阶段，通过输出两个有效电平相互错开的栅极信号至所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极，以使所述第一驱动晶体管和所述第二驱动晶体管交错导通。

根据本发明实施例的移位寄存器的驱动控制方法，将一帧时间划分为两个阶段，分别为充电阶段和抵制偏压阶段，其中，在充电阶段，通过输出两个信号相同的栅极信号至第一驱动晶体管的栅极和第二驱动晶体管的栅极，以使第一驱动晶体管和第二驱动晶体管同时导通；在抵制偏压阶段，通过输出两个有效电平相互错开的栅极信号至第一驱动晶体管的栅极和第二驱动晶体管的栅极，以使第一驱动晶体管和第二驱动晶体管交错导通。该方法能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

另外，根据本发明上述实施例的移位寄存器的驱动控制方法还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述第二电平信号输入端的电平信号与所述第一电平信号输入端的电平信号相反。

根据本发明的一个实施例，在所述充电阶段，所述第一电平信号输入端的电平信号和所述第二电平信号输入端的电平信号均为直流信号；在所述抵制偏压阶段，所述第一电平信号输入端的电平信号和所述第二电平信号输入端的电平信号均为交流信号。

根据本发明的一个实施例，所述第一抵制偏压信号和所述第二抵制偏压信号的有效电平相互错开。

根据本发明的一个实施例，在所述充电阶段，所述第一电平信号输入端的电平信号为高电平信号；在所述抵制偏压阶段，当所述第一抵制偏压信号或者所述第二抵制偏压信号为有效电平时，所述第二电平信号输入端的电平信号为高电平信号。

附图说明

图1是根据本发明一个实施例的移位寄存器的方框示意图；

图2a是根据本发明一个实施例的像素电路的结构示意图；

图2b是根据本发明一个具体示例的像素电路的内部结构示意图；

图3是根据本发明一个实施例的一帧时间内驱动晶体管的栅极信号的波形示意图；

图4是根据本发明一个实施例的移位寄存器的结构图；

图5是根据本发明一个实施例的一帧时间内移位寄存器的输入信号的波形图；

图6a是根据本发明另一个实施例的移位寄存器的结构图；

图6b是根据本发明又一个实施例的移位寄存器的结构图；

图7是图6a所示的移位寄存器的工作时序图；

图8是根据本发明又一个实施例的移位寄存器的结构图；

图9是图8所示的移位寄存器的工作时序图；

图10是根据本发明实施例的像素单元的驱动控制方法的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参照附图来描述根据本发明实施例提出的移位寄存器、栅极驱动电路以及移位寄存器的驱动控制方法。

图1是根据本发明一个实施例的移位寄存器的方框示意图。如图1所示，本发明实施例的移位寄存器可包括：栅极信号生成单元10、栅极信号输出控制单元20和抵制偏压信号加载单元30。

其中，栅极信号生成单元10用于生成像素单元中驱动晶体管的栅极信号，驱动晶体管包括串联的第一驱动晶体管和第二驱动晶体管，栅极信号生成单元10的输出端分别与第一驱动晶体管的栅极Gn-A、第二驱动晶体管的栅极Gn-B电连接；栅极信号输出控制单元20具有第一电平信号输入端GCH，栅极信号输出控制单元20设置在栅极信号生成单元10和驱动晶体管之间，被构造成根据第一电平信号输入端GCH的电平信号控制栅极信号生成单元10的输出端与第一驱动晶体管的栅极Gn-A、第二驱动晶体管的栅极Gn-B的导通与否；抵制偏压信号加载单元30具有第二电平信号输入端GCL、第一抵制偏压信号输入端CNA和第二抵制偏压信号输入端CNB，抵制偏压信号加载单元30被构造成在第二电平信号输入端GCL的电平信号控制下将第一抵制偏压信号输入端CNA的第一抵制偏压信号输出至第一驱动晶体管的栅极Gn-A，并将第二抵制偏压信号输入端CNB的第二抵制偏压信号输出至第二驱动晶体管的栅极Gn-B。

具体而言，通常用于显示的像素单元中的驱动晶体管都只有一个栅极，在1帧画面显示的过程中，当需要某一行像素单元启动时，直接输出栅极信号至该行像素单元的驱动晶体管的栅极，以使驱动晶体管导通，而当无需该行像素单元启动时，驱动晶体管处于关断状态。由于1帧画面显示时间内，驱动晶体管长时间处于关断状态，在负向高温、光照等偏置的作用下，使得驱动晶体管长时间处于负向偏压状态，因而很容易造成驱动晶体管的漏电增大的问题。

为此，在本发明的实施例中，将原有像素单元中的驱动晶体管替换为两个串联连接的驱动晶体管(可简称双栅驱动晶体管)，并在画面显示的过程中，将一帧时间分为两个阶段，分别为充电阶段和抵制偏压阶段。其中，在充电阶段，直接将栅极信号输出至两个驱动晶体管的栅极，以使两个驱动晶体管同时导通，整个驱动晶体管完全导通，像素单元充电。而在抵制偏压阶段，同时输出两个有效电平(如高电平)相互错开的栅极信号至两个驱动晶体管的栅极，以使两个驱动晶体管交错导通，由此可有效防止直流偏压问题，尤其是在低刷新频率下，有效缓解因驱动晶体管长时间负向偏压造成的漏电增大的问题。

图2a是根据本发明一个实施例的像素电路的结构示意图，图2b是根据本发明一个具体示例的像素电路的内部结构示意图。如图2a和图2b所示，像素单元中的驱动晶体管可以通过两个常用的驱动晶体管串联而成，其中，第一驱动晶体管Ta的第一极与数据线Data1电连接，第二驱动晶体管Tb的第一极与第一驱动晶体管Ta的第二极电连接，第二驱动晶体管Tb的第二极与公共电极Vcom电连接，第一驱动晶体管Ta的栅极G1-A和第二驱动晶体管Tb的栅极G1-B分别与栅极信号生成单元10的输出端电连接。

进一步地，图3是根据本发明一个实施例的一帧时间内驱动晶体管的栅极信号的波形示意图。如图3所示，在1帧时间内(如1s，即刷新频率为1Hz)，在充电阶段，对像素单元进行逐行扫描，并且每个像素单元的两个驱动晶体管的栅极信号的时序完全重叠，当两个驱动晶体管同时导通时，整个驱动晶体管完全导通，像素单元充电；在抵制偏压阶段，每个像素单元的两个驱动晶体管的栅极信号的有效电平(如高电平)相互不断交错，使得两个驱动晶体管不断交替导通，避免整个驱动晶体管长时间处于关断状态，从而可有效减小驱动晶体管漏电的问题。

具体而言，参考图1-图3，在1帧时间内，在充电阶段，对像素单元进行逐行扫描，当第一行像素单元对应的栅极信号生成单元10接收到行扫描信号时，该栅极信号生成单元10将生成该行像素单元中驱动晶体管的栅极信号。同时，栅极信号输出控制单元20在第一电平信号输入端GCH的作用下，使得栅极信号生成单元10的输出端与第一行像素单元中每个第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B同时导通，即将栅极信号转换为两个信号相同的栅极信号并输出至第一行像素单元中每个驱动晶体管的栅极，此时第一行像素单元中的每个驱动晶体管均完全导通，像素单元充电，然后对第二行像素单元进行扫描，…，如此循环，直至扫描至最后一行。

然后进入抵制偏压阶段，在抵制偏压阶段，在第一电平信号输入端GCH的作用下，栅极信号输出控制单元20停止输出，即，栅极信号生成单元10的输出端与第一驱动晶体管的栅极Gn-A、第二驱动晶体管的栅极Gn-B均断开。同时，在第二电平信号输入端GCL、第一抵制偏压信号输入端CNA和第二抵制偏压信号输入端CNB的作用下，抵制偏压信号加载单元30直接输出两个有效电平相互错开的栅极信号至相应行像素单元中第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B，使得该行像素单元中的每个驱动晶体管的第一驱动晶体管和第二驱动晶体管交错导通，从而有效防止该行像素单元中的驱动晶体管长时间处于关断状态，进而有效避免因驱动晶体管长时间处于负向偏压状态而出现漏电的问题。需要说明的是，在该阶段，所有行像素单元对应的抵制偏压信号加载单元30同时输出两个有效电平相互错开的栅极信号至相应行像素单元中两个驱动晶体管的栅极，如图3所示。

进一步地，如图3所示，两个信号相同的栅极信号为低频栅极信号，两个有效电平相互错开的栅极信号为高频栅极信号。其中，低频栅极信号的频率与画面显示的刷新频率相同，例如当刷新频率为1Hz时，低频栅极信号的频率为1Hz，而高频栅极信号的频率相对较高，例如，可以为10Hz～60Hz。

由此，通过将像素单元中的驱动晶体管设置为两个串联连接的驱动晶体管，并在一帧画面显示的时间内增加抵制偏压阶段，以及在抵制偏压阶段控制这两个驱动晶体管的不断交错导通，从而有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电，而通过上述分析，本发明实施例的移位寄存器能够实现上述功能，因而能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

进一步地，为使本领域技术人员更清楚的了解本发明，下面先对栅极信号输出控制单元20和抵制偏压信号加载单元30做进一步说明。

根据本发明的一个实施例，如图4所示，栅极信号输出控制单元20可包括：第一晶体管M1和第二晶体管M2，第一晶体管M1的控制极和第二晶体管M2的控制极分别与第一电平信号输入端GCH电连接，第一晶体管M1的第一极和第二晶体管M2的第一极分别与栅极信号生成单元10的输出端电连接，第一晶体管M1的第二极与第一驱动晶体管的栅极Gn-A电连接，第二晶体管M2的第二极与第二驱动晶体管的栅极Gn-B电连接。

抵制偏压信号加载单元30可包括：第三晶体管M3和第四晶体管M4，第三晶体管M3的控制极和第四晶体管M4的控制极分别与第二电平信号输入端GCL电连接，第三晶体管M3的第一极与第一抵制偏压信号输入端CNA电连接，第三晶体管M3的第二极与第一驱动晶体管的栅极Gn-A电连接，第四晶体管M4的第一极与第二抵制偏压信号输入端CNB电连接，第四晶体管M4的第二极与第二驱动晶体管的栅极Gn-B电连接。

进一步地，如图5所示，在充电阶段，第一电平信号输入端GCH的电平信号和第二电平信号输入端GCL的电平信号均为直流信号，且第一电平信号输入端GCH的电平信号为高电平信号；在抵制偏压阶段，第一电平信号输入端GCH的电平信号和第二电平信号输入端GCL的电平信号均为交流信号，并且第一抵制偏压信号和第二抵制偏压信号的有效电平相互错开，且在第一抵制偏压信号或者第二抵制偏压信号为高电平信号时，第二电平信号输入端GCL的电平信号为高电平信号。

具体而言，参考图3-图5，在充电阶段，栅极信号生成单元10根据行扫描信号输出栅极信号，同时第一电平信号输入端GCH输出高电平信号至第一晶体管M1和第二晶体管M2，第一晶体管M1和第二晶体管M2导通，栅极信号生成单元10输出的栅极信号直接通过第一晶体管M1和第二晶体管M2分别输入至第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B，此时第一驱动晶体管和第二驱动晶体管同时导通，整个驱动晶体管完全导通，像素单元充电。由于第一晶体管M1和第二晶体管M2同时导通，因而可以达到同时输出两个时序完全重叠的栅极信号的目的。

在抵制偏压阶段，第一电平信号输入端GCH输出低电平信号至第一晶体管M1和第二晶体管M2，以使栅极信号生成单元10与第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B断开。同时，第二电平信号输入端GCL输出高电平信号至第三晶体管M3和第四晶体管M4，第三晶体管M3和第四晶体管M4导通，在第三晶体管M3和第四晶体管M4导通期间，可先由第一抵制偏压信号输入端CNA输出栅极信号(如高电平)至第三晶体管M3，同时第二抵制偏压信号输入端CNB输出低电平至第四晶体管M4，此时只有第一驱动晶体管导通，然后第二抵制偏压信号输入端CNB输出栅极信号(如高电平)至第四晶体管M4，同时第一抵制偏压信号输入端CNA输出低电平至第三晶体管M3，此时只有第二驱动晶体管导通，一段时间后，再控制第一驱动晶体管导通，…，如此循环下去。从而可以有效防止因刷新频率较低导致的直流偏压问题，进而有效减小驱动晶体管的漏电问题，而且，栅极信号输出控制单元和抵制偏压信号加载单元的结构都比较简单，占用空间小，对于功耗要求高、尺寸小的穿戴式设备(如手环)而言，能够保证超低功耗要求，具体十分重要的意义。

下面对栅极信号生成单元10做进一步说明。

根据本发明的一个实施例，如图6a所示，栅极信号生成单元10可包括输入端Input、复位端Reset、时钟信号端CLKA、CLKB和输出端OUT，以及输入电路11、输出电路12、第一上拉电路13和第一下拉电路14。其中，输入电路11用于在输入端Input提供的输入信号的作用下生成上拉节点PU的电位，并在复位端Reset提供的复位信号的作用下下拉上拉节点PU的电位；输出电路12用于在上拉节点PU的电位为高电位时输出栅极信号；第一上拉电路13用于在时钟信号端CLKB提供的时钟信号的作用下生成下拉节点Pd的电位；第一下拉电路14用于在上拉节点PU的电位的作用下下拉下拉节点Pd的电位，并在下拉节点Pd的电位的作用下下拉上拉节点PU的电位。

其中，上拉是指使相应的电路节点处的电平上升至高电平，下拉是指使相应的电路节点处的电平下降至低电平。

具体而言，如图6a所示，通常上拉节点PU和栅极信号生成单元10的输出端OUT均为低电平，第一上拉电路13利用时钟信号端CLKB的时钟信号周期性上拉下拉节点Pd处的电位，使得下拉节点Pd处为高电平。由此，第一下拉电路14可以在下拉节点Pd处为高电平时下拉上拉节点PU处的电位，使得上拉节点PU一直维持在低电平。

当输入端Input接收到行扫描信号时，输入电路11会将上拉节点PU处的电位上拉，此时输出电路12可以在上拉节点PU处的高电平作用下上拉输出端OUT处的电位，使得输出端OUT所输出的信号为高电平，由此获得驱动晶体管的栅极信号。

当复位端Reset接收到复位信号时，输入电路11会将上拉节点PU处的电位下拉，此时第一上拉电路13和第一下拉电路14可以按照与一般状态下同样的过程下拉上拉节点PU处的电位，使得上拉节点PU处的电位保持低电平。

进一步地，如图6a和图6b所示，输入电路11可包括：第五晶体管M5和第六晶体管M6，第五晶体管M5的控制极与输入端Input电连接，第五晶体管M5的第一极与输入端Input/正向扫描信号输入端VDS电连接；第六晶体管M6的控制极与复位端Reset电连接，第六晶体管M6的第一极与复位端Reset/反向扫描信号输入端VSD电连接，第六晶体管M6的第二极与第五晶体管M5的第二极相连后与上拉节点PU电连接。

具体而言，如图6a所示，当输入端Input接收到行扫描信号时，在行扫描信号的高电平的作用下，第五晶体管M5导通，此时上拉节点PU处的电位被上拉至高电平；当复位端Reset接收到复位信号时，在复位信号的高电平的作用下，第六晶体管M6导通，此时上拉节点PU处的电位被下拉至低电平。由此，通过第五晶体管M5和第六晶体管M6能够实现在输入端Input提供的输入信号的作用下生成上拉节点PU的电位，并在复位端Reset提供的复位信号的作用下下拉上拉节点PU的电位。

如图6b所示，当第五晶体管M5的第一极与正向扫描信号输入端VDS电连接，同时第六晶体管M6的第一极与反向扫描信号输入端VSD电连接时，还可以实现像素电路的正扫和反扫。其中，当正向扫描信号输入端VDS接收到有效电平如高电平，且反向扫描信号输入端VSD接收到相反的电平时，实现像素电路的正扫；当反向扫描信号输入端VSD接收到有效电平如高电平，且正向扫描信号输入端VDS接收到相反的电平时，实现像素电路的反扫。

进一步地，如图6a和图6b所示，输出电路可包括12：第一电容C和第七晶体管M7，第一电容C的一端与上拉节点PU电连接，第一电容C的另一端作为栅极信号生成单元10的输出端OUT；第七晶体管M7的控制极与上拉节点PU电连接，第七晶体管M7的第一极与第一时钟信号端CLKA电连接，第七晶体管M7的第二极与第一电容C的另一端电连接。

具体而言，在上拉节点PU处为高电平，并且第一电容C的两端具有电位差的状态下存储一定量的电荷时，第一时钟信号端CLKA上的电位由低电平转为高电平就会使得输出端OUT处的电位被来自第一时钟信号端CLKA的电流上拉，而在第一电容C的作用下，上拉节点PU处的电位也会被进一步抬升，从而加快输出端OUT被上拉的速度，实现驱动晶体管的栅极信号的输出。

再进一步地，如图6a和图6b所示，第一上拉电路13可包括：第八晶体管M8和第九晶体管M9，第八晶体管M8的控制极与第八晶体管M8的第一极相连后与第二时钟信号端CLKB电连接；第九晶体管M9的控制极与第八晶体管M8的第二极电连接，第九晶体管M9的第一极与第二时钟信号端CLKB电连接，第九晶体管M9的第二极与下拉节点Pd电连接。

进一步地，第一下拉电路14可包括：第十晶体管M10、第十一晶体管M11和第十二晶体管M12，第十晶体管M10的控制极与下拉节点Pd电连接，第十晶体管M10的第一极与上拉节点PU电连接，第十晶体管M10的第二极与低电平电压线VGL电连接；第十一晶体管M11的控制极与上拉节点PU电连接，第十一晶体管M11的第一极与第八晶体管M8的第二极电连接，第十一晶体管M11的第二极与低电平电压线VGL电连接；第十二晶体管M12的控制极与上拉节点PU电连接，第十二晶体管M12的第一极与下拉节点Pd电连接，第十二晶体管M12的第二极与低电平电压线VGL电连接。

具体而言，当第二时钟信号端CLKB为有效电平如高电平时，第八晶体管M8和第九晶体管M9均导通，此时下拉节点Pd被上拉至高电平，而在第二时钟信号端CLKB为低电平时，第八晶体管M8和第九晶体管M9关断，从而中断对下拉节点Pd的上拉。随着第二时钟信号端CLKB在高电平与低电平之间的变换，可以实现对下拉节点Pd的电位的周期性上拉。其中，在下拉节点Pd处为高电平时，第十晶体管M10导通，在低电平电压线VGL的作用下，上拉节点PU被下拉至低电平。另外，当上拉节点PU处为高电平时，第十一晶体管M11和第十二晶体管M12均导通，此时在低电平电压线VGL的作用下，下拉节点Pd被下拉至低电平，第九晶体管M9的控制极被下拉至低电平。从而实现对各电路节点处的上拉和下拉功能。

图7是图6a所示的栅极信号生成单元的时序图，参照该时序图可以清楚的了解到栅极信号生成单元的整个工作过程，具体这里就不再详述了。

另外，需要说明的是，图6a和图6b所示的栅极信号生成单元的电路结构仅是本发明的具体示例，在本发明的实施例中还可以采用其它电路结构，例如，可以直接使用现有技术中的电路结构。也就是说，可以将本发明的栅极信号输出控制单元和抵制偏压信号加载单元直接用于现有的移位寄存器中，以解决低刷新频率下的漏电问题，设计简单，通用性强。当然，也可以通过对栅极信号输出控制单元和抵制偏压信号加载单元和原有的移位寄存器进行简单变形，以在能够实现充电阶段输出两个相同的栅极信号和抵制偏压阶段输出两个有效电平相互错开的栅极信号的前提下，减少晶体管的数量或者信号线的数量，以进一步降低整个移位寄存器的尺寸和减小功耗。

根据本发明的一个实施例，如图8所示，所述的移位寄存器还可包括第二下拉电路40，第二下拉电路40连接在驱动晶体管与下拉节点Pd之间，用于在下拉Pd的电位的作用下下拉输出至第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B的电压。

进一步地，如图8所示，第二下拉电路40可包括：第十三晶体管M13和第十四晶体管M14，第十三晶体管M13的控制极和第十四晶体管M14的控制极分别与下拉节点Pd电连接，第十三晶体管M13的第一极与第一驱动晶体管的栅极Gn-A电连接，第十四晶体管M14的第一极与第二驱动晶体管的栅极Gn-B电连接，第十三晶体管M13的第二极和第十四晶体管M14的第二极分别与低电平电压线VGL电连接。

具体而言，当下拉节点Pd处为高电平时，第十三晶体管M13和第十四晶体管M14导通，此时在低电平电压线VGL的作用下，使得第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B始终保持在低电平，从而稳定第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B在不输出时的低电位。

另外，在图8所示的实施例中，还将第一上拉电路13的时钟信号端与第一电平信号输入端GCH电连接，从而可以有效减少信号线的使用，进而有效减小穿戴式设备的功耗和尺寸。

图9是图8所示的移位寄存器的时序图，在图9中CLKB与上述图6a和图6b中的CLKB不同，这里的CLKB表示的是下一行像素单元对应的移位寄存器中的时钟信号端的时钟信号。

具体而言，参考图8和图9，当正向扫描信号输入端VDS为高电平，并且反向扫描信号输入端VSD为低电平时，为正向扫描。

在正向扫描的过程中，在1帧画面显示时间内，在充电阶段，栅极信号生成单元10根据行扫描信号输出栅极信号至输出端OUT，同时由于第一电平信号输入端GCH一直处于高电平，第二电平信号输入端GCL一直处于低电平，第一晶体管M1和第二晶体管M2导通，所以此时输出端OUT的栅极信号分别通过第一晶体管M1和第二晶体管M2输出至第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B，以使第一驱动晶体管和第二驱动晶体管同时导通，整个驱动晶体管完全导通，像素单元充电。

在抵制偏压阶段，栅极信号生成单元10的输出端OUT为低电平，但是此时第一电平信号输入端GCH和第二电平信号输入端GCL为交流信号，并且第一抵制偏压信号输入端CNA和第二抵制偏压信号输入端CNB输出的信号为有效电平相互错开的信号。因此，当第二电平信号输入端GCL为高电平且第一电平信号输入端GCH为低电平，以及第一抵制偏压信号输入端CNA为高电平且第二抵制偏压信号输入端CNB为低电平时，第一驱动晶体管导通；当第二电平信号输入端GCL为高电平且第一电平信号输入端GCH为低电平，以及第二抵制偏压信号输入端CNB为高电平且第二抵制偏压信号输入端CNA为低电平时，第二驱动晶体管导通，如此交替下去，使得第一驱动晶体管和第二驱动晶体管交替导通从而有效减小驱动晶体管因长时间处于负压状态导致的漏电问题。

综上所述，根据本发明实施例的移位寄存器，通过栅极信号生成单元生成像素单元中驱动晶体管的栅极信号，其中驱动晶体管包括串联的第一驱动晶体管和第二驱动晶体管，并通过栅极信号输出控制单元根据第一电平信号输入端的电平信号控制栅极信号生成单元的输出端与第一驱动晶体管的栅极、第二驱动晶体管的栅极的导通与否，以及通过抵制偏压信号加载单元根据第二电平信号输入端的电平信号控制下将第一抵制偏压信号输出至第一驱动晶体管的栅极，并将第二抵制偏压信号输出至第二驱动晶体管的栅极。该移位寄存器能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

另外，本发明的实施例还提出了一种栅极驱动电路，其包括上述的移位寄存器。

本发明实施例的栅极驱动电路，通过上述的移位寄存器，能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

图10是根据本发明实施例的移位寄存器的驱动控制方法的流程图。其中，移位寄存器的具体结构前面已经详述，这里不再赘述。如图10所示，本发明实施例的移位寄存器的驱动控制方法可包括以下步骤：

S1，将一帧时间划分为两个阶段，分别为充电阶段和抵制偏压阶段。

S2，在充电阶段，通过输出两个信号相同的栅极信号至第一驱动晶体管的栅极和第二驱动晶体管的栅极，以使第一驱动晶体管和第二驱动晶体管同时导通。

S3，在抵制偏压阶段，通过输出两个有效电平相互错开的栅极信号至第一驱动晶体管的栅极和第二驱动晶体管的栅极，以使第一驱动晶体管和第二驱动晶体管交错导通。

具体而言，通常用于显示的像素单元中的驱动晶体管都只有一个栅极，在1帧画面显示的过程中，当需要某一行像素单元启动时，直接输出栅极信号至该行像素单元的驱动晶体管的栅极，以使驱动晶体管导通，而当无需该行像素单元启动时，驱动晶体管处于关断状态。由于1帧画面显示时间内，驱动晶体管长时间处于关断状态，在负向高温、光照等偏置的作用下，使得驱动晶体管长时间处于负向偏压状态，因而很容易造成驱动晶体管的漏电增大的问题。

为此，在本发明的实施例中，将原有像素单元中的驱动晶体管替换为两个串联连接的驱动晶体管，具体如图2b所示，并在画面显示的过程中，将一帧时间分为两个阶段，分别为充电阶段和抵制偏压阶段。其中，在充电阶段，直接将栅极信号输出至两个驱动晶体管的栅极，即，输出两个相同的栅极信号至两个驱动晶体管的栅极，以使两个驱动晶体管同时导通，整个驱动晶体管完全导通，像素单元充电。而在抵制偏压阶段，同时输出两个有效电平(如高电平)相互错开的栅极信号至两个驱动晶体管的栅极，以使两个驱动晶体管交错导通，由此可有效防止直流偏压问题，尤其是在低刷新频率下，有效缓解因驱动晶体管长时间负向偏压造成的漏电增大的问题。

具体地，参考图3，在1帧时间内(如1s，即刷新频率为1Hz)，在充电阶段，对像素单元进行逐行扫描，并且每个像素单元的两个驱动晶体管的栅极信号的时序完全重叠，当两个驱动晶体管同时导通时，整个驱动晶体管完全导通，像素单元充电；在抵制偏压阶段，每个像素单元的两个驱动晶体管的栅极信号的有效电平(如高电平)相互不断交错，使得两个驱动晶体管不断交替导通，避免整个驱动晶体管长时间处于关断状态，从而可有效减小驱动晶体管漏电的问题。

进一步地，参考图1-图3，在1帧时间内，在充电阶段，对像素单元进行逐行扫描，当第一行像素单元对应的栅极信号生成单元10接收到行扫描信号时，该栅极信号生成单元10将生成该行像素单元中驱动晶体管的栅极信号。同时，栅极信号输出控制单元20在第一电平信号输入端GCH的作用下，使得栅极信号生成单元10的输出端与第一行像素单元中每个第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B同时导通，即将栅极信号转换为两个信号相同的栅极信号并输出至第一行像素单元中每个驱动晶体管的栅极，此时第一行像素单元中的每个驱动晶体管均完全导通，像素单元充电，然后对第二行像素单元进行扫描，…，如此循环，直至扫描至最后一行。

然后进入抵制偏压阶段，在抵制偏压阶段，在第一电平信号输入端GCH的作用下，栅极信号输出控制单元20停止输出，即，栅极信号生成单元10的输出端与第一驱动晶体管的栅极Gn-A、第二驱动晶体管的栅极Gn-B均断开。同时，在第二电平信号输入端GCL、第一抵制偏压信号输入端CNA和第二抵制偏压信号输入端CNB的作用下，抵制偏压信号加载单元30直接输出两个有效电平相互错开的栅极信号至相应行像素单元中第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B，使得该行像素单元中的每个驱动晶体管的第一驱动晶体管和第二驱动晶体管交错导通，从而有效防止该行像素单元中的驱动晶体管长时间处于关断状态，进而有效避免因驱动晶体管长时间处于负向偏压状态而出现漏电的问题。需要说明的是，在该阶段，所有行像素单元对应的抵制偏压信号加载单元同时输出两个有效电平相互错开的栅极信号至相应行像素单元中两个驱动晶体管的栅极，如图3所示。

再进一步地，如图3所示，两个信号相同的栅极信号为低频栅极信号，两个有效电平相互错开的栅极信号为高频栅极信号。其中，低频栅极信号的频率与画面显示的刷新频率相同，例如当刷新频率为1Hz时，低频栅极信号的频率为1Hz，而高频栅极信号的频率相对较高，例如，可以为10Hz～60Hz。

由此，通过将像素单元中的驱动晶体管设置为两个串联连接的驱动晶体管，并在一帧画面显示的时间内增加抵制偏压阶段，以及在抵制偏压阶段控制这两个驱动晶体管的不断交错导通，从而有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

根据本发明的一个实施例，第二电平信号输入端的电平信号与第一电平信号输入端的电平信号相反。

进一步地，在充电阶段，第一电平信号输入端的电平信号和第二电平信号输入端的电平信号均为直流信号；在抵制偏压阶段，第一电平信号输入端的电平信号和第二电平信号输入端的电平信号均为交流信号。

根据本发明的一个实施例，第一抵制偏压信号和第二抵制偏压信号的有效电平相互错开。

进一步地，在充电阶段，第一电平信号输入端的电平信号为高电平信号；在抵制偏压阶段，当第一抵制偏压信号或者第二抵制偏压信号为有效电平时，第二电平信号输入端的电平信号为高电平信号。

具体而言，以图4所示的移位寄存器为例。如图3-图5所示，在充电阶段，栅极信号生成单元10根据行扫描信号输出栅极信号，同时第一电平信号输入端GCH输出高电平信号至第一晶体管M1和第二晶体管M2，第一晶体管M1和第二晶体管M2导通，栅极信号生成单元10输出的栅极信号直接通过第一晶体管M1和第二晶体管M2分别输入至第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B，此时第一驱动晶体管和第二驱动晶体管同时导通，整个驱动晶体管完全导通，像素单元充电。由于第一晶体管和第二晶体管同时导通，因而可以达到同时输出两个时序完全重叠的栅极信号的目的。

在抵制偏压阶段，第一电平信号输入端GCH输出低电平信号至第一晶体管M1和第二晶体管M2，以使栅极信号生成单元10与第一驱动晶体管的栅极Gn-A和第二驱动晶体管的栅极Gn-B断开。同时，第二电平信号输入端GCL输出高电平信号至第三晶体管M3和第四晶体管M4，第三晶体管M3和第四晶体管M4导通，在第三晶体管M3和第四晶体管M4导通期间，可先由第一抵制偏压信号输入端CNA输出栅极信号(如高电平)至第三晶体管M3，同时第二抵制偏压信号输入端CNB输出低电平至第四晶体管M4，此时只有第一驱动晶体管导通，然后第二抵制偏压信号输入端CNB输出栅极信号(如高电平)至第四晶体管M4，同时第一抵制偏压信号输入端CNA输出低电平至第三晶体管M3，此时只有第二驱动晶体管导通，一段时间后，再控制第一驱动晶体管导通，…，如此循环下去。从而可以有效防止因刷新频率较低导致的直流偏压问题，进而有效减小驱动晶体管的漏电问题。因此，上述的移位寄存器，结合本发明的驱动控制方法能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

另外，需要说明的是，本发明实施例的移位寄存器的驱动控制方法中未披露的细节，请参照本发明实施例的移位寄存器中所披露的细节，具体这里不再赘述。

根据本发明实施例的移位寄存器的驱动控制方法，将一帧时间划分为两个阶段，分别为充电阶段和抵制偏压阶段，其中，在充电阶段，通过输出两个信号相同的栅极信号至第一驱动晶体管的栅极和第二驱动晶体管的栅极，以使第一驱动晶体管和第二驱动晶体管同时导通；在抵制偏压阶段，通过输出两个有效电平相互错开的栅极信号至第一驱动晶体管的栅极和第二驱动晶体管的栅极，以使第一驱动晶体管和第二驱动晶体管交错导通。该方法能够有效减小驱动晶体管的漏电，实现产品的低刷新驱动不漏电。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (16)

1.一种移位寄存器，其特征在于，包括：

栅极信号生成单元，所述栅极信号生成单元用于生成像素单元中驱动晶体管的栅极信号，所述驱动晶体管包括串联的第一驱动晶体管和第二驱动晶体管，所述栅极信号生成单元的输出端分别与所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极电连接；

栅极信号输出控制单元，具有第一电平信号输入端，设置在所述栅极信号生成单元和所述驱动晶体管之间，被构造成根据所述第一电平信号输入端的电平信号控制所述栅极信号生成单元的输出端与所述第一驱动晶体管的栅极、所述第二驱动晶体管的栅极的导通与否；和

抵制偏压信号加载单元，具有第二电平信号输入端、第一抵制偏压信号输入端和第二抵制偏压信号输入端，所述抵制偏压信号加载单元被构造成在所述第二电平信号输入端的电平信号控制下将所述第一抵制偏压信号输入端的第一抵制偏压信号输出至所述第一驱动晶体管的栅极，并将所述第二抵制偏压信号输入端的第二抵制偏压信号输出至所述第二驱动晶体管的栅极。

2.如权利要求1所述的移位寄存器，其特征在于，所述栅极信号输出控制单元包括：

第一晶体管和第二晶体管，所述第一晶体管的控制极和所述第二晶体管的控制极分别与所述第一电平信号输入端电连接，所述第一晶体管的第一极和所述第二晶体管的第一极分别与所述栅极信号生成单元的输出端电连接，所述第一晶体管的第二极与所述第一驱动晶体管的栅极电连接，所述第二晶体管的第二极与所述第二驱动晶体管的栅极电连接。

3.如权利要求1所述的移位寄存器，其特征在于，所述抵制偏压信号加载单元包括：

第三晶体管和第四晶体管，所述第三晶体管的控制极和所述第四晶体管的控制极分别与所述第二电平信号输入端电连接，所述第三晶体管的第一极与所述第一抵制偏压信号输入端电连接，所述第三晶体管的第二极与所述第一驱动晶体管的栅极电连接，所述第四晶体管的第一极与所述第二抵制偏压信号输入端电连接，所述第四晶体管的第二极与所述第二驱动晶体管的栅极电连接。

4.如权利要求1所述的移位寄存器，其特征在于，所述栅极信号生成单元包括输入端、复位端、时钟信号端和输出端，还包括：

输入电路，用于在所述输入端提供的输入信号的作用下生成上拉节点的电位，并在所述复位端提供的复位信号的作用下下拉所述上拉节点的电位；

输出电路，用于在所述上拉节点的电位为高电位时输出所述栅极信号；

第一上拉电路，用于在所述时钟信号端提供的时钟信号的作用下生成下拉节点的电位；

第一下拉电路，用于在所述上拉节点的电位的作用下下拉所述下拉节点的电位，并在所述下拉节点的电位的作用下下拉所述上拉节点的电位。

5.如权利要求4所述的移位寄存器，其特征在于，所述输入电路包括：

第五晶体管，所述第五晶体管的控制极与所述输入端电连接，所述第五晶体管的第一极与所述输入端/正向扫描信号输入端电连接；

第六晶体管，所述第六晶体管的控制极与所述复位端电连接，所述第六晶体管的第一极与所述复位端/反向扫描信号输入端电连接，所述第六晶体管的第二极与所述第五晶体管的第二极相连后与所述上拉节点电连接。

6.如权利要求4所述的移位寄存器，其特征在于，所述输出电路包括：

第一电容，所述第一电容的一端与所述上拉节点电连接，所述第一电容的另一端作为所述栅极信号生成单元的输出端；

第七晶体管，所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与第一时钟信号端电连接，所述第七晶体管的第二极与所述第一电容的另一端电连接。

7.如权利要求4所述的移位寄存器，其特征在于，所述第一上拉电路包括：

第八晶体管，所述第八晶体管的控制极与所述第八晶体管的第一极相连后与第二时钟信号端电连接；

第九晶体管，所述第九晶体管的控制极与所述第八晶体管的第二极电连接，所述第九晶体管的第一极与所述第二时钟信号端电连接，所述第九晶体管的第二极与所述下拉节点电连接。

8.如权利要求7所述的移位寄存器，其特征在于，所述第一下拉电路包括：

第十晶体管，所述第十晶体管的控制极与所述下拉节点电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与低电平电压线电连接；

第十一晶体管，所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述第八晶体管的第二极电连接，所述第十一晶体管的第二极与所述低电平电压线电连接；

第十二晶体管，所述第十二晶体管的控制极与所述上拉节点电连接，所述第十二晶体管的第一极与所述下拉节点电连接，所述第十二晶体管的第二极与所述低电平电压线电连接。

9.如权利要求4所述的移位寄存器，其特征在于，还包括：

第二下拉电路，所述第二下拉电路连接在所述驱动晶体管与所述下拉节点之间，用于在所述下拉节点的电位的作用下下拉输出至所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极的电压。

10.如权利要求9所述的移位寄存器，其特征在于，所述第二下拉电路包括：

第十三晶体管和第十四晶体管，所述第十三晶体管的控制极和所述第十四晶体管的控制极分别与所述下拉节点电连接，所述第十三晶体管的第一极与所述第一驱动晶体管的栅极电连接，所述第十四晶体管的第一极与所述第二驱动晶体管的栅极电连接，所述第十三晶体管的第二极和所述第十四晶体管的第二极分别与低电平电压线电连接。

11.一种栅极驱动电路，其特征在于，包括如权利要求1-10中任一项所述的移位寄存器。

12.一种如权利要求1所述移位寄存器的驱动控制方法，其特征在于，包括以下步骤：

将一帧时间划分为两个阶段，分别为充电阶段和抵制偏压阶段；

在所述充电阶段，通过输出两个信号相同的栅极信号至所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极，以使所述第一驱动晶体管和所述第二驱动晶体管同时导通；

在所述抵制偏压阶段，通过输出两个有效电平相互错开的栅极信号至所述第一驱动晶体管的栅极和所述第二驱动晶体管的栅极，以使所述第一驱动晶体管和所述第二驱动晶体管交错导通。

13.如权利要求12所述的驱动控制方法，其特征在于，所述第二电平信号输入端的电平信号与所述第一电平信号输入端的电平信号高低相反。

14.如权利要求13所述的驱动控制方法，其特征在于，

在所述充电阶段，所述第一电平信号输入端的电平信号和所述第二电平信号输入端的电平信号均为直流信号；

在所述抵制偏压阶段，所述第一电平信号输入端的电平信号和所述第二电平信号输入端的电平信号均为交流信号。

15.如权利要求14所述的驱动控制方法，其特征在于，所述第一抵制偏压信号和所述第二抵制偏压信号的有效电平相互错开。

16.如权利要求15所述的驱动控制方法，其特征在于，

在所述充电阶段，所述第一电平信号输入端的电平信号为高电平信号；

在所述抵制偏压阶段，当所述第一抵制偏压信号或者所述第二抵制偏压信号为有效电平时，所述第二电平信号输入端的电平信号为高电平信号。

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