CN101339810B - 移位寄存器和采用该移位寄存器的液晶显示装置 - Google Patents

Abstract

本发明涉及一种移位寄存器和采用该移位寄存器的液晶显示装置。该液晶显示装置包括一液晶显示面板、一数据驱动电路和一扫描驱动电路。该数据驱动电路和该扫描驱动电路均包括至少一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元包括一输入电路、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一输入端、一第一输出端、一第二输出端、一第一反相器、一第二反相器、一高电平输入端和一低电平输入端。每一移位寄存单元在前一级移位寄存单元和外部的时钟信号控制下输出脉冲信号。该四个输出电路在任一时间只有一个导通。

Description

移位寄存器和采用该移位寄存器的液晶显示装置

技术领域

本发明涉及一种移位寄存器和采用该移位寄存器的液晶显示装置。

背景技术

目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备，然而，液晶显示装置需要设计适当的驱动电路以保证其稳定工作。

通常，液晶显示装置的驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用来控制每一像素单元的显示辉度，扫描驱动电路则用来控制薄膜晶体管的导通和截止。数据驱动电路和扫描驱动电路均以移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。

请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路结构示意图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120和一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极和一漏极。

该第一时钟反相电路110包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一输出端VO1和一第二输出端VO2。该第一晶体管M1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第二晶体管M2的源极。该第二晶体管M2的栅极和其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3的源极连接到该第一晶体管M1的漏极，该第四晶体管M4的源极连接到该第一晶体管M1的栅极。该第三晶体管M3和该第四晶体管M4的栅极均接收来自外部电路的反相时钟信号CLKB，二者的漏极分别作为该第一时钟反相电路110的第一输出端VO1和第二输出端VO2。

该换流电路120包括一第五晶体管M5、一第六晶体管M6和一信号输出端VO。该第五晶体管M5的栅极连接到该第一输出端VO1，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第六晶体管M6的源极。该第六晶体管M6的栅极连接到该第二输出端VO2，其漏极接收来自外部电路的低电平信号VSS，其源极系该信号输出端VO。

该第二时钟反相电路130包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9和一第十晶体管M10。该第七晶体管M7的栅极连接到该信号输出端VO，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第八晶体管M8的源极。该第八晶体管M8的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管M9的源极连接到该第一输出端VO1，其栅极接收来自外部电路的时钟信号CLK，其漏极连接到该第七晶体管M7的漏极。该第十晶体管的栅极接收外部电路的时钟信号CLK，其源极连接到该第二输出端VO2，其漏极连接到该信号输出端VO。

请参阅图2，是该移位寄存单元100的工作时序示意图。在T1时间内，前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号CLKB由低电平跳变为高电平，则使该第三晶体管M3和该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号CLK由高电平跳变为低电平，使该第九晶体管M9和该第十晶体管M10导通，进而使该第二时钟反相电路130导通，而该信号输出端VO初始状态的高电平经该第十晶体管M10，使该第六晶体管M6截止，而该第八晶体管M8输出的低电平通过该第九晶体管M9，使该第五晶体管M5导通，进而使高电平信号VDD通过导通的第五晶体管M5输出到该信号输出端VO，故该信号输出端VO保持高电平输出。

在T2时间内，该反相时钟信号CLKB由高电平跳变为低电平，则使该第三晶体管M3和该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号CLK由低电平跳变为高电平，则使该第九晶体管M9和该第十晶体管M10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管M1导通，其源极的高电平VDD经该第三晶体管M3使该第五晶体管M5处于截止状态，且该输入信号VS的低电平经该第四晶体管M4导通该第六晶体管M6，使该信号输出端VO输出低电平。

在T3时间内，该反相时钟信号CLKB由低电平跳变为高电平，则使该第三晶体管M3和该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号CLK由高电平跳变为低电平，使该第九晶体管M9和该第十晶体管M10导通，进而使该第二时钟反相电路130导通。该信号输出端VO的低电平使该第七晶体管M7导通，其源极的高电平经该第九晶体管M9使该第五晶体管M5截止。同时，该信号输出端VO的低电平亦经该第十晶体管M10使该第六晶体管M6导通，该第六晶体管M6的漏极的低电平使该信号输出端VO保持低电平输出。

在T4时间内，该反相时钟信号CLKB由高电平跳变为低电平，则使该第三晶体管M3和该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号CLK由低电平跳变为高电平，使该第九晶体管M9和该第十晶体管M10截止，进而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管M4使该第六晶体管M6截止，而该第二晶体管M2的漏极低电平经该第三晶体管M3使该第五晶体管M5导通，因此该高电平信号VDD通过导通的第五晶体管M5输出到该信号输出端VO，使该信号输出端VO的输出由低电平跳变为高电平。

然而，在T1时间内，该第一和第二晶体管M1、M2同时导通，而该高电平信号VDD和低电平信号VSS的电压差较大，从而导致该第一和第二晶体管M1、M2上会有较大电流，造成该移位寄存器的功耗较大。

同样地，在T2时间内，该第一和第二晶体管M1、M2同时导通，该第五和第六晶体管M5、M6同时导通，该第七和第八晶体管M7、M8同时导通，上述同时导通的晶体管均会有较大电流流过，造成该移位寄存器的功耗较大。在T3时间内，该第五和第六晶体管M5、M6同时导通，该第七和第八晶体管M7、M8同时导通，上述同时导通的晶体管均会有较大电流流过，亦造成该移位寄存器的功耗较大。因此该移位寄存器的功率消耗较大。

而且，由于该高电平VDD和低电平信号VSS同时输入到该移位寄存单元100，势必会引起一些不必要的信号干扰。

另外，该移位寄存器应用来液晶显示装置的数据驱动电路或扫描驱动电路时，由于该移位寄存器的功率消耗较大，而该液晶显示装置采用的移位寄存器的数量亦较多，从而液晶显示装置的功率消耗较大。

发明内容

为解决现有技术中移位寄存器功率消耗大的问题，有必要提供一种功率消耗小的移位寄存器。

为解决现有技术中液晶显示装置功率消耗大的问题，还有必要提供一种功率消耗小的液晶显示装置。

一种移位寄存器，其包括依次电连接的多个移位寄存单元，每一该移位寄存单元包括一输入电路、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一输入端、一第一输出端、一第二输出端、一高电平输入端和一低电平输入端、一公共节点、一第一反相器和一第二反相器。该第一和第二输出电路连接到该高电平输入端，该第三和第四输出电路连接到该低电平输入端。该第一反相器的输入端连接到该第二输出端、输出端连接到该第一和第三输出电路。该第二反相器的输入端连接到该公共节点、输出端连接到该第一输出端。该第一输出端用来输出一启动脉冲信号至下一级移位寄存单元。该第二输出端用来输出一脉冲信号至外部电路。该输入端用来接收上一级的启动脉冲信号。该输入电路在该第一输出端、该输入端和外部的时钟信号控制下为该第二输出端提供所输出的脉冲信号。该第一输出电路在该输入端和该第一反相器的输出端控制下为该公共节点提供高电平信号。该第二输出电路在该第二输出端和该第一输出端控制下为该公共节点提供高电平信号。该第三输出电路在该第一输出端和该第一反相器的输出端控制下为该公共节点提供低电平信号。该第四输出电路在该第二输出端和该输入端控制下为该公共节点提供低电平信号。其中，该四个输出电路在任一时间只有一个导通。

一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路和一扫描驱动电路。该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号。该数据驱动电路和该扫描驱动电路分别包括至少一移位寄存器以控制数据信号和扫描信号的输出时序。该移位寄存器包括多个移位寄存单元。每一该移位寄存单元包括一输入电路、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一输入端、一第一输出端、一第二输出端、一高电平输入端和一低电平输入端、一公共节点、一第一反相器和一第二反相器。该第一和第二输出电路连接到该高电平输入端，该第三和第四输出电路连接到该低电平输入端。该第一反相器的输入端连接到该第二输出端、输出端连接到该第一和第三输出电路。该第二反相器的输入端连接到该公共节点、输出端连接到该第一输出端。该第一输出端用来输出一启动脉冲信号至下一级移位寄存单元。该第二输出端用来输出一脉冲信号至外部电路。该输入端用来接收上一级的启动脉冲信号。该输入电路在该第一输出端、该输入端和外部的时钟信号控制下为该第二输出端提供所输出的脉冲信号。该第一输出电路在该输入端和该第一反相器的输出端控制下为该公共节点提供高电平信号。该第二输出电路在该第二输出端和该第一输出端控制下为该公共节点提供高电平信号。该第三输出电路在该第一输出端和该第一反相器的输出端控制下为该公共节点提供低电平信号。该第四输出电路在该第二输出端和该输入端控制下为该公共节点提供低电平信号。其中，该四个输出电路在任一时间只有一个导通。

与现有技术相比，本发明移位寄存器的每一移位寄存单元包括四个输出电路，在任一时间内，该四个输出电路仅有一个导通，该高电平输入端不会直接连接到该低电平输入端，电路不会产生较大工作电流，从而有效减小该移位寄存器的功率消耗。由于该移位寄存器的功率消耗小，因此采用该移位寄存器的液晶显示装置的功率消耗小。

附图说明

图1是一种现有技术移位寄存单元的电路结构示意图。

图2是图1所示移位寄存单元的工作时序示意图。

图3是本发明移位寄存器一较佳实施方式的示意图。

图4是图3所示一移位寄存单元的电路结构示意图。

图5是图3所示一移位寄存单元的工作时序示意图。

图6是图3所示一移位寄存单元的另一实施方式的电路结构示意图。

图7是本发明液晶显示装置一较佳实施方式的示意图。

具体实施方式

请参阅图3，是本发明移位寄存器一较佳实施方式的示意图。该移位寄存器20包括多个结构相同的移位寄存单元200，该多个移位寄存单元200依次串联。每一移位寄存单元200包括一时钟信号输入端TS、一输入端VIN、一第一输出端VOUT1、一第二输出端VOUT2、一高电平输入端VH和一低电平输入端VL。

每一移位寄存单元200的时钟信号输入端TS接收外部的时钟信号CLK或反相时钟信号CLKB，高电平输入端VH接收外部的高电平信号VDD，低电平输入端VL接收外部的低电平信号VSS，输入端VIN电连接到前一级移位寄存单元200的第一输出端VOUT1，第一输出端VOUT1电连接到后一级移位寄存单元200的输入端VIN，前一级移位寄存单元200的第一输出端VOUT1输出一启动脉冲(start pulse)至后一级移位寄存单元200的输入端VIN，用来启动后一级移位寄存单元200。外部的时钟信号CLK和反相时钟信号CLKB间隔输入到该多个移位寄存单元200，使得每一移位寄存单元200所接收的时钟信号和其前一级移位寄存单元200和后一级移位寄存单元200所接收的时钟信号反相。

请参阅图4，是图3所示一移位寄存单元200的电路结构示意图。该移位寄存单元200包括一输入电路30、一第一反相器31、一第二反相器32、一第一输出电路41、一第二输出电路42、一第三输出电路43和一第四输出电路44。其中，该第一至第四输出电路41～44具有一公共节点P，该第一输出电路41用来为该公共节点P提供高电平信号VDD。该第二输出电路42用来为该公共节点P提供高电平信号VDD。该第三输出电路43用来为该公共节点P提供低电平信号VSS。该第四输出电路44用来为该公共节点P提供低电平信号VSS。

该输入电路30包括一与门35和一或门36。该第一输出电路41包括一第一晶体管M1和一第二晶体管M2。该第二输出电路42包括一第三晶体管M3和一第四晶体管M4。该第三输出电路43包括一第五晶体管M5和一第六晶体管M6。该第四输出电路44包括一第七晶体管M7和一第八晶体管M8。其中，该第一、第二、第三和第四晶体管M1、M2、M3、M4系PMOS型晶体管。该第五、第六、第七和第八晶体管M5、M6、M7、M8系NMOS型晶体管。

该高电平输入端VH依次经由该第一晶体管M1的源极和漏极、该第二晶体管M2的源极和漏极、该第五晶体管M5的漏极和源极、该第六晶体管M6的漏极和源极连接到该低电平输入端VL。该高电平输入端VH还依次经由该第三晶体管M3的源极和漏极、该第四晶体管M4的源极和漏极、该第七晶体管M7的漏极和源极、该第八晶体管M8的漏极和源极连接到该低电平输入端VL。该公共节点P分别连接到该第二和第四晶体管M2、M4的漏极。

该第一和第八晶体管M1、M8的栅极连接到该输入端VIN。该第二和第六晶体管M2、M6的栅极连接到该第一反相器31的输出端。该第三和第七晶体管M3、M7的栅极连接到该第二输出端VOUT2。该第四和第五晶体管M4、M5的栅极连接到该第一输出端VOUT1。

该或门36的一输入端连接到该输入端VIN，另一输入端连接到该第一输出端VOUT1，其输出端连接到该与门35的一输入端。该与门35的另一输入端连接到该时钟信号输入端TS，其输出端连接到该第二输出端VOUT2。该第一反相器31的输入端连接到该第二输出端VOUT2。该第二反相器32的输入端连接到该公共节点P，输出端连接到该第一输出端VOUT1。

请参阅图5，是图3所示的移位寄存单元200的工作时序示意图。该移位寄存单元200接收的时钟信号为CLK。其中，IN表示输入到该输入端VIN的输入信号，OUT1表示该第一输出端VOUT1输出的启动脉冲信号，OUT2表示该第二输出端输出到外部电路的脉冲信号。

在T1时间内，该移位寄存单元200的输入端VIN的输入信号IN为高电平，则第八晶体管M8导通，第一晶体管M1截止。该输入信号IN同时输入到该或门36，该或门36输出一高电平信号。由于此时时钟信号CLK为低电平，所以该与门35输出一低电平信号，则该第二输出端VOUT2输出低电平信号，因此该第三晶体管M3导通，该第七晶体管M7截止。该与门35输出的低电平信号通过该第一反相器31反相后变为高电平信号。该第二晶体管M2截止，该第六晶体管M6导通。该第一输出端VOUT1为低电平信号，因此该第五晶体管M5截止，该第四晶体管M4导通。综上，该第一、第二、第五和第七晶体管M1、M2、M5、M7截止，该第三、第四、第六和第八晶体管M3、M4、M6、M8导通，因此仅该第二输出电路42正常工作。该高电平信号VDD藉由该第二输出电路42输出到该公共节点P，并被该第二反相器32反相成为低电平信号，和该第一输出端VOUT1的低电平一致。该公共节点P被上拉为高电平。

在T2时间内，该输入端VIN的输入信号IN为高电平，则第八晶体管M8导通，第一晶体管M1截止。该输入信号IN同时输入到该或门36，该或门36输出一高电平信号。由于此时时钟信号CLK为高电平，所以该与门35输出一高电平信号，则该第二输出端VOUT2输出高电平信号，该第三晶体管M3截止，该第七晶体管M7导通。该与门35输出的高电平信号通过该第一反相器31反相后变为低电平信号。则该第二晶体管M2导通，该第六晶体管M6截止。综上，该第一、第三、第四和第六晶体管M1、M3、M4、M6截止，该第二、第七和第八晶体管M2、M7、M8导通，因此仅该第四输出电路44正常工作。该低电平信号VSS藉由该第四输出电路44输入到该公共节点P，并被该第二反相器32反相为高电平信号。该公共节点P被下拉为低电平，该第一输出端VOUT1输出高电平信号。该第五晶体管M5导通。

在T3时间内，该输入端VIN的输入信号IN为低电平，则第八晶体管M8截止，第一晶体管M1导通。该输入信号IN同时输入到该或门36。该第一输出端VOUT1输出高电平信号，该第五晶体管M5导通，该或门36输出一高电平信号。此时该时钟信号CLK为低电平，则该与门35输出一低电平信号，该第二输出端VOUT2输出低电平信号。该第三晶体管M3导通，该第七晶体管M7截止。该与门35输出的低电平信号通过该第一反相器31反相后变为高电平信号。则该第二晶体管M2截止，该第六晶体管M6导通。综上，该第二、第七和第八晶体管M2、M7、M8截止，该第一、第三、第五和第六晶体管M1、M3、M5、M6导通，因此仅该第三输出电路43正常工作。该低电平信号VSS藉由该第三输出电路43输出到该公共节点P，并被该第二反相器32反相为高电平信号，和该第一输出端VOUT1的高电平一致。

在T4时间内，该输入端VIN的输入信号IN为低电平，则第八晶体管M8截止，第一晶体管M1导通。该输入信号IN同时输入到该或门36。从T3进入T4瞬间，该时钟信号CLK由低电平变为高电平。因该第一输出端VOUT1继续输出高电平，则该或门36会输出一高电平至该与门35，该与门35会输出一高电平，从而使得该第二晶体管M2导通。于是该高电平信号VDD藉由导通的该第一晶体管M1和第二晶体管M2输入到该公共节点P，并通过该第二反相器32反相为低电平信号后输入到该第一输出端VOUT1。因此，该第一输出端VOUT1实际输出低电平信号。此时，该第五晶体管M5截止，该第四晶体管M4导通。该或门36输出一低电平信号至该与门35，该与门35输出一低电平信号至该第二输出端VOUT2，该第三晶体管M3导通，该第七晶体管M7截止。该与门35输出的低电平信号通过该第一反相器31反相为高电平信号。所以该第二晶体管M2截止，该第六晶体管M6导通。综上，该第二、第五、第七和第八晶体管M2、M5、M7、M8截止，该第一、第三、第四和第六晶体管M1、M3、M4、M6导通，因此仅该第四输出电路42正常工作。该高电平信号VDD藉由该第二输出电路42输出到该公共节点P，该公共节点P被上拉为高电平。该高电平信号通过该第二反相器32反相为低电平信号，输出到该第一输出端VOUT1。

由于该移位寄存单元200的第一输出端VOUT1连接到下一级的移位寄存单元200的输入端VIN，所以该移位寄存单元200的第一输出信号OUT1即为下一级的移位寄存单元200的输入信号IN。下一级的移位寄存单元200的时钟信号输入端TS所接收的时钟信号为反相时钟信号CLKB。下一级的移位寄存单元200和上述T1～T4过程的工作原理类似，其第二输出端VOUT2会紧接着该移位寄存单元200在T3时间内输出一高电平脉冲信号。

对于每一级的移位寄存单元200，其工作原理和上述过程一致。

相较于现有技术，本发明移位寄存器20的每一移位寄存单元200在任一时间内，该第一至第四输出电路41～44仅有一个导通，且该高电平输入端VH不会连接到该低电平输入端VL，从而可以有效减少该移位寄存器20的功率消耗。

请参阅图6，其系图3所示的移位寄存单元200的另一实施方式的电路结构示意图。该移位寄存单元300和图4所示的移位寄存单元200的电路结构大致相同，其区别在于：该移位寄存单元300还包括一第三反相器50，该第三反相器50的输入端连接到该第一反相器的输出端，输出端连接到该第二和第六晶体管M2、M6的栅极。且该第二晶体管M2系NMOS型晶体管，该第六晶体管M6系PMOS型晶体管。

请参阅图7，是一采用上述移位寄存器20的液晶显示装置的结构示意图。该液晶显示装置2包括一液晶显示面板21、一数据驱动电路22和一扫描驱动电路23，该数据驱动电路22和该扫描驱动电路23分别通过多条数据线和多条扫描线和该液晶显示面板21连接。该数据驱动电路22和该扫描驱动电路23分别包括至少一上述移位寄存器20。在该移位寄存器20控制下，该扫描驱动电路23依次输出多个扫描信号至该液晶显示面板21，该数据驱动电路22依次输出多个数据信号至该液晶显示面板21，使该液晶显示装置2能够显示画面。

和现有技术相比，由于该移位寄存器20的功率消耗小，因此采用该移位寄存器20的液晶显示装置2的功率消耗小。

Claims (10)

1.一种移位寄存器，其包括依次电连接的多个移位寄存单元，其特征在于：每一该移位寄存单元包括一输入电路、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一用来接收上一级启动脉冲信号的输入端、一第一输出端、一第二输出端、一高电平输入端和一低电平输入端、一公共节点、一第一反相器和一第二反相器，该第一和第二输出电路连接到该高电平输入端，该第三和第四输出电路连接到该低电平输入端，该第一反相器的输入端连接到该第二输出端、输出端连接到该第一和第三输出电路，该第二反相器的输入端连接到该公共节点、输出端连接到该第一输出端，该第一输出端用来输出一启动脉冲信号至下一级移位寄存单元，该第二输出端用来输出一脉冲信号至外部电路，该输入电路在该第一输出端、该用来接收上一级启动脉冲信号的输入端和外部的时钟信号控制下为该第二输出端提供所输出的脉冲信号，该第一输出电路在该用来接收上一级启动脉冲信号的输入端和该第一反相器的输出端控制下为该公共节点提供高电平信号，该第二输出电路在该第二输出端和该第一输出端控制下为该公共节点提供高电平信号，该第三输出电路在该第一输出端和该第一反相器的输出端控制下为该公共节点提供低电平信号，该第四输出电路在该第二输出端和该用来接收上一级启动脉冲信号的输入端控制下为该公共节点提供低电平信号，该四个输出电路在任一时间只有一个导通。

2.如权利要求1所述的移位寄存器，其特征在于：该输入电路进一步包括一与门、一或门和一时钟信号输入端，该或门的一输入端连接到该用于接收上一级启动脉冲信号的输入端，该或门的另一输入端连接到该第一输出端，该或门的输出端连接至该与门的一输入端，该与门的另一输入端连接至该时钟信号输入端，该与门之输出端连接至该第二输出端，该时钟信号输入端用来接收外部的时钟信号或反相时钟信号，该多个移位寄存单元之每两个相邻移位寄存单元所接收的时钟信号反相。

3.如权利要求2所述的移位寄存器，其特征在于：该第一输出电路包括一第一晶体管和一第二晶体管，该第二输出电路包括一第三晶体管和一第四晶体管，该第三输出电路包括一第五晶体管和一第六晶体管，该第四输出电路包括一第七晶体管和一第八晶体管，该第一晶体管的栅极连接到该用于接收上一级启动脉冲信号的输入端，源极连接到该高电平输入端，漏极连接到该第二晶体管的源极，该第二晶体管的栅极连接到该第一反相器之输出端，漏极连接到该公共节点，该第三晶体管的栅极连接到该第二输出端，源极连接到该高电平输入端，漏极连接到该第四晶体管的源极，该第四晶体管的栅极连接到该第一输出端，漏极连接到该公共节点，该第五晶体管的栅极连接到该第一输出端，源极连接到该第六晶体管的漏极，漏极连接到该公共节点，该第六晶体管的栅极连接到该第一反相器的输出端，源极连接到该低电平输入端，该第七晶体管的栅极连接至该第二输出端，源极连接到该第八晶体管的漏极，漏极连接到该公共节点，该第八晶体管的栅极连接到该用于接收上一级启动脉冲信号的输入端，源极连接到该低电平输入端。

4.如权利要求3所述的移位寄存器，其特征在于：该第一、第二、第三和第四晶体管为PMOS型晶体管，该第五、第六、第七和第八晶体管为NMOS型晶体管。

5.如权利要求3所述的移位寄存器，其特征在于：该移位寄存单元进一步包括一第三反相器，该第三反相器的输入端连接到该第一反相器的输出端，该第三反相器的输出端连接到该第二晶体管和第六晶体管的栅极。

6.一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路及一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据讯号，该扫描驱动电路为该液晶显示面板提供扫描讯号，该数据驱动电路和该扫描驱动电路分别包括至少一移位寄存器以控制数据信号与扫描讯号之输出时序，该移位寄存器包括多个移位寄存单元，其特征在于：每一该移位寄存单元包括一输入电路、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一用于接收上一级启动脉冲信号的输入端、一第一输出端、一第二输出端、一高电平输入端和一低电平输入端、一公共节点、一第一反相器和一第二反相器，该第一和第二输出电路连接到该高电平输入端，该第三和第四输出电路连接到该低电平输入端，该第一反相器的输入端连接到该第二输出端、输出端连接到该第一和第三输出电路，该第二反相器的输入端连接到该公共节点、输出端连接到该第一输出端，该第一输出端用来输出一启动脉冲信号至下一级移位寄存单元，该第二输出端用来输出一脉冲信号至外部电路，该输入电路在该第一输出端、该用来接收上一级启动脉冲信号的输入端和外部的时钟信号控制下为该第二输出端提供所输出的脉冲信号，该第一输出电路在该用来接收上一级启动脉冲信号的输入端和该第一反相器的输出端控制下为该公共节点提供高电平信号，该第二输出电路在该第二输出端和该第一输出端控制下为该公共节点提供高电平信号，该第三输出电路在该第一输出端和该第一反相器的输出端控制下为该公共节点提供低电平信号，该第四输出电路在该第二输出端和该输入端控制下为该公共节点提供低电平信号，该四个输出电路在任一时间只有一个导通。

7.如权利要求6所述的液晶显示装置，其特征在于：该输入电路进一步包括一与门、一或门和一时钟信号输入端，该或门的一输入端连接到该用于接收上一级启动脉冲信号的输入端，该或门的另一输入端连接到该第一输出端，该或门的输出端连接到该与门的一输入端，该与门的另一输入端连接到该时钟信号输入端，该与门的输出端连接到该第二输出端，该时钟信号输入端用来接收外部的时钟信号或反相时钟信号，该多个移位寄存单元的每两个相邻移位寄存单元所接收的时钟信号反相。

8.如权利要求7所述的液晶显示装置，其特征在于：该第一输出电路包括一第一晶体管和一第二晶体管，该第二输出电路包括一第三晶体管和一第四晶体管，该第三输出电路包括一第五晶体管和一第六晶体管，该第四输出电路包括一第七晶体管和一第八晶体管，该第一晶体管的栅极连接到该用于接收上一级启动脉冲信号的输入端，源极连接到该高电平输入端，漏极连接到该第二晶体管的源极，该第二晶体管的栅极连接到该第一反相器的输出端，漏极连接到该公共节点，该第三晶体管的栅极连接到该第二输出端，源极连接到该高电平输入端，漏极连接到该第四晶体管的源极，该第四晶体管的栅极连接到该第一输出端，漏极连接到该公共节点，该第五晶体管的栅极连接到该第一输出端，源极连接到该第六晶体管的漏极，漏极连接到该公共节点，该第六晶体管的栅极连接到该第一反相器的输出端，源极连接到该低电平输入端，该第七晶体管的栅极连接到该第二输出端，源极连接到该第八晶体管的漏极，漏极连接到该公共节点，该第八晶体管的栅极连接到该用于接收上一级启动脉冲信号的输入端，源极连接到该低电平输入端。

9.如权利要求8所述的液晶显示装置，其特征在于：该第一、第二、第三和第四晶体管为PMOS型晶体管，该第五、第六、第七和第八晶体管为NMOS型晶体管。

10.如权利要求8所述的液晶显示装置，其特征在于：该移位寄存单元进一步包括一第三反相器，该第三反相器的输入端连接到该第一反相器的输出端，该第三反相器的输出端连接到该第二晶体管和第六晶体管的栅极。

Images