DE102005060394B4

DE102005060394B4 - Schaltungsanordnung und Verfahren zum Betreiben einer Schaltungsanordnung

Info

Publication number: DE102005060394B4
Application number: DE102005060394A
Authority: DE
Inventors: Alessandro Pesci
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-12-16
Filing date: 2005-12-16
Publication date: 2012-10-11
Anticipated expiration: 2025-12-17
Also published as: US7420391B2; DE102005060394A1; US20070146033A1

Abstract

Schaltungsanordnung (9) mit – einem Dateneingang zum Anlegen eines Datensignals (D), – einem Setzeingang zum Anlegen eines Taktsignals (CLK), – einem Ausgang zum Bereitstellen eines Ausgangssignals (Q), und – einem Puffer (1) umfassend ein erstes Auffangregister (L1) mit einem ersten Auffangregistereingang (L11), der an den Dateneingang gekoppelt ist, einem zweiten Auffangregistereingang (L12) und einem Auffangregisterausgang (L13) und ein zweites Auffangregister (L2) mit einem ersten Auffangregistereingang (L21), der mit dem Auffangregisterausgang (L13) des ersten Auffangregisters (L1) gekoppelt ist, und einem Auffangregisterausgang (L23), der an den Ausgang gekoppelt ist, wobei der Setzeingang mit dem zweiten Auffangregistereingang (L12) des ersten Auffangregisters (L1) so gekoppelt ist, dass das erste Auffangregister (L1) mit jedem Takt des Taktsignals (CLK) gesetzt wird und das an seinem ersten Auffangregistereingang (L11) anliegende Datensignal (D) ausgangsseitig als pufferinternes Signal (Q1) bereitstellt, wenn das Taktsignal (CLK) einen vorgegebenen Zustand hat, und wobei das zweite Auffangregister (L2) das...

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Puffern eines eingangsseitig anliegenden Eingangssignals sowie ein Verfahren zum Betreiben einer Schaltungsanordnung zum Puffern eines eingangsseitig anliegenden Eingangssignals.
In digitalen Schaltungen finden Puffer in Ausgestaltung so genannter Flip-Flops vielfach Verwendung. Ein Flip-Flop ist ein getaktetes Speicherelement mit einer Vielzahl von Transistoren, das einen eingangsseitig anliegenden Zustand eines Eingangssignals bei Anlegen einer Flanke eines Setzsignals an einem Setzeingang ausgangsseitig bereitstellt, was auch als Setzen bezeichnet wird. Die Taktung erfolgt üblicherweise durch einperiodisches Taktsignal.
Wenn sich beim Flip-Flop der eingangsseitig anliegende Zustand des Eingangssignals über einen längeren Zeitraum nicht ändert, bleibt auch der ausgangsseitig bereitgestellte Zustand eines Ausgangssignals unverändert. Jedoch wird der Zustand des ausgangsseitig bereitgestellten Signals mit jedem Takt erneut gesetzt. Jeder Setzvorgang ist intern mit einem erheblichen Energieverbrauch verbunden, da der Setzvorgang mit flip-flop-internen Schaltungsvorgängen von Transistoren, die das Flip-Flop umfasst, einhergeht.
Um den Energieverbrauch beispielsweise portabler digitaler Schaltungen zu reduzieren, wird der Ausgangszustand des Flip-Flops lediglich gesetzt, wenn sich der Eingangszustand ändert. Solch eine Anordnung ist in dem Dokument JP 01-286609 A beschrieben. Auch die Dokumente US 2004/0246810 A1 , US 6,630,853 B1 , US 2003/0006806 A1 und US 5,498,988 A offenbaren ähnliche Anordnungen. Jedoch können bei der erst genannten Anordnung nichttaktsynchrone Umschaltvorgänge auftreten.
Es ist Aufgabe der Erfindung, eine Schaltungsanordnung zur Ausbildung eines Puffers vorzusehen, bei der diese nichttaktsynchronen Umschaltvorgänge vermieden werden. Des Weiteren soll ein entsprechendes Verfahren zum Betreiben solch eines Puffers angegeben werden.
Die Aufgabe wird durch die Gegenstände der nebengeordneten Patentansprüche gelöst.
Eine Schaltungsanordnung hat einen Dateneingang zum Anlegen eines Datensignals, einen Setzeingang zum Anlegen eines Taktsignals, einen Ausgang zum Bereitstellen eines Ausgangssignals und einen Puffer. Der Puffer umfasst ein erstes Auffangregister mit einem ersten Auffangregistereingang, der an den Dateneingang gekoppelt ist, mit einem zweiten Auffangregistereingang und mit einem Auffangregisterausgang und ein zweites Auffangregister mit einem ersten Auffangregistereingang, der mit dem Auffangregisterausgang des ersten Auffangregisters gekoppelt ist, und mit einem Auffangregisterausgang, der an den Ausgang gekoppelt ist. Der Setzeingang ist so mit dem zweiten Auffangregistereingang des ersten Auffangregisters gekoppelt, dass das erste Auffangregister mit jedem Takt des Taktsignals gesetzt wird und das an seinem ersten Auffangregistereingang anliegende Datensignal ausgangsseitig als pufferinternes Signal bereitstellt, wenn das Taktsignal einen vorgegebenen Zustand hat. Das zweite Auffangregister stellt das an seinem ersten Auffangregistereingang anliegende pufferinterne Signal als Ausgangssignal bereit, wenn sich der Zustand des pufferinternen Signals und der Zustand des Ausgangssignals unterscheiden und das Taktsignal einen anderen vorgegebenen Zustand hat.
Vorteil dieser Schaltungsanordnung ist, dass der Zustand am Ausgang nur dann gesetzt wird, wenn er zu ändern ist. Dieses geht mit einer erheblichen Energieeinsparung einher.
Die Logik umfasst vorteilhafterweise eine Exklusiv-ODER-Verknüpfung, um zu prüfen, ob der Eingangszustand des Datensignals am Dateneingang oder puffintern und der Ausgangszustand des Ausgangssignals am Ausgang sich unterscheiden. Ferner umfasst die Logik eine UND-Verknüpfung, um zu überprüfen, ob sowohl diese Zustände als auch der am Setzeingang anliegende Zustand des Setzsignals die Voraussetzungen erfüllen, um den Puffer zu setzen. Diese logischen Verknüpfungen sind auf einfache Weise durch Gatter auszubilden.
Um logischen Zuständen innerhalb der Schaltungsanordnung Werte zuzuweisen, sind ein erster Anschluss zum Anlegen eines Versorgungspotenzials und ein zweiter Anschluss zum Anlegen eines Bezugspotenzials vorgesehen. Diese angelegten Potenziale ermöglichen, die logischen Zustände durch verschiedene Signalpegel zu repräsentieren.
Die Transistoren, die die Exklusiv-ODER-Verknüpfung und die UND-Verknüpfung umfassen, haben Steueranschlüsse, an die jeweils ein Steuersignal koppelbar ist, sodass die Transistoren entweder leitend oder nicht leitend sind. An die Steueranschlüsse sind in geeigneter Weise das Datensignal mit dem Eingangszustand, das Ausgangssignal mit dem Ausgangszustand oder das Setzsignal mit dem am Setzeingang anliegenden Zustand beziehungsweise die inversen Signale mit den dazu inversen Zuständen gekoppelt. Dies bedeutet einen geringen zusätzlichen Design- und Platzaufwand für die Exklusiv-ODER- sowie die UND-Verknüpfung.
Vorteilhafterweise ist ein Rücksetzeingang zum Deaktivieren des Ausgangs vorgesehen, um die Flexibilität der Schaltungsanordnung zu erhöhen.
Besonders Platz sparend ist eine integriert ausgestaltete Schaltungsanordnung.
Bei dem Verfahren zum Setzen eines Ausgangszustandes eines Ausgangssignals, das an einem Ausgang einer Schaltungsanordnung, beispielsweise der vorstehend erläuterten Schaltungsanordnung bereitgestellt wird, wird das erste Auffangregister mit jedem Takt des Taktsignals gesetzt. Das an dem ersten Auffangregistereingang des ersten Auffangregisters anliegende Datensignal wird ausgangsseitig als pufferinternes Signal bereitgestellt, wenn das Taktsignal einen vorgegebenen Zustand hat. Von dem zweiten Auffangregister wird das an seinem ersten Auffangregistereingang anliegende pufferinterne Signal als Ausgangssignal bereitgestellt, wenn sich der Zustand des pufferinternen Signals und der Zustand des Ausgangssignals unterscheiden und das Taktsignal einen anderen vorgegebenen Zustand hat.
Vorteil dieses Verfahrens ist, dass der Ausgangszustand nicht mit jedem Takt gesetzt wird, sondern nur wenn sich der Ausgangszustand ändert, was mit einer erheblichen Energieersparnis einhergeht.
Vorteilhafte Ausgestaltungen der Erfindung sind in den untergeordneten Patentansprüchen angegeben.
Es zeigen:
1 ein Blockschaltbild eines ersten Ausführungsbeispiels der Schaltungsanordnung,
2 ein detailliertes Blockschaltbild der Schaltungsanordnung gemäß 1,
3 Zeitdiagramme ausgewählter Signale der Schaltungsanordnung gemäß 2,
4 ein Ausführungsbeispiel eines Flip-Flops,
5 ein erstes Ausführungsbeispiel eines energiesparenden Flip-Flops,
6 ein detailliertes Blockschaltbild eines zweiten Ausführungsbeispiels der Schaltungsanordnung,
7 Zeitdiagramme ausgewählter Signale der Schaltungsanordnung gemäß 6 und
8 ein zweites Ausführungsbeispiel eines energiesparenden Flip-Flops.
1 zeigt ein Blockschaltbild einer Schaltungsanordnung, die ausgebildet ist, einen eingangsseitig anliegenden Zustand eines Datensignals D zu puffern.
Die Schaltungsanordnung 9 hat einen Dateneingang 91, einen Setzeingang 92 und einen Ausgang 93. Die Schaltungsanordnung 9 umfasst einen Puffer 1 mit einem ersten Pufferdateneingang 11 und einem Puffersetzeingang 12 sowie einem Pufferausgang 13. Des Weiteren umfasst die Schaltungsanordnung 9 eine Exklusiv-ODER-Verknüpfung 2 mit einem ersten Logikeingang 21, einem zweiten Logikeingang 22 und einem Logikausgang 23. Ferner ist eine UND-Verknüpfung 3 vorgesehen mit einem ersten Logikeingang 31, einem zweiten Logikeingang 32 und einem Logikausgang 33.
Am Dateneingang 11 liegt das Datensignal D an, das eine Abfolge von Bits, jeweils einen ersten oder einen zweiten Zustand repräsentierend, umfasst. Das Datensignal D ist an den Pufferdateneingang 11 und an den zweiten Logikeingang 22 der Exklusiv-ODER-Verknüpfung 2 gekoppelt. Ein Ausgangssignal Q, das am Ausgang 93 bereitgestellt wird, wird am Pufferausgang 13 abgegriffen. Das Ausgangssignal Q ist auch an den ersten Logikeingang 21 der Exklusiv-ODER-Verknüpfung 2 zurückgekoppelt. Deren Logikausgang 23 ist an den ersten Logikeingang 31 der UND-Verknüpfung 3 gekoppelt. An den zweiten Logikeingang 32 der UND-Verknüpfung 3 ist ein Taktsignal CLK gekoppelt, das am Setzeingang 92 anliegt. Die UND-Verknüpfung 3 ist ausgangsseitig mit dem Puffersetzeingang 12 gekoppelt.
Der Puffer 1 ist ausgebildet, einen Zustand eines am Pufferdateneingang 11 anliegenden Signals, bei einer am Puffersetzeingang 12 anliegenden Signalflanke ausgangsseitig zu setzen und bereit zu stellen. Unter Signalflanke ist das Ansteigen des Taktsignals über einen vorgegebenen Wert oder das Abfallen unter einen vorgegebenen Wert zu verstehen. Der Puffer ist derart ausgebildet, dass der Zustand des Ausgangsignals Q entweder bei ansteigender Signalflanke ausgangsseitig gesetzt wird oder bei abfallender Signalflanke ausgangsseitig gesetzt wird. Solche Puffer können als Flip-Flop ausgebildet sein.
Die durch das Datensignal D am Dateneingang 91 oder das Ausgangssignal Q am Ausgang 93 annehmbaren Zustände umfassen den ersten Zustand, der auch als logische „1” bezeichnet wird, und den zweiten Zustand, der auch als logische „0” bezeichnet wird. Der erste Zustand wird üblicherweise durch einen hohen Signalpegel repräsentiert. Der zweite Zustand wird üblicherweise durch einen niedrigen Signalpegel repräsentiert.
Bei dem Taktsignal CLK handelt es sich um eine periodische Abfolge „0” und „1”, die einander abwechseln. Die dabei auftretenden Zustandswechsel des Taktsignals CLK gehen mit dem Auftreten einer Signalflanke einher.
Die Exklusiv-ODER-Verknüpfung 2 stellt ausgangsseitig eine „1” bereit, wenn an den Logikeingängen 21, 22 verschiedene Zustände anliegen. Liegen eingangsseitig die gleichen Zustände an, wird ausgangsseitig eine „0” bereitgestellt. Durch die Exklusiv-ODER-Verknüpfung 2 wird detektiert, ob das Eingangssignal D sich vom Ausgangssignal Q hinsichtlich des Zustandes unterscheidet. In diesem Fall wird ausgangsseitig eine „1” bereitgestellt, sonst eine „0”.
Die UND-Verknüpfung 3 gibt ausgangsseitig nur dann eine „1” aus, wenn sowohl am ersten als auch am zweiten Logikeingang 31, 32 eine „1” anliegt. Sonst wird eine „0” ausgegeben. Am Logikausgang 23 der Exklusiv-ODER-Verknüpfung 2 wird ein erstes Signal S2 bereitgestellt, und am Logikausgang 33 der UND-Verknüpfung 3 wird ein zweites Signal S3 bereitgestellt.
Der Logikausgang 23 der Exklusiv-ODER-Verknüpfung 2 ist ebenso wie das Taktsignal CLK eingangsseitig an die UND-Verknüpfung 3 gekoppelt. Folglich wird am Logikausgang 33 der UND-Verknüpfung 3 nur dann eine „1” bereitgestellt, wenn sowohl dass Taktsignal eine „1” repräsentiert als auch die Zustände des Datensignals D und des Ausgangssignals Q verschieden sind, was mit einer „1” am Logikausgang 23 der Exklusiv-ODER-Verknüpfung 2 einhergeht.
Somit wird der Puffer 2 nicht mehr bei jedem Taktpuls des Taktsignals CLK gesetzt, sondern nur, wenn sich die Zustände des Datensignals D und des Ausgangssignals Q unterscheiden. Damit wird ein Setzen des Puffers 1, wenn sich das Ausgangsignal Q nicht ändern würde, vermieden.
2 zeigt die Schaltungsanordnung 9 mit einer detaillierten Darstellung des Puffers 1. Der Puffer 1 umfasst ein erstes und ein zweites Auffangregister, kurz auch als „Latches” bezeichnet, L1, L2.
Jedes der Auffangregister L1, L2 hat einen ersten Eingang L11, L21, einen zweiten Eingang L12, L22 und einen Ausgang L13, L23. Bei Anlegen einer „1” an den zweiten Eingang L12, L22 wird das Auffangregister L1, L2 transparent. Dies bedeutet, dass der Zustand des am ersten Eingang L11, L21 anliegenden Signals ausgangsseitig des Auffangregisters L1, L2 bereitgestellt wird. Beim Anlegen einer „0” am zweiten Eingang L12, L22 sperrt das Register. Der am Ausgang L13, L23 bereitgestellte Zustand bleibt unverändert.
Das zweite Auffangregister L2 ist dem ersten L1 nachgeschaltet, sodass der erste Eingang L21 der zweiten Auffangregisters mit dem Ausgang L13 des ersten Auffangregisters L1 gekoppelt ist. Der Ausgang 33 der UND-Verknüpfung 3 ist mit dem zweiten Eingang L22 des zweiten Auffangregisters L2 sowie, über einen Inverter 14, mit dem zweiten Eingang L12 des ersten Auffangregisters L1 gekoppelt. Am ersten Eingang L11 des ersten Auffangregisters L1 liegt das Datensignal D an. Das Ausgangsignal Q wird am Ausgang L23 des zweiten Auffangregisters L2 ausgegeben.
Durch die Invertierung des zweiten Eingangs L12 ist das erste Auffangregister L1 transparent, wenn das zweite Signal S3 auf dem Pegel „0” ist, und das zweite Auffangregister L2 ist transparent, wenn das zweite Signal S3 auf dem Pegel „1” ist. Somit wird bei der ansteigenden Flanke des zweiten Signals S3 das erste Auffangregister L1 gesperrt und der unmittelbar zuvor am ersten Eingang L11 anliegende Zustand als internes Signal Q1 dem zweiten Auffangregister L2 bereitgestellt. Das transparent werdende zweite Auffangregister L2 stellt dann den Zustand des internen Signals Q1 als Zustand des Ausgangssignals Q bereit.
3 zeigt die Zeitverläufe von in dem Blockschaltbild gemäß 2 auftretenden Signalen D, Q, Q1, CLK, S2 und S3. Die ersten und zweiten Signale S2 und S3 liegen an den Logikausgängen 23, 33 der Exklusiv-ODER-Verknüpfung 2 beziehungsweise der UND-Verknüpfung 3 an.
Es sei bemerkt, dass der Puffer 1 in diesem Ausführungsbeispiel derart ausgebildet ist, dass bei ansteigender Flanke am Setzeingang 12 der am Pufferdateneingang 11 anliegende Zustand des Signals als am Pufferausgang 13 bereitgestellter Zustand des Ausgangssignals Q gesetzt wird.
Das Taktsignal CLK umfasst eine periodische Abfolge von „1” und „0”.
Zum Beginn des betrachteten Zeitraumes sind alle betrachteten Signale auf dem Pegel „0”.
Zum Zeitpunkt t1 ändert sich der Zustand des Datensignals D vom Pegel „0” auf den Pegel „1”. Da das Ausgangssignal Q zum Zeitpunkt t1 den Pegel „0” hat, führt diese Änderung des Datensignals D dazu, dass das erste Signal S2 am Logikausgang 23 der Exklusiv-ODER-Verknüpfung 2 auf Grund der unterschiedlichen Zustände des Datensignals D und des Ausgangssignals Q ebenfalls „1” wird.
Sobald zum Zeitpunkt t2 das Taktsignal CLK vom Pegel „0” auf den Pegel „1” ansteigt, geht am Logikausgang 33 der UND-Verknüpfung 3 das zweite Signal S3 ebenfalls auf den Pegel „1”.
Mit dem Anliegen der ansteigenden Flanke des zweiten Signals S3 am Puffersetzeingang 12 zum Zeitpunkt t2 wird der am Pufferdateneingang 11 nunmehr anliegende Pegel „1” übernommen und gesetzt. Das Ausgangssignal Q steigt, auf Grund der Schaltverzögerung im Puffer 1 geringfügig verzögert, auf den Pegel „1” an. Damit haben das Eingangsignal D und das Ausgangsignal Q denselben Pegel und das erste Signal S2 fällt zum Zeitpunkt t3 auf den Pegel „0” und damit einhergehend fällt auch das zweite Signal S3 auf den Pegel „0”.
Auf Grund der Verknüpfung der Exklusiv-ODER-Verknüpfung 2 und der UND-Verknüpfung 3 liegt am Puffersetzeingang 12 nur ein relativ kurzer Puls an, dessen Dauer jedoch ausreichend ist, um den Puffer 1 zu setzen.
Zum Zeitpunkt t4 sinkt der Pegel des Datensignals D auf den Pegel „0”. Damit unterscheidet sich das Datensignal D vom Ausgangssignal Q. Infolgedessen geht das erste Signal S2 am Logikausgang 23 der Exklusiv-ODER-Verknüpfung 2 auf den Pegel „1”. Mit dem Ansteigen des Taktsignals CLK zum Zeitpunkt t5 von „0” auf „1”, steigt auch am Logikausgang 33 der UND-Verknüpfung 3 das zweite Signal S3 auf den Pegel „1” an. Infolge der ansteigenden Flanke des zweiten Signals S3 wird der Puffer 1 gesetzt. Damit fällt das Ausgangssignal Q auf den Pegel „0”. Somit fallen zum Zeitpunkt t6 auch das erste und zweite Signal S2, S3 wieder auf den Pegel „0”
Zum Zeitpunkt t7 steigt das Datensignal D wieder auf den Pegel „1” an und die zu den Zeitpunkten t1, t2, t3 erfolgten Signalveränderungen wiederholen sich zu den Zeitpunkten t7, t8 beziehungsweise t9.
Zum Zeitpunkt t10 sinkt das Datensignal D vom Pegel „1” auf den Pegel „0”. Im Gegensatz zu den bisher beschriebenen Wechseln des Datensignals D geschieht dieses, wenn gleichzeitig der Pegel des Taktsignals CLK „1” ist.
Das Datensignal D und das Ausgangssignal Q unterscheiden sich nun, wodurch das erste Signal S2, das diese Veränderung anzeigt, auf den Pegel „1” ansteigt. Da das am zweiten Eingang 32 der UND-Verknüpfung 3 anliegende Taktsignal CLK bereits auf dem Pegel „1” ist, führt diese Veränderung des ersten Signals S2 dazu, dass unmittelbar danach das Ausgangssignal S3 der UND-Verknüpfung 3 auf den Pegel „1” ansteigt. Somit liegt am Setzeingang 12 des Puffers 1 eine Taktflanke des zweiten Signals S3 an, die zum Setzen des Ausgangssignals Q führt.
Es sei bemerkt, dass die somit am Setzeingang 12 des Puffers 1 anliegende Taktflanke des zweiten Signals S3 nicht synchron mit dem Taktsignal CLK ist. Somit erfolgt das Setzen des Ausgangssignals Q nicht gleichzeitig mit der ansteigenden Taktflanke des Taktsignals CLK, sondern dazu asynchron unmittelbar nach der Veränderung des Datensignals D. Dieses tritt jedoch nur dann auf, wenn das Umschalten des Datensignals beim Pegel „1” des Taktsignals CLK erfolgt. Das Umschalten beim Pegel „0” des Taktsignals CLK führt dazu, dass der veränderte Zustand des Datensignals D erst mit der ansteigenden Flanke des Taktsignals CLK als Ausgangssignal Q bereitgestellt wird, wie zuvor bereits beschrieben.
In 3 ist neben der unmittelbaren Umschaltung zum Zeitpunkt t10 das angestrebte Umschaltverhalten gestrichelt dargestellt, wie es beispielsweise bei konventioneller Taktung erfolgen würde. Zum Zeitpunkt t11 würde mit auf „0” sinkenden Pegel des Taktsignals CLK das erste Auffangregister L1 transparent werden und damit das interne Signal Q1 auf dem nunmehr vom Datensignal D angenommenen Pegel „0” sinken. Mit ansteigender Taktflanke zum Zeitpunkt t12 würde das zweite Auffangregister L2 transparent werden und den geänderten Pegel „0” auch ausgangsseitig bereitstellen.
Im Vergleich zu einer konventionellen Pufferanordnung, die mit jeder ansteigenden Taktflanke des Taktsignals CLK gesetzt wird, wird der Puffer der in 1 und 2 beschriebenen Anordnung lediglich dann gesetzt, wenn sich das Datensignal D und das Ausgangssignal Q unterscheiden. Dieses ist ähnlich einem asynchronen Schaltungskonzept. Dadurch ist der Energieverbrauch dieser Anordnung deutlich reduziert, da mit jedem Setzeingang innerhalb des Puffers 1 Schaltvorgänge, die Energie verbrauchen, einhergehen. Auf Grund der deutlichen Reduzierung der Schaltvorgänge reduziert sich auch die Energieaufnahme des Puffers in der Schaltanordnung.
Problematisch bei der in 2 dargestellten Schaltung ist, dass beim Auftreten eines Datensignalwechsels, während der Pegel des Taktsignals CLK „1” ist, die Exklusiv-ODER-Verknüpfung 2 und die UND-Verknüpfung 3 nicht ausreichend Zeit haben, ihre Ausgänge zu stabilisieren. Somit tritt nicht nur eine unerwünschte Taktflanke auf, sondern die Funktionssicherheit des Schaltvorgangs als Ganzes ist beeinträchtigt.
Nichtsdestotrotz ist diese Schaltungsanordnung sehr energiesparend.
4 zeigt ein Ausführungsbeispiel eines Flip-Flips, das in konventioneller Weise bei jeder anliegenden Taktflanke gesetzt wird.
Das Flip-Flop umfasst einen Pufferdateneingang 11 zum Anlegen des Datensignals D, einen Puffersetzeingang 12 zum Anlegen des periodischen Taktsignals CLK und einen Pufferausgang 13 zum Bereitstellen des Ausgangssignals Q. Darüber hinaus ist noch ein Rücksetzeingang 100 zum Anlegen einen Rücksetzsignals RS vorgesehen.
Das Flip-Flop umfasst eine Vielzahl von Transistoren, die sich zu funktionalen Schaltungsteilen zusammenfassen lassen.
Dem Puffersetzeingang 12 nachgeschaltet ist ein erster Inverter 101 mit einem NMOS-Transistor 41 und einem PMOS-Transistor 42, die zwischen einem ersten Anschluss zum Anlagen eines Versorgungspotenzials VS, den Pegel „1” repräsentierend, und einem zweiten Anschluss zum Anlegen eines Bezugspotenzials GND, den Pegel „0” repräsentierend, in Reihe geschaltet sind.
Wenn am Steuereingang 410 des NMOS-Transistors 41 ein Signalpegel „0” angelegt wird, ist der NMOS-Transistor leitend. Beim Anlegen eines hohen Signalpegels „1” sperrt der NMOS-Transistor. Der PMOS-Transistor 42 ist leitend beim Anlegen eines hohen Signalpegels „1” an dessen Steuereingang 420 und sperrt beim Anlegen eines niedrigen Signalpegels „0”.
Die Steuereingänge 410, 420 der Transistoren 41, 42 werden durch das Taktsignal CLK angesteuert. Das Potenzial an einem ersten Knoten 201 zwischen dem NMOS- und PMOS-Transistor 41, 42 liegt auf einem zu dem Taktsignal CLK inversen Pegel.
Dem ersten Inverter 101 ist ein zweiter Inverter 102 mit den Transistoren 43, 44 nachgeschaltet. Die Steuereingänge 430, 440 der Transistoren 43, 44 sind mit dem ersten Knoten 201 gekoppelt, sodass an einem zweiten Knoten 202 zwischen den Transistoren 43 und 44 wieder das Taktsignal bereitgestellt wird.
An dem ersten und dem zweiten Knoten 201, 202 werden der momentane Zustand beziehungsweise der dazu inverse Zustand des Taktsignals CLK allen weiteren funktionalen Schaltungsteilen bereitgestellt.
Das Flip-Flop in 4 umfasst zwei Auffangregister 104, 108, auch als „Latches” bekannt. Diese Auffangregister 104, 108 sind in einer so genannten Master-Slave-Anordnung hintereinander geschaltet. Die Auffangregister 104 und 108 werden komplementär zueinander verriegelt. Wenn das Taktsignal CLK am Puffersetzeingang 12 auf dem Pegel „0” ist, wird das Datensignal D in das Master-Auffangregister 104 eingelesen. Das Slave-Auffangregister 108 bleibt verriegelt, sodass der an einem Pufferausgang 13 bereitgestellte Zustand dabei unverändert ist. Das Slave-Auffangregister 108 blockiert.
Wenn das am Puffersetzeingang 12 anliegende Taktsignal CLK auf den Pegel „1” ansteigt, wird das Master-Auffangregister 104 blockiert und auf diese Weise der Zustand des Signals eingefroren, der unmittelbar vor der positiven Taktflanke angelegen hat. Gleichzeitig wird das Slave-Auffangregister 108 freigegeben und damit der Zustand des Master-Auffangregisters 104 an den Pufferausgang 13 übertragen.
Die Datenübertragung findet also bei der positiven Taktflanke statt. Es gibt jedoch keinen Taktzustand, bei dem sich die Eingangsdaten unmittelbar auf den Ausgang auswirken.
Zwischen dem Pufferdateneingang 11 und einem dritten Knoten 203 am Eingang des Master-Auffangregisters 104 ist ein dritter Inverter 103 mit zwei Transistoren 45, 46 zur Invertierung des Datensignals D geschaltet.
Das Master-Auffangregister 104 umfasst Schaltungsteile 105, 106, 107. Dem dritten Knoten 203 am Eingang des Master-Auffangregisters 104 ist ein erstes Transfergitter 105 nachgeschaltet. Das erste Transfergitter 105 umfasst einen NMOS-Transistor 47 und einen PMOS-Transistor 48, die parallel geschaltet sind. Ein Steuereingang 470 des NMOS-Transistors 47 ist mit dem ersten Knoten 201, und ein Steuereingang 480 des PMOS-Transistors 48 ist mit dem zweiten Knoten 202 gekoppelt.
Wenn das Taktsignal CLK den Pegel „0” hat, werden die Transistoren 47 und 48 leitend, das erste Transfergatter 05 wird transparent und das inverse Datensignal liegt an einem vierten Knoten 204 ausgangsseitig des ersten Transfergitters 105 an. Wenn das Taktsignal CLK den Pegel „1” hat, blockiert das erste Transfergitter 105 und das am dritten Knoten 203 anliegende inverse Datensignal wird vom vierten Knoten 204 entkoppelt. Zwischen dem vierten Knoten 204 und einem fünften Knoten 205 sind ein vierter Inverter 106, mit den Transistoren 49 und 50, sowie ein setzbares NAND-Gatter 107 geschaltet.
Das am Ausgang des vierten Inverters 106 am fünften Knoten 205 anliegende Datensignal wird mit dem setzbaren NAND-Gatter 107 gekoppelt. Das setzbare NAND-Gatter 107 umfasst einen ersten und einen zweiten parallel geschalteten NMOS-Transistor 51, 52, sowie einen dritten NMOS-Transistor 53 und einen ersten, zweiten und dritten PMOS-Transistor 54, 55, 56. Der dritte NMOS-Transistor 53, der erste, der zweite und der dritte PMOS-Transitor 54, 55, 56 sind in Reihe zu den parallel geschalteten ersten und zweiten NMOS-Transistoren 51, 52 zwischen dem ersten Anschluss zum Anlegen des Versorgungspotenzials VS und dem zweiten Anschluss zum Anlegen des Bezugspotenzials GND geschaltet. Ein sechster Konten 206 zwischen dem dritten NMOS-Transistor 53 und dem ersten PMOS-Transistor ist mit dem vierten Knoten 204 rückgekoppelt.
Die Steuereingänge 520, 560 des zweiten NMOS-Transistors 52 und des dritten PMOS-Transistors 56 sind mit dem fünften Knoten 205 gekoppelt. Der Steuereingang 530 des dritten NMOS-Transistors 53 ist mit dem ersten Knoten 201 gekoppelt. Der Steuereingang 540 des ersten PMOS-Transistors 54 ist mit dem zweiten Knoten 202 gekoppelt. An die Steuereingänge 510, 550 des ersten NMOS-Transistors 51 und des zweiten PMOS-Transistors 55 ist das Rücksetzsignal RS gekoppelt.
Der dritte NMOS-Transistor 53 und der erste PMOS-Transistor 54 sperren, wenn das Taktsignal CLK den Pegel „0” hat. In diesem Fall ist der sechste Knoten 206 zwischen diesen Transistoren 53, 54 auf Grund der hohen Impedanz entkoppelt. Wenn das Taktsignal CLK den Pegel „1” hat und der in Reihe geschaltete zweite und dritte PMOS-Transistor 55 und 56 leitend sind, liegt am sechsten Knoten 206 das Bezugspotenzial GND beziehungsweise der Pegel „0” an. Dieses ist der Fall, wenn sowohl das Rücksetzsignal RS als auch das Datensignal am fünften Knoten 205 den Pegel „1” haben. Wenn entweder das Datensignal am fünften Knoten 205 oder das Rücksetzsignal RS den Pegel „0” haben, sperrt zumindest einer dieser PMOS-Transistoren 55 und 56 und zumindest einer der parallel geschalteten NMOS-Transistoren 51 und 52 ist leitend, sodass am sechsten Knoten 206 der Pegel „1” bereitgestellt wird.
Somit liegt am sechsten Knoten 206 das zum fünften Knoten 205 inverse Signal an, wenn sowohl das Taktsignal CLK als auch das Rücksetzsignal RS den Pegel „1” haben.
Da das erste Transmissionsgatter 105 blockiert, wenn das Taktsignal CLK den Pegel „1” hat, ist der am sechsten Knoten 206 anliegende und zum vierten Inverter 106 rückgekoppelte Zustand stabil. Somit wird der vor dem Sperren am Pufferdateneingang 11 anliegende Zustand eingefroren.
Das Slave-Auffangregister 108 umfasst ein zweites Transmissionsgatter 109, ein NAND-Gatter 110 und einen setzbaren Inverter 111. Der fünfte Knoten stellt das Eingangssignal 205 des Slave-Auffangregisters 108 bereits. Zwischen dem fünften Knoten 205 und einem siebten Knoten 207 ist das zweite Transfergitter 109 gekoppelt. Das zweite Transfergitter 09 umfasst einen NMOS- und einen parallel geschalteten PMOS-Transistor 57, 58. Die Steuereingänge 570, 580 dieser Transistoren 57, 58 sind in umkehrter Weise wie beim ersten Transfergitter 105 an den ersten und den zweiten Knoten 201, 202 gekoppelt, sodass das zweite Transfergitter 109 transparent ist, wenn das Taktsignal den Pegel „1” hat. In diesem Fall wird das am fünften Knoten 205 anliegende Signal an den siebten Knoten 207 des Transmissionsgatters gekoppelt.
Das NAND-Gatter 110 umfasst einen ersten und einen zweiten NMOS-Transistor 59, 60, die parallel geschaltet sind. In Reihe dazu sind ein erster und zweiter PMOS-Transistor 61, 62 derart gekoppelt, dass die NMOS-Transistoren 59 und 60 an den ersten Anschluss für das Versorgungspotenzial VS und der zweite PMOS-Transistor 62 an den zweiten Anschluss für das Bezugspotenzial GND gekoppelt ist. Die Steueranschlüsse 590, 610 des ersten NMOS-Transistors 59 und des ersten PMOS-Transistors 61 sind mit dem siebten Knoten 207 gekoppelt. An die Steueranschlüsse 600, 620 des zweiten NMOS-Transistors 60 und des zweiten PMOS-Transistors 62 ist das Rücksetzsignal RS gekoppelt.
An einem achten Knoten 208 zwischen den parallel geschalteten NMOS-Transistoren 59, 60 und dem ersten PMOS-Transistor 61 liegt der Pegel „1” an, wenn sowohl das übernommene Datensignal am Knoten 207 als auch das Rücksetzsignal RS den Pegel „0” haben. Somit liegt am achten Knoten 208 das inverse übernommene Datensignal an, wenn das Rücksetzsignal RS den Pegel „1” hat.
Der setzbare Inverter 111 umfasst eine Reihenschaltung eines ersten und zweiten NMOS-Transistors 63, 64 sowie eines ersten und zweiten PMOS-Transistors 65, 66, die zwischen den ersten Anschluss für das Versorgungspotenzial VS und den zweiten Anschluss für das Bezugspotenzial GND gekoppelt sind. Das am achten Knoten 208 anliegende Signal ist an die Steueranschlüsse 630, 660 des ersten NMOS-Transistors 63 und des zweiten PMOS-Transistors 66 gekoppelt. Der Steueranschluss 64 des zweiten NMOS-Transistors 64 ist mit dem ersten Knoten 201 und der Steueranschluss 650 des ersten PMOS-Transistoren mit dem zweiten Knoten 202 gekoppelt, sodass diese Transistoren 64, 65 leitend sind, wenn das Taktsignal CLK den Pegel „0” hat. In diesem Fall liegt an einem neunten Knoten 209 der zum achten Knoten 208 inverse Pegel kann. Wenn das Taktsignal CLK den Pegel „1” hat, ist der neunte Knoten 209 entkoppelt.
Der neunte Knoten 209 ist mit dem siebten Knoten 207 gekoppelt, sodass das am neunten Knoten 209 anliegende Signal auch eingangsseitig am NAND-Gatter 110 anliegt. Somit bleibt der übernommene Zustand auch nach dem Sperren des zweiten Transfergitters 109 stabil im Slave-Auffangregister 108 eingefroren und wird ausgangseitig bereitgestellt.
Dem achten Knoten 208 ist ein fünfter Inverter 112 nachgeschaltet, zwischen dessen Transistoren 67 und 68 das Ausgangssignal Q am Pufferausgang 13 bereitgestellt wird.
Das Rücksetzsignal RS steuert das Flip-Flop derart, dass am Pufferausgang 13 das gesetzte Datensignal D bereitgestellt ist, wenn das Rücksetzsignal RS den Pegel „1” hat. Wenn das Rücksetzsignal RS den Pegel „0” hat, liegt am achten Knoten 208 zwangsläufig der Pegel „1” an. Somit liegt am Ausgang des nachgeschalteten fünften Inverters 112 das Ausgangssignal Q auf dem Pegel „0”, unabhängig vom Eingangssignal D.
Die Transistoren dieser Schaltungsanordnung, die in Abhängigkeit vom Taktsignal CLK am Setzeingang 12 gesteuert werden, werden mit jeder Taktflanke des Taktsignals CLK geschaltet, womit einem hohen Energieverbrauch einhergeht.
5 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Pufferanordnung, die sich von der Anordnung in 4 durch das Vorsehen von zehn weiteren Transistoren 71 bis 80 unterscheidet. Diese Transistoren 71 bis 80 sind die schaltungstechnische Ausbildung der in 1 dargestellten Exklusiv-ODER- und UND-Verknüpfungen 2, 3. Auf Grund dieser Erweiterung werden der vormalige Pufferdateneingang 11, der Puffersetzeingang 12 und der Pufferausgang 13 nunmehr als Dateneingang 91, Setzeingang 92 und Ausgang 93 im Einklang mit den Bezugzeichen der 1 bezeichnet.
In 5 ist ein erstes Zusatzgatter 114 vorgesehen, das eine Reihenschaltung von einem ersten und einem zweiten NMOS-Transistor 73, 74 sowie einem ersten und einem zweiten PMOS-Transistor 75, 76 zwischen dem ersten Anschluss für das Versorgungspotenzial VS und dem zweiten Anschluss für das Bezugspotenzial GND umfasst. Das am Ausgang 13 anliegende Ausgangsignal Q ist an den Steueranschluss 760 des zweiten PMOS-Transistors 76 gekoppelt. Das am achten Knoten 208 anliegende inverse Ausgangssignal ist an den Steueranschluss 730 des ersten NMOS-Transistors 73 gekoppelt. An die Steueranschlüsse 740, 750 des zweiten NMOS-Transistors 74 und des ersten PMOS-Transistors 75 ist das am Dateneingang 91 anliegende Datensignal D gekoppelt.
An einem zehnten Knoten 210 zwischen dem zweiten NMOS-Transistor 74 und dem ersten PMOS-Transistor 75 wird der Pegel „1” bereitgestellt, wenn das Datensignal D den Pegel „0” und das Ausgangssignal Q den Pegel „1” haben. Wenn sowohl das Datensignal D als auch das Ausgangssignal Q den Pegel „1” haben, sind die PMOS-Transistoren 75 und 76 leitend und am zehnten Knoten 210 liegt der Pegel „0” an. Wenn sowohl das Datensignal D als auch das Ausgangssignal Q den Pegel „0” haben oder das Datensignal D den Pegel „1” und das Ausgangssignal Q den Pegel „0” haben, ist der zehnte Knoten 210 entkoppelt.
Ein zweites Zusatzgatter 115 umfasst eine Reihenschaltung eines ersten NMOS-Transistors 77, eines zweiten NMOS-Transistors 78, eines ersten PMOS-Transistors 79 und eines zweiten PMOS-Transistors 80 zwischen dem ersten Anschluss für das Versorgungspotenzial VS und dem zweiten Anschluss für das Bezugspotenzial GND. An die Steueranschlüsse 780, 800 des zweiten NMOS-Transistors 78 und des zweiten PMOS-Transistors 80 ist das inverse Datensignal gekoppelt, das am dritten Knoten 203 bereitgestellt wird. An den Steueranschluss 770 des ersten NMOS-Transistors 77 ist das Ausgangssignal Q gekoppelt. An den Steueranschluss 790 des ersten PMOS-Transistors 79 ist das inverse Ausgangssignal vom achten Knoten 208 gekoppelt. An einem elften Knoten 211 zwischen dem zweiten NMOS-Transistor 78 und dem ersten PMOS-Transistor 79 ist der Pegel „1”, wenn das Datensignal D den Pegel „1” hat und das Ausgangssignal Q den Pegel „0” hat. Der Pegel am elften Knoten 211 ist „0”, wenn Datensignal D ebenso wie das Ausgangssignal Q den Pegel „0” haben. Bei den anderen Pegelkombinationen des Datensignals D und des Ausgangssignals Q ist der elfte Knoten 211 entkoppelt.
Ein zwölfter Knoten 212 koppelt den zehnten und den elften Knoten 210, 211, sodass bei jeder möglichen Kombination der Pegel „1” und „0” vom Daten- und vom Ausgangssignal D, Q ein definierter Pegel „1” oder „0”, am zwölften Knoten 212 anliegt. Am zwölften Knoten 212 ist der Pegel „1”, wenn das Datensignal D und das Ausgangssignal Q unterschiedliche Pegel haben, sonst ist der Pegel am zwölften Knoten 212 „0”. Somit wird durch das erste und zweite Zusatzgatter 114, 115 die Exklusiv-ODER-Verknüpfung 2 ausgebildet.
Anstatt des ersten Inverters 101 ist in der 5 ein drittes Zusatzgatter 113 zwischen dem Setzeingang 92 und dem ersten Knoten 201 vorgesehen. Das dritte Zusatzgatter 113 umfasst zwischen dem ersten und dem zweiten Anschluss für das Versorgungs- beziehungsweise das Bezugspotenzial VS, GND einen ersten und einen zweiten, dazu parallel geschaltete NMOS-Transistor 71, 41 und dazu in Reihe geschaltet, einen ersten und einen zweiten PMOS-Transistor 42, 72. Das am Setzeingang 92 anliegende Taktsignal CLK ist an die Steueranschlüsse 410, 420 des ersten NMOS-Transistors 41 und des zweiten PMOS-Transistors 42 gekoppelt. Das am zwölften Knoten 212 anliegende Signal steuert den zweiten NMOS-Transistor 71 und den ersten PMOS-Transistor 72 über deren Steueranschlüsse 710, 720.
Wenn sowohl am zwölften Knoten 212 als auch am Setzeingang 92 der Pegel „1” anliegt, werden die PMOS-Transistoren 42, 72 leitend und der Pegel am ersten Knoten 201 ist „0”. Sonst ist zumindest einer der NMOS-Transistoren 41, 71 leitend, sodass am ersten Knoten 201 der Pegel „1” ist. Somit ist der Pegel am zweiten Knoten 202, an dem das invertierte Signal des ersten Knotens 201 anliegt, nur dann „1”, wenn sowohl das Taktsignal CLK als auch das Signal am zwölften Knoten 212 den Pegel „1” haben.
Somit wird am zweiten Knoten 202 ein Signal bereitgestellt, das eine UND-Verknüpfung des Taktsignals CLK und des Ausgangssignals der Exklusiv-ODER-Verknüpfung 2 darstellt. Das dazu inverse Signal liegt am ersten Knoten 201 an.
Am ersten Knoten 201 und am zweiten Knoten 202, die die Setzsignale für die Pufferschaltung mit den Transistoren 41 bis 68 bereitstellen, ändert sich damit nur dann der Zustand, wenn sich das Eingangssignal D und das Ausgangssignal Q unterscheiden, und das Taktsignal CLK den Pegel „1” hat. Damit setzen Taktflanken nur dann das eigentliche Flip-Flop, wenn sich die Zustände das Datensignals D und des Ausgangssignals Q unterscheiden.
Auch andere schaltungstechnische Anordnungen zur Ausbildung der Exklusiv-ODER-Verknüpfung und der UND-Verknüpfung sind denkbar. Beispielsweise können die PMOS-Transistoren durch NMOS-Transistoren ersetzt werden, wenn daran die invertierten Steuersignale gekoppelt werden. Gleiches gilt für das Ersetzen der NMOS-Transistoren durch PMOS-Transistoren.
Damit geht ein erheblich verringerter Energieverbrauch auf Grund der geringeren Anzahl der Schaltvorgänge der Transistoren einher. Die Energieersparnis kann im Bereich einer bis mehrerer Größenordnungen liegen.
Die beschriebene Schaltung mit dem Setzeingang vorangeschalteter Logik ist auch für andere Ausgestaltungen von Flip-Flops denkbar.
6 zeigt ein weiteres Ausführungsbeispiel der Schaltungsanordnung als Blockschaltbild. Dieses unterscheidet sich von der Schaltungsanordnung, die in 2 dargestellt ist, durch die Art der Kopplung der Auffangregister L1 und L2 an die Exklusiv-ODER-Verknüpfung 2 und an die UND-Verknüpfung 3. Im Folgenden wird nur auf die Unterschiede eingegangen.
An den zweiten Logikeingang 22 der Exklusiv-ODER-Verknüpfung 2 ist das interne Signal Q1 gekoppelt, das am Ausgang L13 des ersten Auffangregisters bereitgestellt wird. Somit hat das erste Signal S2 ausgangsseitig der Exklusiv-ODER-Verknüpfung 2 den Pegel „1”, wenn sich das interne Signal Q1 und das Ausgangssignal Q unterscheiden.
Dem zweiten Eingang L12 des ersten Auffangregisters L1 ist ein Inverter 14 vorgeschaltet, an den das Taktsignal CLK gekoppelt ist. Dem Inverter 14 kann dabei ein Buffer 15 vorgeschaltet sein.
Durch diese Schaltungsanordnung wird das Taktsignal CLK geschützt und das asynchrone Auftreten von Taktflanken am zweiten Eingang L12 des ersten Auffangregisters L1 vermieden. Dieses ist im Folgenden beschrieben.
7 zeigt den zeitlichen Verlauf ausgewählter Signal der Schaltungsanordnung gemäß 6. Es ist das Taktsignal CLK, das Datensignal D, das interne Signal Q1, das Ausgangssignal Q sowie das erste und das zweite Signal S2, S3 über der Zeit dargestellt.
Zum Zeitpunkt t13 steigt der Pegel des Datensignals von „0” auf „1”, während das Taktsignal CLK den Pegel „1” hat. Da das erste Auffangregister L1 sperrt, wenn das Taktsignal CLK den Pegel „1” hat, bleibt das interne Signal Q1 unverändert auf dem Pegel „0”. Erst mit dem Abfall des Taktsignals CLK auf den Pegel „0” zum Zeitpunkt t14 wird das erste Auffangregister L1 transparent und das interne Signal Q1 steigt auf den Pegel „1” an.
Durch den veränderten Pegel des internen Signals Q1 unterscheidet sich dieses vom Ausgangssignal Q, was bei der Exklusiv-ODER-Verknüpfung 2 dazu führt, dass das erste Signal S2 den Pegel „1” annimmt.
Damit steigt der Pegel des zweiten Signals S3 am Ausgang der UND-Verknüpfung 3 auf den Pegel „1” an, sobald das Taktsignal CLK zum Zeitpunkt t15 wieder auf den Pegel „1” ansteigt. Dadurch wird das zweite Auffangregister L2 transparent und das Ausgangssignal Q wird gesetzt.
Zum Zeitpunkt t16 fällt das Datensignal D auf den Pegel „0” ab, während des Taktsignals CLK auf dem Pegel „0” ist. Zu diesem Zeitpunkt ist das erste Auffangregister L1 transparent, sodass infolgedessen das interne Signal Q1 ebenfalls auf den Pegel „0” sinkt. Somit steigt das erste Signal S2 auf den Pegel „1”.
Zum Zeitpunkt t17 geht das Taktsignal CLK mit einer ansteigenden Flanke auf den Pegel „1”. Somit wird auch ausgangsseitig der UND-Verknüpfung 3 eine Taktflanke des Signals S3 bereitgestellt, die dazu führt, dass das zweite Auffangregister L2 transparent wird und das Ausgangssignal Q erneut gesetzt wird.
Diese Schaltungsanordnung unterscheidet sich von der Schaltungsanordnung in 2 dadurch, dass das erste Auffangregister L1 mit jedem Takt gesetzt wird, das zweite Auffangregister L2 jedoch nur dann, wenn das interne Signal Q1 und das Ausgangssignal Q sich unterscheiden, was von einem Wechsel des Datensignals D herrührt.
8 zeigt beispielhaft die Schaltungsanordnung dieses Ausführungsbeispiels als Flip-Flop. Im Folgenden wird lediglich auf die Unterschiede zu der bereits ausführlich dargestellten Schaltungsanordnung in 5 eingegangen.
Wesentlicher Unterschied ist, dass neben dem Schaltungsteil 113, das eine schaltungstechnische Ausbildung der UND-Verknüpfung 3 ist, und dem nachgeschalteten Inverter 102a zur Bereitstellung des inversen zweiten Signals nach der UND-Verknüpfung die Schaltungsteile 101 und 102 vorgesehen sind, die bereits aus der konventionellen Schaltungsanordnung gemäß 4 bekannt sind. Diese Schaltungsteile 101 und 102 dienen dazu, das Taktsignal CLK und das invertierte Taktsignal bereitzustellen. Das invertierte Taktsignal, das am ersten Knoten 201 und das Taktsignal am zweiten Knoten 202 ausgangsseitig dieser Schaltungsteile 101, 102 bereitgestellt werden, sind mit dem ersten Transmissionsgitter 105 derart gekoppelt, dass dieses transparent wird, wenn das Taktsignal CLK auf dem Pegel „0” ist. Auch erfolgt die Taktung der mit dem ersten Knoten 201 und dem zweiten Konten 202 gekoppelten Transistoren in den Schaltungsteilen 106 und 107 nunmehr in Abhängigkeit des dort anliegenden Taktsignals CLK und des inversen Taktsignals.
Die die Exklusiv-ODER-Verknüpfung ausbildenden Schaltungsteile 114, 115 sind anstatt mit dem Datensignal mit dem internen Signal gekoppelt, dass an fünften Knoten 205 ausgangsseitig des ersten Auffangregisters 104 bereitgestellt wird.
Somit umfasst diese Schaltungsanordnung mit geschütztem Taktsignal vier weitere Transistoren.

Claims

Schaltungsanordnung (9) mit – einem Dateneingang zum Anlegen eines Datensignals (D), – einem Setzeingang zum Anlegen eines Taktsignals (CLK), – einem Ausgang zum Bereitstellen eines Ausgangssignals (Q), und – einem Puffer (1) umfassend ein erstes Auffangregister (L1) mit einem ersten Auffangregistereingang (L11), der an den Dateneingang gekoppelt ist, einem zweiten Auffangregistereingang (L12) und einem Auffangregisterausgang (L13) und ein zweites Auffangregister (L2) mit einem ersten Auffangregistereingang (L21), der mit dem Auffangregisterausgang (L13) des ersten Auffangregisters (L1) gekoppelt ist, und einem Auffangregisterausgang (L23), der an den Ausgang gekoppelt ist, wobei der Setzeingang mit dem zweiten Auffangregistereingang (L12) des ersten Auffangregisters (L1) so gekoppelt ist, dass das erste Auffangregister (L1) mit jedem Takt des Taktsignals (CLK) gesetzt wird und das an seinem ersten Auffangregistereingang (L11) anliegende Datensignal (D) ausgangsseitig als pufferinternes Signal (Q1) bereitstellt, wenn das Taktsignal (CLK) einen vorgegebenen Zustand hat, und wobei das zweite Auffangregister (L2) das an seinem ersten Auffangregistereingang (L21) anliegende pufferinterne Signal (Q1) als Ausgangssignal (Q) bereitstellt, wenn sich der Zustand des pufferinternen Signals (Q1) und der Zustand des Ausgangssignals unterscheiden und das Taktsignal (CLK) einen anderen vorgegebenen Zustand hat.
Schaltungsanordnung (9) nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Auffangregister (L2) einen zweiten Auffangregistereingang (L22) umfasst.
Schaltungsanordnung (9) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Schaltungsanordnung eine Logik (2, 3) umfasst, wobei die Logik (2, 3) einen ersten Logikeingang (21), einen zweiten Logikeingang (22), einen dritten Logikeingang (32) und einen Logikausgang (33) umfasst, wobei der erste Logikeingang (21) an den Ausgang gekoppelt ist und der dritte Logikeingang (32) an den Setzeingang (92) gekoppelt ist.
Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass der zweite Logikeingang (22) an den Auffangregisterausgang (L13) des ersten Auffangregisters (L1) gekoppelt ist und der Logikausgang (33) an den zweiten Auffangregistereingang (L22) des zweiten Auffangregisters (L2) gekoppelt ist.
Schaltungsanordnung nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass der erste und zweite Logikeingang (21, 22) durch eine Exklusiv-ODER-Verknüpfung (2) gekoppelt sind, der eine UND-Verknüpfung (3) nachgeschaltet ist, an die eingangsseitig ferner der dritte Logikeingang (32) gekoppelt ist und die ausgangseitig an den Logikausgang (33) gekoppelt ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass einer der zweiten Auffangregistereingänge (L12, L22) invertierend ist.
Schaltungsanordnung (9) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Puffer (1) als Flip-Flop ausgebildet ist.
Schaltungsanordnung (9) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein erster Anschluss zum Anlegen eines Versorgungspotenzials (VS) vorgesehen ist.
Schaltungsanordnung (9) nach Anspruch 8, dadurch gekennzeichnet, dass ein zweiter Anschluss zum Anlegen eines Bezugspotenzials (GND) vorgesehen ist.
Schaltungsanordnung (9) nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die Exklusiv-ODER-Verknüpfung (2) ein erstes und ein zweites Gatter (114, 115) mit jeweils vier, in Reihe zwischen den ersten und zweiten Anschluss gekoppelten Transistoren (73, 74, 75, 76; 77, 78, 79, 80) umfasst.
Schaltungsanordnung (9) nach Anspruch 10, dadurch gekennzeichnet, dass die UND-Verknüpfung (3) ein drittes Gatter (113) mit zwischen den ersten und zweiten Anschlussgekoppelten Transistoren (41, 42, 71, 72) umfasst, deren Steueranschlüsse (410, 420, 710, 720) an die gekoppelten Ausgangsknoten (212) des ersten und zweiten Gatters (114, 115) sowie an den Setzeingang derart gekoppelt sind, dass an einem Ausgangsknoten der UND-Verknüpfung (3) ein erster Zustand anliegt, wenn der erste Zustand sowohl am Setzeingang als auch an den gekoppelten Ausgangsknoten (212) anliegt.
Schaltungsanordnung (9) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Rücksetzeingang (100) vorgesehen ist, um am Ausgang einen vorgegebenen Zustand zu setzen.
Schaltungsanordnung (9) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltungsanordnung (9) integriert ausgestaltet ist.
Verfahren zum Setzen eines Ausgangszustandes eines Ausgangssignals (Q), das an einem Ausgang einer Schaltungsanordnung (9) bereitgestellt wird, die umfasst: – einen Dateneingang zum Anlegen eines Datensignals (D), – einen Setzeingang zum Anlegen eines Taktsignals (CLK), – den Ausgang zum Bereitstellen des Ausgangssignals (Q), und – einen Puffer (1) umfassend ein erstes Auffangregister (L1) mit einem ersten Auffangregistereingang (L11), der an den Dateneingang gekoppelt ist, einem zweiten Auffangregistereingang (L12) und einem Auffangregisterausgang (L13) und ein zweites Auffangregister (L2) mit einem ersten Auffangregistereingang (L21), der mit dem Auffangregisterausgang (L13) des ersten Auffangregisters (L1) gekoppelt ist, und einem Auffangregisterausgang (L23), der an den Ausgang gekoppelt ist, wobei der Setzeingang mit dem zweiten Auffangregistereingang (L12) des ersten Auffangregisters (L1) gekoppelt ist, wobei bei dem Verfahren das erste Auffangregister (L1) mit jedem Takt des Taktsignals (CLK) gesetzt wird und das an dem ersten Auffangregistereingang (L11) des ersten Auffangregisters (L1) anliegende Datensignal (D) ausgangsseitig als pufferinternes Signal (Q1) bereitgestellt wird, wenn das Taktsignal (CLK) einen vorgegebenen Zustand hat, und bei dem von dem zweiten Auffangregister (L2) das an seinem ersten Auffangregistereingang (L21) anliegende pufferinterne Signal (Q1) als Ausgangssignal (Q) bereitgestellt wird, wenn sich der Zustand des pufferinternen Signals (Q1) und der Zustand des Ausgangssignals unterscheiden und das Taktsignal (CLK) einen anderen vorgegebenen Zustand hat.