DE4321315C1 - Takterzeugungsschaltung für taktgesteuerte Logikschaltungen - Google Patents

Description

Die Erfindung betrifft eine Takterzeugungsschaltung für Logikschaltungen mit taktgesteuerten Entkoppelstufen, die mittels Taktsignalleitungen an die Takterzeugungsschaltung angeschlossen sind. Derartige taktgesteuerte Logikschaltungen werden auch als dynamische oder synchronisierte Logikschaltungen bezeichnet. Die Verarbeitungsgeschwindigkeit hängt bei diesen Schaltungen nicht von der Signallaufzeit durch die einzelnen Logikstufen ab, sondern von der Periodendauer eines Taktsignals. Dabei können innerhalb einer einzigen Takteinheit auch mehrere Logikstufen als eine funktionelle Schaltungseinheit zusammenwirken, wobei innerhalb dieser Schaltungseinheit die Verarbeitung asynchron, entsprechend der technologieabhängigen Signallaufzeit der einzelnen Logikstufen, erfolgt. Die taktsynchronisierte Zuführung und Abgabe von Daten bei den einzelnen Logikstufen oder Schaltungseinheiten wird durch Entkoppelstufen gesteuert, wobei durch die Ausbildung des Taktsystems und der Entkoppelstufen sichergestellt ist, daß es am Eingang oder Ausgang zu keiner Datenkollision mit anderen Stufen kommt. Das Taktsystem bringt die Entkoppelstufen in einen Durchlaß- und einen Sperrzustand und stellt sicher, daß bei zu trennenden, insbesondere hintereinandergeschalteten Logikstufen oder Schaltungseinheiten die zugehörigen Entkoppelstufen niemals gleichzeitig im Durchlaßzustand sind.

Ein bekanntes Taktsystem, das in Verbindung mit taktgesteuerten Entkoppelstufen die gewünschte Synchronisierung bewirkt, ist der nichtüberlappende Zweiphasentakt. Er läßt sich beispielsweise durch logische Verkopplung aus einem höherfrequenten Taktsignal gewinnen.

Durch Auswertung der stets vorhandenen Laufzeiten bei logischen Stufen, können die nichtüberlappende Takte aber auch aus einem gleichfrequenten Taktsignal gebildet werden. In der Grundlagenveröffentlichung, Carver Mead und Lynn Conway, "Introduction to VLSI Systems", Verlag Addis Wesley Publishing Company, 1980, Seiten 229 bis 233, insbesondere Fig. 7.6(a) auf Seite 229 ist ein Schaltungsbeispiel für die Erzeugung des nichtüberlappenden Zweiphasentaktes nach dem zweiten Verfahren beschrieben. Der Nichtüberlappungsbereich kann durch die Hinzufügung von Invertern in den jeweiligen Taktleitungen weiter vergrößert und damit gegen Schaltungs- und Takttoleranzen sicherer gemacht werden. Ein derartiger Zweiphasentaktgenerator ist in EP-A 0 418 419 (= ITT Case: M. F. Ullrich 14), Fig. 1 dargestellt.

Aus "Elektronikpraxis", Nr. 1, Januar 1983, Seite 91 ist eine Takterzeugungsschaltung mit einer Verriegelungsschaltung bekannt, die mittels eines Verriegelungssignals die Taktsignalleitung in einen definierten Pegelzustand schaltet, vgl. den Oberbegriff des Anspruchs 1. Die beschriebene Verriegelungsschaltung dient dazu, daß beim Abschalten und Wiedereinsetzen als Taktsignale stets nur ganze Impulse abgegeben werden, damit das Puls-Pausenverhältnis genau definiert bleibt.

Als taktgesteuerte Entkoppelstufen eignen sich insbesondere Logikstufen mit zusätzlichen Schaltereinrichtungen für die Taktsignale. Das einfachste Beispiel ist ein getakteter Inverter aus vier in Serie geschalteten p- und n-Kanal- Transistoren. Eine andere Entkoppelstufe ist ein Transfergate aus einem parallelgeschalteten n- und p-Kanal- Transistorpaar, das als elektronischer Längsschalter in die Signalleitung eingefügt ist. Andere taktgesteuerte Entkoppelstufen sind dem Fachmann geläufig, ebenso Taktsysteme mit mehr als zwei Taktphasen.

Ein Nachteil bei taktgesteuerten Entkoppelstufen besteht in der Regel darin, daß beim Ausbleiben des Taktes die Ausgänge der Entkoppelstufen langsam in einen schwebenden Spannungszustand übergehen, der je nach den vorhandenen Leckströmen mehr oder weniger in der Mitte zwischen dem positiven und negativen Versorgungspotential liegt. Die am Ausgang der Entkoppelstufe angeschlossenen Logikstufen oder Schaltungseinheiten sehen dabei ein Ansteuerpotential, das im normalen Betriebszustand mit einem "1"- oder "0"-Pegel nicht vorgesehen ist und nur kurzzeitig beim Signalwechsel durchlaufen wird. Dies kann zu undefinierten Betriebszuständen führen und Störungen verursachen, die bereits während des taktfreien Betriebszustandes oder erst später beim Wiedereinschalten der Takte auftreten. Besonders störend ist es, wenn die angeschlossenen Logikstufen oder Schaltungseinheiten durch dieses schwebende Ansteuerpotential in einen Zustand gelangen, bei dem stationär ein Querstrom zwischen der positiven und negativen Versorgungsquelle fließt. Dieser Querstrom tritt im normalen Betriebsablauf nicht oder höchstens nur sehr kurzzeitig während der Schaltflanken auf, wenn das Ansteuersignal von einem Logikzustand in den anderen übergeht. Ein stationärer Querstrom kann dann so groß werden, daß die zugehörige, eventuell interne Spannungsversorgung überfordert wird.

Durch das Abschalten der Takte, mindestens in Teilbereichen einer integrierten Schaltung, soll über einen Standby- Betrieb eine Stromreduzierung bewirkt werden, bei dem der größte Teil der Schaltung in einer stromsparenden, also taktfreien Wartestellung verharrt. Das Abschalten der Takte ist aber auch beim Einschalten der Versorgungsspannung sinnvoll, wenn der Takt erst dann einsetzt, sobald die Versorgungsspannung ausreichend hoch ist. Fließt während dieser Anlaufphase ein unkontrollierter Querstrom, dann wird der Anlauf verzögert und die Versorgungsspannungsquelle kann im schlimmsten Fall durch Überlastung auf einem niederen Spannungswert hängen bleiben. Zudem wird in der Regel beim Einschalten eine interne Konfigurierung (= power-on reset) ausgelöst, die vor dem Einsetzen der Takte abgeschlossen sein sollte.

Es ist daher Aufgabe der im Anspruch 1 angegebenen Erfindung eine Schaltung für taktgesteuerte Logikschaltungen anzugeben, die im taktfreien Zustand die Querstrompfade in der logischen Schaltung verhindert. Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen definiert.

Die Lösung der genannten Aufgabe erfolgt durch eine Verriegelungsschaltung, die in Verbindung mit der Takterzeugungsschaltung die Taktsignalleitungen während eines Verriegelungsbetriebs zwangsweise in einen Zustand bringt, bei dem die Ausgänge der Entkoppelstufen auf ein Verriegelungspotential, das dem ersten oder zweiten Logikpotential entspricht, durchgeschaltet sind. Diese Durchschaltung bewirkt, daß die Eingänge der angeschlossenen Logikstufen oder Schaltungseinheiten mit einem definierten "0"- oder "1"-Potential angesteuert werden. Damit kann sich kein undefinierter Betriebszustand einstellen und der Querstrompfad in den einzelnen Schaltungen ist sicher unterbunden. Ein weiterer Vorteil der zwangsweisen Steuerung der Entkoppelstufen besteht darin, daß alle Entkoppelstufen im leitenden Zustand, also durchgängig sind, wodurch eine unmittelbare Konfiguration der gesamten Schaltung möglich ist. Dies erlaubt eine sehr schnelle Resetfunktion, weil sich die logischen Zustände ohne Taktverzögerung über die leitenden Entkoppelstufen ausbreiten können. In Abhängigkeit vom Eingangssignal sind sämtliche Logikzustände der einzelnen Stufen definiert. Datenkollisionen an einzelnen Schaltungsknoten dürfen dabei aber nicht auftreten. Schließlich ermöglicht die zwangsweise Taktverriegelung, daß für Testzwecke, z. B. zur Messung der Ruhestromaufnahme, dynamische Logikschaltungen wie statische Logikschaltungen im taktfreien Zustand behandelt werden können.

Die Erfindung und vorteilhafte Ausführungsbeispiele werden nun anhand der Figuren der Zeichnung näher erläutert:

Fig. 1 zeigt schematisch einen Ausschnitt aus einer getakteten CMOS-Schaltung, die dem Stand der Technik entspricht,

Fig. 2 zeigt als Schaltbild ein vorteilhaftes Ausführungsbeispiel der Erfindung anhand eines Zweiphasentaktgenerators mit einer Verriegelungsschaltung,

Fig. 3 zeigt im Zeitdiagramm einige Signalverläufe der Schaltungsanordnung nach Fig. 2,

Fig. 4 zeigt eine äquivalente Schaltung zu Fig. 1 unter Verwendung von Transfergates für die Entkoppelstufen,

Fig. 5 zeigt im Zeitdiagramm den Verlauf eines nichtüberlappenden Zweiphasentaktes unter Einwirkung der Verriegelungsschaltung nach der Erfindung,

Fig. 6 zeigt die Anwendung der Erfindung bei einer Taktteilerschaltung und

Fig. 7 zeigt im Zeitdiagramm einige zugehörige Signalverläufe.

In Fig. 1 ist eine ganz einfache, getaktete Logikschaltung als Schaltungsbeispiel dargestellt, nämlich die Hintereinanderschaltung von einem ersten getakteten Inverter n1, einem ersten nichtgetakteten Inverter n2, einem zweiten getakteten Inverter n3 und einem zweiten nichtgetakteten Inverter n4. Die einzelnen Stufen entsprechen dabei üblichen Ausführungsformen. Der erste getaktete Inverter n1 enthält eine Serienschaltung aus zwei p- und zwei n-Kanal-Transistoren. Die Gate-Anschlüsse der beiden äußeren, komplementären Transistoren sind zusammengeschaltet und bilden den Signaleingang für das Eingangssignal s1. Die Gate-Anschlüsse des innenliegenden p- und n-Kanal-Transistors sind gegenphasig mit dem ersten Taktsignalpaar CI, CIQ gespeist. Das zugehörige, nichtüberlappende zweite Taktsignalpaar wird durch die beiden Taktsignale CO, COQ gebildet, die den beiden Takteingängen des zweiten getakteten Inverters n3 zugeführt sind. Dieser ist identisch zum ersten getakteten Inverter n1. Der Ausgang des ersten getakteten Inverters n1 wird durch den Verbindungsknoten der beiden inneren Transistoren gebildet. Wenn die beiden Takttransistoren durchgeschaltet, also leitend sind, dann liegt die Ausgangsspannung u1 auf hohem oder niederem Potential, je nach dem Logikzustand des Eingangssignals s1. Das hohe Potential, der logische Zustand "1", entspricht in der Regel der positiven Versorgungsspannung VDD und das niedere Potential, der logische Zustand "0", dem unteren Versorgungspotential VSS, das üblicherweise das Massepotential darstellt. Im folgenden werden die Taktsignale vereinfacht auch als CI-, CIQ-, CO- und COQ-Takt bezeichnet. Ferner wird statt der jeweiligen Taktsignalpaare vereinfachend gelegentlich nur der zugehörige nichtinvertierte Takt angegeben.

An den Ausgang des ersten getakteten Inverters n1 ist der Eingang einer nichtgetakteten Logikstufe, die hier durch den ersten nichtgetakteten Inverter n2 gebildet ist, angeschlossen. Dieser Inverter besteht im einfachsten Fall aus der Serienschaltung eines p- und eines n-Kanal- Transistors zwischen der positiven und negativen Versorgungsspannung VDD bzw. VSS. Zur Verdeutlichung ist die Eingangskapazität des Inverters n2 als Ersatzkapazität c1 dargestellt.

An den Ausgang des ersten nichtgetakteten Inverters n2 schließt sich der Signaleingang des zweiten getakteten Inverters n3 an, dessen Ausgangsspannung u2 auf den Eingang des zweiten nichtgetakteten Inverters n4 geführt ist und an dessen Ausgangsklemme das Ausgangssignal s2 abgreifbar ist. Die kapazitive Belastung der Ausgangsklemme des zweiten getakteten Inverters n3 ist durch eine angeschlossene Ersatzkapazität c2 verdeutlicht. Die Ansteuerung des ersten getakteten Inverters n1 mit dem ersten Takt CI, CIQ und die Ansteuerung des zweiten getakten Inverters n3 mit dem zweiten Takt CO, COQ bewirkt, daß der erste getaktete Inverter n1 nur dann leitend sein kann, wenn der zweite getaktete Inverter n3 gesperrt ist. Und der zweite getaktete Inverter n3 kann nur leitend sein, wenn der erste getaktete Inverter n1 gesperrt ist. Für den kurzen Nichtüberlappungsbereich des Zweiphasentaktsystems sind beide getakteten Inverter n1, n3 gesperrt.

Die beiden getakteten Inverter n1, n3 vereinigen in Fig. 1 eine Logik- und Entkoppelfunktion und dienen somit als Entkoppelstufen. Das Wechselspiel der Entkoppelstufen in Verbindung mit dem nichtüberlappenden Zweiphasentakt bewirkt, daß das Eingangssignal s1 nur dann auf den ersten nichtgetakteten Inverter n2 durchgreifen und seinen logischen Zustand verändern kann, wenn der erste nichtgetaktete Inverter n2 vom zweiten nichtgetakteten Inverter n4 entkoppelt ist. Im anderen Fall würde die Information des zweiten nichtgetakteten Inverters n4 verloren gehen, weil das Eingangssignal s1 ohne Beachtung des logischen Zustandes des ersten nichtgetakteten und des zweiten getakteten Inverters n2 bzw. n3 direkt auf den zweiten nichtgetakteten Inverter n4 durchgreifen könnte.

Im Sperrzustand der getakteten Inverter n1, n3 wird das während der leitenden Taktphase eingestellte Ausgangspotential u1 bzw. u2 durch die jeweilige Ersatzkapazität c1 bzw. c2 festgehalten und damit gespeichert. Durch stets vorhandene Leckströme ändert sich jedoch das jeweilige Potential u1 bzw. u2, so daß der Sperrzustand nicht zu lange anhalten darf, wenn sich die Ausgangsspannung u1 bzw. u2 nur unwesentlich ändern soll. Wandert nämlich die Ausgangsspannung u1 bzw. u2 in den mittleren Bereich der Versorgungsspannung, dann werden beim p- und n-Kanal-Transistor des nichtgetakteten Inverters n2 bzw. n4 die jeweiligen Schwellenspannungen überschritten und es flieht ein erster Querstrom i1 im ersten nichtgetakteten Inverter n2 bzw. ein zweiter Querstrom i2 im zweiten nichtgetakteten Inverter n4. Diese Querströme i1, i2 sollen nach der Erfindung sicher verhindert werden. Bei dynamischen Speicherschaltungen tritt ein ähnliches Problem auf, die Beseitigung erfolgt dort jedoch durch Rückkopplungsschaltungen, die im Speicherzustand das Potential am Eingang der Speicherstufen durch ein rückgeführtes Signal festhalten.

Eine zu Fig. 1 sehr ähnliche Schaltung ist in Fig. 4 dargestellt. Sie entspricht der Reihenschaltung der vier Inverter n1 bis n4 aus Fig. 1, wobei lediglich die getakteten Inverter n1, n3 jeweils durch die Serienschaltung von einem nichtgetakteten Inverter und einem Transfergate tr1 bzw. tr2 ersetzt sind. Dabei übernimmt das Transfergate die Entkopplungsfunktion des getakteten Inverters.

Die Erfindung lehrt, daß die Pegel der Taktleitungen t1 (vgl. Fig. 2) zwangsweise durch die Takterzeugungsschaltung so eingestellt werden, daß alle Entkoppelstufen n1, n3 bzw. tr1, tr2 in den leitenden Zustand gebracht werden. Bei der Logikschaltung L von Fig. 2 und bei den dargestellten Entkoppelstufen der Fig. 1, 2 und 4 sind die CI- und CO- Takteingänge mit "1" und die CIQ- und COQ-Takteingänge mit "0" zu speisen. Damit sind alle Entkoppelstufen leitend. Bei einem Taktsystem mit mehr als zwei Takten müssen die Verriegelungspotentiale ebenfalls alle Entkoppelstufen leitend schalten. Wenn eine Entkoppelstufe ohne gegenphasige Taktsignale auskommt, dann reicht selbstverständlich die Zuführung desjenigen Taktsignals, das den leitenden Zustand bewirkt, aus.

In Fig. 2 ist am Beispiel eines Zweiphasentaktgenerators tt dargestellt, wie die Takterzeugungsschaltung mittels einer einfachen Verriegelungsschaltung V die vier Taktleitungen t1 für die taktgesteuerte Logikschaltung L zwangsweise in den Verriegelungszustand bringen kann. Ein Taktgenerator tg erzeugt als Systemtakt c1 ein Rechtecksignal mit einem Impuls-Pausenverhältnis 1 : 1. Dieser Systemtakt speist den Zweiphasentaktgenerator tt, der ein nichtüberlappendes Zweiphasentaktsystem aus vier Taktsignalen erzeugt, wobei jeweils zwei Taktsignale gegenphasig als Taktsignalpaar CI, CIQ bzw. CO, COQ ausgebildet sind.

Aus dem Systemtakt c1 wird mittels eines Inverters ein invertierter Systemtakt c1′ gebildet. Dieser speist den ersten Eingang eines ersten UND-Gatters g1, dessen Ausgang mit einer Kette aus drei Invertern gekoppelt ist und an deren Ausgang der CO-Takt abgreifbar ist. Ein zweites UND- Gatter g2 ist an seinem ersten Eingang mit dem Systemtakt c1 gespeist und am Ausgang ist es mit einer Kette aus drei Invertern gekoppelt, an deren Ausgang der CI-Takt abgreifbar ist. Aus dem CO-Takt wird mittels eines Inverters der COQ-Takt gebildet, der auch auf einen zweiten Eingang des zweiten UND-Gatters g2 zurückgeführt ist. Ebenso wird aus dem CI-Takt mittels eines Inverters der CIQ-Takt gebildet, der ebenfalls auf einen zweiten Eingang des ersten UND-Gatters g1 zurückgeführt ist. Die Signallaufzeit über die vier Inverter und die Sperrung/Freigabe der Takte mittels der Gatter g1, g2 stellen sicher, daß der Nichtüberlappungsbereich der beiden Taktsignalpaare CO, COQ und CI, CIQ grob genug ist, vgl. auch Fig. 3.

Die Verriegelungsschaltung V besteht beim Ausführungsbeispiel von Fig. 2 aus einer einfachen Ergänzung des Zweiphasentaktgenerators tt. Die Steuerfunktion für den Verriegelungszustand übernimmt ein Verriegelungssignal v, das über jeweils eine Torschaltung die Signalpfade für die beiden Takte CI, CO steuert. Das Ausgangssignal des ersten UND-Gatters g1 und das Verriegelungssignal v sind über ein erstes NOR-Gatter g3 zusammengeführt, wobei der Ausgang des NOR-Gatters die Inverterkette für den CO-Takt ansteuert. Entsprechend ist das Ausgangssignal des zweiten UND-Gatters g2 und das Verriegelungssignal v über ein zweites NOR-Gatter g4 zusammengeführt, dessen Ausgang die Inverterkette für den CI-Takt ansteuert. Das Verriegelungssignal v bewirkt in Verbindung mit den beiden NOR-Gattern g3, g4 als Torschaltung, daß immer wenn das Verriegelungssignal v auftritt, der erste und zweite Takt CI, CO in den Verriegelungszustand, hier der "1" -Pegel, gelangen. Dies entspricht der Durchschaltbedingung für die Entkoppelstufen in Fig. 1, Fig. 2 und Fig. 4. Die Ausbildung der Gatter der Verriegelungsschaltung V in Fig. 2 stellt ein besonders vorteilhaftes Ausführungsbeispiel für die Realisierung in CMOS-Technik dar. Selbstverständlich ist es in das Belieben des Fachmannes gestellt, andere Schaltungen für die Verriegelungsschaltung vorzusehen oder die Verriegelung an einer anderen Stelle der jeweils verwendeten Takterzeugungsschaltung vorzunehmen.

Das Verriegelungssignal v kann aus anderen Schaltungsteilen, hier beispielsweise einer Steuereinrichtung st, oder von extern zugeführt werden. Im Ausführungsbeispiel von Fig. 2 erzeugt die Steuereinrichtung st ein Reset-Signal res beim Einschalten des Versorgungsnetzes oder ein Standby-Signal sb, wenn ein Warte- oder Bereitschaftsbetrieb (= Standby-Betrieb) eingeleitet werden soll. Jedes dieser Signale res, sb löst mittels eines dritten NOR-Gatters g5 und eines fünften Inverters n5 das Verriegelungssignal v aus.

Die Anstiegs- und Abstiegsflanken des Reset-Signals res und des Standby-Signals sb sind in der Regel zeitlich undefiniert und können mehrfach hin- und herschalten. Für die interne Signalverarbeitung in der Logikschaltung L ist in vielen Fällen jedoch ein zeitlich definierter Abschaltzeitpunkt erforderlich, der phasenmäßig auf das verwendete Taktsystem bezogen sein soll. Diese Synchronisation erfolgt in Fig. 2 mittels einer Synchronisierstufe sy. Das Verriegelungssignal v wird hierzu einer Verzögerungsstufe dt zugeführt, welche an ihrem Ausgang einen um einige Takte verlängerten "1"-Pegel ihres Eingangssignals liefert. Kurze "0"-Pegel werden von ihr unterdrückt. Der Eingang und der Ausgang der Verzögerungsstufe dt sind jeweils mit einem Eingang eines vierten NOR-Gatters g6 verbunden, dessen Ausgang einen sechsten Inverter n6 speist, der mit dem Eingang eines dritten getakteten Inverters n7 verbunden ist. Bereits beim ersten Auftreten gelangt somit das Verriegelungssignal v an den Eingang des dritten getakteten Inverters n7, der vom CI-Takt gesteuert ist. Unmittelbar an diesen Inverter n7 schließt sich ein weiterer, vierter getakteter Inverter n8 an, der vom CO-Takt gesteuert ist. Zur Signalverstärkung und Entkopplung folgen noch zwei weitere Inverterstufen, an deren Ausgang ein internes Reset-Signal resi abzugreifen ist. Die Abschaltflanke des internen Reset-Signals resi ist somit immer mit dem zweiten Takt CO gekoppelt, wobei die Signallaufzeit durch die beiden nachfolgenden Inverter noch hinzuzurechnen ist. Die Verzögerungsstufe dt bewirkt, daß die Abschaltflanke des internen Resetsignals resi für einige CI- und CO-Takte gegenüber der auslösenden Abschaltflanke des Verriegelungssignals v verzögert und auf den CO-Takt synchronisiert wird. Die zugehörigen Signalverläufe sind in Fig. 3 und Fig. 5 schematisch dargestellt.

In Fig. 3 ist anhand der Signalverläufe die Taktsignalerzeugung beim Zweiphasentaktgenerator tt nach Fig. 2 dargestellt. Die ersten beiden Zeilen zeigen den Systemtakt c1 und den invertierten Systemtakt c1′. Die nächsten beiden Zeilen zeigen das zweite Taktsignalpaar CO, COQ und die nächsten beiden Zeilen das erste Taktsignalpaar CI, CIQ. Die vorletzte Zeile zeigt den Einsatz des Verriegelungssignals v zum Verriegelungszeitpunkt tv, und die letzte Zeile gibt die Zeitachse t an. Im Diagramm bezeichnen die ausgezogenen Pfeile die Wirkungsrichtung vom auslösenden Ereignis auf die bewirkte Signaländerung. Die gestrichelt dargestellten Pfeile bezeichnen ebenfalls ein auslösendes Ereignis und seine Wirkung, aber der Signalfluß erfolgt in der Regel nur über eine einzige logische Stufe, z. B. einen Inverter, so daß die Signallaufzeit klein ist.

Die Abstiegsflanke beim invertierten Systemtakt c1′ am Eingang 1 des ersten UND-Gatters g1 löst beispielsweise entsprechend dem Pfeil 1 die Abstiegsflanke des CO-Taktes aus. Der CIQ-Takt am Eingang 2 liegt währenddessen auf dem "1"-Potential. Die Anstiegsflanke des auf den zweiten Eingang des zweiten UND-Gatters g2 zurückgeführten COQ- Taktes löst entsprechend dem Pfeil 2 die Anstiegsflanke des CI-Taktes aus. Der COQ-Takt am Eingang 2 liegt währenddessen auf dem "1"-Potential. Die Abstiegsflanke des Systemtaktes c1 löst über den ersten Eingang des zweiten UND-Gatters g2 entsprechend dem Pfeil 3 die Abstiegsflanke des CI-Taktes aus. Der auf den zweiten Eingang des ersten UND-Gatters g1 zurückgeführte CIQ-Takt löst entsprechend dem Pfeil 4 die Anstiegsflanke des CO-Taktes aus. Die Situation bei Pfeil 5 ist genau identisch zur Situation bei Pfeil 1 - damit ist der gesamte Zweiphasentaktzyklus durchlaufen. Aus Fig. 3 geht deutlich hervor, wie durch Ausnutzung der Signallaufzeiten und die Verwendung geeigneter Torschaltungen aus dem rechteckförmigen Systemtakt c1 ein nichtüberlappender Zweiphasentakt gewonnen wird.

Die Auswirkung des Verriegelungssignals v, das zum Verriegelungszeitpunkt tv von dem "0"- in den "1" -Zustand übergeht, wird durch die Pfeile 6 und 7 dargestellt. Zum Verriegelungszeitpunkt tv befindet sich das erste Taktsignalpaar CI, CIQ im falschen Spannungszustand. Mittels des zweiten NOR-Gatters g4, dessen einem Eingang das Verriegelungssignal v zugeführt ist, wird der Spannungszustand entsprechend dem Pfeil 6 geändert. Das zweite Taktsignalpaar CO, COQ hat zum Verriegelungszeitpunkt tv das richtige Potential, so daß entsprechend dem Pfeil 7 der Spannungszustand mittels des ersten NOR-Gatters g3 nicht geändert wird. Der Verriegelungszustand wird bei den einzelnen Takten durch eine verstärkte Linie hervorgehoben.

Fig. 4 ist, wie bereits beschrieben, ein Äquivalent zur Schaltung von Fig. 1. Den beiden getakteten Invertern n1, n3 von Fig. 1 entsprechen die beiden Transfergates tr1, tr2 mit jeweils einem nichtgetakteten Inverter. Wenn das erste Transfergate tr1 gesperrt ist, dann kann bei längerer Dauer dieses Zustands ohne die Taktverriegelung nach der Erfindung ein Querstrom durch den Inverter n2 fliegen. Das gleiche gilt für das Transfergate tr2 und die beiden nachfolgenden Inverter.

Fig. 5 zeigt im Zeitdiagramm einige Signalverläufe des Ausführungsbeispiels von Fig. 2. Hierbei wird die Funktionsweise der Verriegelungsschaltung V und der Synchronisierstufe sy im Zusammenhang mit einem Zweiphasentakterzeugungssystem deutlich erkennbar, so daß sich das Prinzip ohne weiteres auch auf andere Taktsysteme übertragen läßt. In den Signalverläufen stellen die mit einem liegenden Kreuz bezeichneten Bereiche undefinierte Signalzustände dar, in denen gegebenenfalls ein instabiles Hinundherschalten möglich ist. In den Abschnitten a bis c wird der Einschalt-Anlaufbereich (= power-on-reset-Betrieb) und in den Abschnitten d bis f der Warte- oder Bereitschaftsbetrieb (= Standby-Betrieb) dargestellt.

Im Zeitabschnitt 0 bis 1 ist die Versorgungsspannung noch so klein, daß alle Signale auf dem Nullpegel liegen. Im Zeitabschnitt 1 bis 4 können infolge der angestiegenen Versorgungsspannung Teile der Schaltung bereits in Betrieb sein, so daß einige Signale hier einen undefinierten Zustand annehmen können. Das Reset-Signal res sollte daher möglichst früh im stabilen "1"-Zustand sein. Dies wird zum Zeitpunkt 3 erreicht, wodurch auch die Takte CI, CIQ, CO, COQ ab dem Zeitpunkt 3 zwangsweise den Verriegelungszustand angenommen haben. Dies erfolgt unabhängig davon, ob der Systemtakt c1 schon vorhanden oder nicht vorhanden ist. Im Intervall 1 bis 3 zwingt das instabile Reset-Signal nur gelegentlich die Takte in den Verriegelungszustand. Der stabile Systemtaktbetrieb c1 wird zum Zeitpunkt 4 erreicht, wobei das Zeitintervall 3 bis 4 im Vergleich zum Zeitintervall 1 bis 3 relativ lang sein kann. Zwischen den Zeitpunkten 3 und 5 ist der Verriegelungszustand stabil und alle Logikzustände bzw. Signale sind bis auf den alternierenden Systemtakt c1 gleichsam eingefroren.

Im Abschnitt b wird der Anlaufbereich beendet, indem das Reset-Signal zwischen den Zeitpunkten 5 und 6 wieder seinen "0"-Zustand annimmt. Dies kann ziemlich undefiniert erfolgen. Das interne Reset-Signal resi bleibt infolge der internen Verzögerung in seinem stabilen "1" -Zustand. Da in Fig. 2 das Verriegelungssignal v im Anlauffall direkt an das Reset-Signal res gekoppelt ist, sind die Takte CI, CIQ, CO, COQ im Zeitintervall 5 bis 6 ebenfalls undefiniert. Erst ab dem Zeitpunkt 6 stellt der Zweiphasentaktgenerator tt den nichtüberlappenden Zweiphasentakt wieder ordnungsgemäß zur Verfügung.

Die definierte Abschaltflanke des internen Reset-Signals resi erfolgt zum Zeitpunkt 7 und wird entsprechend der Synchronisierstufe sy durch die Anstiegsflanke des CO- Taktes ausgelöst, vgl. den Pfeil 8. Damit wird für sämtliche Schaltungsbereiche der Anlaufzustand beendet.

Der Normalbetrieb wird zum Zeitpunkt 8 durch einen Warte- oder Bereitschaftsbetrieb unterbrochen, der durch das Standby-Signal sb ausgelöst wird. Eine gegebenenfalls vorhandene Instabilität dieses Signals ist zum Zeitpunkt 9 beendet, so daß spätestens ab diesem Zeitpunkt die Taktsignale CI, CIQ, CO, COQ in den stabilen Verriegelungszustand übergehen. Der Systemtakt cl ist unabhängig davon, er kann z. B. ab dem Zeitpunkt 4 ständig weiterlaufen. Der Wartezustand wird im Bereich e zwischen den Zeitpunkten 10 und 11 beendet, indem das Standby-Signal wieder seinen "0"-Zustand annimmt. Das von ihm abhängige interne Reset-Signal resi bleibt infolge der internen Verzögerung im stabilen "1"-Zustand. Der nichtüberlappende Zweiphasentakt beginnt ab dem Zeitpunkt 11 wieder regulär zu laufen. Die undefinierte Anstiegsflanke des internen Reset-Signals resi in den Zeitintervallen 1 bis 3 und 8 bis 9 entspricht dem undefinierten Zustand des Verriegelungssignals v, dessen kurzzeitige "1" -Zustände die Verriegelungsschaltung V zeitweilig aktivieren. Dadurch wird die Synchronisierstufe sy für das Verriegelungssignal v unmittelbar durchlässig.

Zum Zeitpunkt 12 wird der Wartezustand für die gesamte Schaltung beendet, indem das interne Reset-Signal resi definiert in den "0" -Zustand übergeht. Dieser Übergang wird in der Synchronisierstufe sy von der Anstiegsflanke des CO- Taktes ausgelöst, vgl. den Pfeil 9. Nach dem Zeitpunkt 12 sind alle Schaltungsteile wieder im normalen, getakteten Betriebszustand.

Fig. 6 zeigt ein Schaltungsbeispiel, bei dem die Taktverriegelung und das interne Reset-Signal resi verwendet wird. Es handelt sich um eine Taktteilerschaltung, die als Ausgangssignal s8 einen Takt mit der halben Frequenz des Zweiphasentaktes CI, CO abgibt. Das Ausgangssignal s8 geht durch Invertierung aus einem Zwischensignal s7 hervor, dessen Zeitdiagramm in Fig. 7 dargestellt ist. Ein Triggersignal tr löst mit einem negativen Impuls über ein fünftes NOR-Gatter g7 einen positiven Impuls s3 aus, der über ein sechstes NOR-Gatter g8 einem getakteten Inverter n1 zugeführt wird, der vom CI- Takt leitend gesteuert wird, vgl. auch Fig. 7. Die Anordnung der hintereinandergeschalteten Inverter n1, n2, n3, n4 ist dabei identisch zur Schaltung von Fig. 1 und muß daher nicht nochmals erläutert werden. Das Ausgangssignal s7 des zweiten getakteten Inverters n3 ist auf ein siebtes NOR-Gatter g9 geführt, dessen Ausgangssignal s9 auf einen weiteren Eingang des sechsten NOR-Gatters g8 zurückgeführt ist. Es liegt somit eine Rückkopplungsschleife vor, die mittels des Inverters n4 den gewünschten Ausgangstakt s8 erzeugt. Die Unterbrechung der Teilerfunktion erfolgt durch das interne Reset-Signal resi, das das Signal s3 mittels des NOR-Gatters g7 zwangsweise auf das "0" -Potential zieht und damit das Triggersignal tr unwirksam macht. Gleichzeitig wird entsprechend der Erfindung der Verriegelungszustand für die Entkoppelstufen n1, n3 hergestellt.

Im Verriegelungszustand ist der erste und zweite getaktete Inverter n1, n3 leitend, so daß anstatt des beabsichtigten Standby-Betriebs über die Rückführung ein höchst aktiver Ring-Oszillator mit einem hochfrequenten Ausgangssignal s8 entstehen würde. Dieser unerwünschte Rückführungspfad wird durch das interne Reset-Signal resi mittels des siebten NOR-Gatters g9 gesperrt. Ein "1"-Pegel des internen Reset- Signals resi erzwingt einen "0" -Pegel des rückgeführten Signals s9, wodurch die Rückführung unterbunden wird.

Die Wirkungsweise der Schaltung von Fig. 6 wird anhand einiger Signalabläufe in Fig. 7 verdeutlicht. Die durchgezogenen oder die gestrichelt dargestellten Pfeile zeigen wieder wie in Fig. 5, welches das auslösende Ereignis ist und auf welches Signal es eine Auswirkung hat. Von dem Zweiphasentaktsystem ist lediglich der CI- und der CO-Takt dargestellt. Zum Verriegelungszeitpunkt tv geht der Zweiphasentakt CI, CO in seinen Verriegelungszustand über. Der besseren Übersicht wegen ist der undefinierte Zwischenbereich, vgl. in Fig. 5 die Zeitbereiche 1 bis 3 oder 8 bis 9, nicht dargestellt. Die Sperrwirkung des internen Reset-Signals resi auf den Rückkopplungspfad wird am Signalverlauf s9 deutlich, der ab dem Verriegelungszeitpunkt tv einen "0" -Pegel annimmt.

Claims (6)

1. Takterzeugungsschaltung für Logikschaltungen (L), die mittels Taktsignalleitungen (t1) an die Taktsignale (CI, CIQ, CO, COQ) liefernde Takterzeugungsschaltung (tt) angeschlossen sind, wobei die Takterzeugungsschaltung (tt) eine Verriegelungsschaltung (V) enthält, um während eines von einem Verriegelungssignal (v, res, sb) gesteuerten Verriegelungsbetriebs die Taktsignalleitungen (t1) zwangsweise in einen Zustand zu bringen, bei dem die angeschlossenen Logikschaltungen (L) auf einen ersten oder zweiten Logikpegel ("1", "0") durchgeschaltet sind, dadurch gekennzeichnet, daß die Logikschaltungen (L) mindestens teilweise dynamische Logikschaltungen mit taktgesteuerten Entkoppelstufen (n1, n3; tr1, tr2) enthalten, die im Verriegelungsbetrieb mittels des jeweiligen Potentials der Taktsignalleitungen (t1) in einen querstromfreien Betriebszustand gesteuert sind, der während der gesamten Dauer des Verriegelungsbetriebs stabil bleibt.

2. Takterzeugungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Verriegelungssignal (v) mit einem Resetsignal (res) verkoppelt ist, das von einer Steuereinrichtung (st) während eines Einschalt- Anlaufbereichs (a, b) erzeugt wird.

3. Takterzeugungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Verriegelungssignal (v) mit einem Standby-Signal (sb) verkoppelt ist, das von einer Steuereinrichtung (st) während eines Standby-Betriebs (d, e) erzeugt wird.

4. Takterzeugungsschaltung nach Anspruch 1, bei dem die Verriegelungsschaltung (V) für jede Taktsignalleitung (t1) oder für jedes Taktsignalleitungspaar mindestens eine logische Schaltung (g3, g4) zur Verknüpfung des jeweiligen Taktsignals (CI, CIQ, CO, COQ) und des Verriegelungssignals (v, res, sb) enthält.

5. Takterzeugungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Verriegelungssignal (v, res, sb) einer Synchronisierstufe (sy) zugeführt ist, die ein internes Resetsignal (resi) mit einer definierten und mit einem der Taktsignale (CO) synchronisierten Abschaltflanke erzeugt.

6. Takterzeugungsschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Synchronisierstufe (sy) eine Störunterdrückungsschaltung (dt, g6, n6, n7, n8) für das Verriegelungssignal (v) enthält, die ein instabiles Hinundherschalten des Verriegelungssignals in seiner Auswirkung auf die Logikschaltung (L), insbesondere durch die Synchronisation der Abschaltflanke des internen Resetsignals (resi), unterdrückt.