DE102007009525A1

DE102007009525A1 - Konzept zum Erzeugen eines versorgungsspannungsabhängigen Taktsignals

Info

Publication number: DE102007009525A1
Application number: DE102007009525A
Authority: DE
Inventors: Uwe Dr.-Ing. Weder
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-02-27
Filing date: 2007-02-27
Publication date: 2008-09-04
Anticipated expiration: 2027-02-28
Also published as: DE102007009525B4; US20080204158A1

Abstract

Eine integrierte Schaltung (20), mit einer Logikschaltung (22) mit Logikelementen in einem Signalpfad, der eine Signalausbreitungsdauer hat, wobei die Logikelemente von einer Versorgungsspannung (VDD) abhängige Schaltzeiten (tschalt) aufweisen, und mit einem Eingang (27) für ein Taktsignal und einer Oszillatorschaltung (24), die Oszillatorelemente (30) aufweist, die von der Versorgungsspannung (VDD) abhängige Schaltzeiten (tschalt) aufweisen, so dass eine Frequenz (fclk) des Taktsignals abhängig von der Versorgungsspannung (VDD) angepasst wird, um bei einem Versorgungsspannungsden Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen, und mit einem Ausgang (28) für das Taktsignal, der mit dem Eingang (27) der Logikschaltung (22) verbunden ist.

Description

Die vorliegende Erfindung bezieht sich auf ein Konzept zum Erzeugen eines Taktsignals abhängig von einer Versorgungsspannung für eine integrierte Logikschaltung, wie es insbesondere für integrierte Schaltungen mit einer unstabilisierten Spannungsversorgung eingesetzt werden kann.
Für integrierte digitale Logikschaltungen wird im Allgemeinen ein synchronisierendes Taktsignal benötigt. Dieses wird häufig durch eine externe oder interne Oszillatorschaltung zur Verfügung gestellt. Dabei wird durch Produktanforderungen meist eine definierte Taktfrequenz f_clk mit möglichst geringen temperatur- und versorgungsspannungsabhängigen Schwankungen verlangt. Üblicherweise werden zur externen Erzeugung von Takten so genannte Crystal-Oszillatoren eingesetzt. Diese weisen idealerweise keine bzw. nur geringe temperatur- und versorgungsspannungsabhängige Schwankungen auf. Bei einer chipinternen Takterzeugung wird versucht, diesen Idealzustand durch Verwendung von so genannten Bandgag-Referenzspannungen bzw. daraus abgeleiteten Konstantströmen annähernd zu erreichen.
Um integrierte Schaltungen, welche intern beispielsweise verschiedene Versorgungsspannungen benötigen, mit lediglich einer externen Versorgungsspannung zu versorgen, ist üblicherweise ein interner Spannungsregler bzw. ein On-Chip Spannungsregler vorgesehen, der normalerweise als kontinuierlich arbeitender Linearregler ausgeführt ist. Befindet sich am Ausgang eines solchen On-Chip Spannungsreglers, beispielsweise aus Dimensionierungsgründen, keine oder keine entsprechend große Pufferkapazität, so kommt es z. B. bei Lastwechseln am Ausgang des Spannungsreglers aufgrund einer endlichen Regelzeit im Allgemeinen zu kurzen Spannungseinbrüchen oder Spannungsspitzen. Das heißt, der interne Spannungsregler liefert eine unstabilisierte Versorgungsspannung für eine integrierte Schaltung.
Digitale Schaltungen bzw. von digitalen Schaltungen umfasste Logikelemente oder Gatter weisen zumeist versorgungsspannungsabhängige, temperaturabhängige und prozessabhängige Schaltgeschwindigkeiten bzw. Schaltzeiten t_schalt auf. Logikelemente tendieren beispielsweise dazu, bei höheren Versorgungsspannungen schneller zu schalten und bei geringeren Versorgungsspannungen langsamer zu schalten.
In einer integrierten Logikschaltung gibt es im Allgemeinen einen Signalpfad, welcher die längste Signalausbreitungsdauer innerhalb der Logikschaltung aufweist. Dieser Signalpfad wird allgemein als kritischer Pfad bezeichnet. Für einen ordnungsgemäßen Betrieb einer integrierten Logikschaltung sollte stets sichergestellt sein, dass ein Zyklus des Taktsignals lang genug ist, um eine vollständige Signalausbreitung über den kritischen Pfad zu ermöglichen. Braucht ein logisches Signal jedoch eine längere Zeitdauer als ein Zyklus des Taktsignals, um sich durch den kritischen Pfad auszubreiten, kann es am Ende eines Taktzyklus möglicherweise falsche Signalzustände geben. Dies kann zu logischen Falschaussagen bis hin zu einem völligen Versagen der integrierten Logikschaltung führen. Liefert eine Oszillatorschaltung beispielsweise ein Taktsignal mit fixer Frequenz f_clk = 33 MHz und erhöht sich die Signalausbreitungsdauer über den kritischen Pfad durch einen Versorgungsspannungseinbruch beispielsweise von 26 ns (Nanosekunden) auf 32 ns und bleibt die Oszillatorperiodendauer fix bei 30 ns, so kann es zu einem Systemabsturz kommen.
Um dies zu vermeiden kann die Taktsignalgenerierung beispielsweise auf ein so genanntes „Worst-Case-Szenario" ausgelegt sein. Das heißt, es wird z. B. von einer kleinsten zu erwartenden Versorgungsspannung ausgegangen und demzufolge eine Oszillatorschaltung so dimensioniert, dass das erzeugte Taktsignal einen Taktzyklus aufweist, der in jedem Fall länger dauert als die zu erwartende Signalausbreitungsdauer durch den kritischen Pfad bei der kleinsten zu erwartenden Versorgungsspannung. Fixe Oszillatorfrequenzen, unabhängig von der Versorgungsspannung, können chipintern beispielsweise durch Ringoszillatoren mit Analogteilen (Stromquellen) zur Justierung erzeugt werden. Des Weiteren sind Ringoszillatoren mit lokal konzentrierten Kapazitäten möglich. Des Weiteren können fixe Oszillatorfrequenzen gemäß dem Wurst-Case-Szenario mit analogen Oszillatorschaltungen mit Sägezahngenerierung zur Periodendauerbestimmung implementiert werden.
Da das oben beschriebene „Wurst-Case-Szenario" zumeist nur relativ selten eintritt, ist die integrierte Logikschaltung bzw. die Takterzeugung für die integrierte Logikschaltung für den Fall normaler Versorgungsspannungsbedingungen ineffizient implementiert.
Wünschenswert wäre daher eine versorgungsspannungsabhängige Takterzeugung, um im Normalbetrieb, d. h. bei einer Versorgungsnennspannung, eine optimale Performance der integrierten Logikschaltung zu ermöglichen und bei Versorgungsspannungseinbrüchen das Taktsignal an die längeren Signalausbreitungsdauern anzupassen, um Logikfehler bzw. Systemcrashs zu vermeiden.
Zusammenfassung der Erfindung
Gemäß Ausführungsbeispielen schafft die vorliegende Erfindung eine integrierte Schaltung mit einer Logikschaltung mit Logikelementen in einem Signalpfad, der eine Signalausbreitungsdauer hat, wobei die Logikelemente von einer Versorgungsspannung abhängige Schaltzeiten aufweisen, und mit einem Eingang für ein Taktsignal, und einer Oszillatorschaltung, die Oszillatorelemente aufweist, die von der Versorgungsspannung abhängige Schaltzeiten aufweisen, so dass eine Frequenz des Taktsignals abhängig von der Versorgungsspannung angepasst wird, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen, und mit einem Ausgang für das Taktsignal, der mit den Eingang der Logikschaltung verbunden ist.
Kurzbeschreibung der Figuren
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgen Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein schematisches Flussdiagramm eines Verfahrens zur Erzeugung eines Taktsignals gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 eine schematische Darstellung einer Schaltzeit von digitalen Logikelementen abhängig von einer Versorgungsspannung der Logikelemente;
3 ein schematisches Blockschaltbild einer integrierten Schaltung mit einer Logikschaltung, einer Oszillatorschaltung und einer unstabilisierten Spannungsversorgung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
4 ein schematisches Blockschaltbild einer Oszillatorschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 ein Blockschaltbild einer Oszillatorschaltung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
6 ein Schaltbild eines ersten Oszillatorelements mit einem Inverter gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
7 ein Schaltbild eines zweiten Oszillatorelements mit einem Inverter und zusätzlich schaltbaren Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
8 ein Schaltbild eines dritten Oszillatorelements mit einem Inverter und zusätzlich schaltbaren Kapazitäten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
9 ein Schaltbild eines dritten Oszillatorelements mit einem Inverter, zusätzlich schaltbaren Transistoren und zusätzlich schaltbaren Kapazitäten, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Detaillierte Beschreibung der Erfindung
1 zeigt ein Flussdiagramm zur Erläuterung eines Verfahrens zur Takterzeugung auf einem Chip mit einer unstabilisierten Spannungsversorgung, wobei der Chip eine integrierte Logikschaltung aufweist, die Logikelemente in einem Signalpfad aufweist, der eine Signalausbreitungsdauer hat, wobei die Logikelemente von einer Versorgungsspannung abhängige Schaltzeiten aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
In einem ersten Schritt S1 wird eine Taktfrequenz f_clk des Taktsignals auf eine Nennfrequenz f_clk,nenn bei einer Nennversorgungsspannung V_DD,nenn, eingestellt. In einem zweiten Schritt S2 wird das Taktsignal für die integrierte Logikschaltung, abhängig von der Versorgungsspannung V_DD erzeugt, so dass die Frequenz f_clk des Taktsignals abhängig von der Versorgungsspannung V_DD angepasst wird, um bei einem Versor gungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus zu ermöglichen.
Der erste Schritt S1 beschreibt eine Dimensionierung und/oder Kalibrierung einer gemeinsam mit der integrierten Logikschaltung auf einen Chip integrierten Oszillatorschaltung, so dass die Nennfrequenz V_clk,nenn durch ein Verbinden einer bestimmten Anzahl von Oszillatorelementen eingestellt wird. Dabei umfassen, gemäß Ausführungsbeispielen, die Oszillatorelemente in Serie geschaltete digitale Inverter, wie es später noch detaillierter erläutert wird. Eine genauere Einstellung bzw. Justierung der Nennfrequenz f_clk,nenn wird gemäß Ausführungsbeispielen dadurch erreicht, dass ein oder mehrere Kapazitäten zwischen einen Ausgang eines oder mehrerer Oszillatorelemente des Oszillators, der das Taktsignal erzeugt, geschaltet werden, um die Schaltzeit des einen oder mehrerer Oszillatorelemente zu verringern und damit die Frequenz f_clk des Taktsignals zu verringern. Des Weiteren wird eine noch genauere Justierung der Nennfrequenz f_clk,nenn gemäß Ausführungsbeispielen dadurch erreicht, dass ein oder mehrere Transistoren parallel zu einem oder mehreren Transistoren eines Inverters von einem oder mehreren Oszillatorelementen des Oszillators geschaltet werden, um die Schaltzeit des einen oder mehrerer Oszillatorelemente zu erhöhen und damit die Frequenz f_clk des Taktsignals entsprechend zu erhöhen.
Da die Oszillatorelemente, wie im Vorhergehenden bereits erwähnt wurde, digitale Inverter aufweisen, welche, genau wie die Logikelemente der integrierten Logikschaltung von der Versorgungsspannung V_DD abhängige Schaltzeiten t_schalt aufweisen, wird das Taktsignal für die integrierte Logikschaltung abhängig von der Versorgungsspannung V_DD angepasst, so dass bei einem Versorgungsspannungsabfall die Taktfrequenz verringert wird, um bei einem Versorgungsspannungsabfall die Signalausbreitung eines Signals durch den kritischen Pfad während eines Taktzyklus zu ermöglichen.
Ein prinzipieller Zusammenhang zwischen Versorgungsspannung und Schaltzeit von digitalen Logikelementen oder digitalen Invertern ist in 2 gezeigt.
Digitale Logikelemente oder Logik-Gatter weisen im Allgemeinen eine versorgungsspannungsabhängige Schaltgeschwindigkeit bzw. Schaltzeit t_schalt(VDD) auf. Logikelemente tendieren dazu, bei höheren Versorgungsspannungen V_DD schneller zu schalten, d. h. t_schalt wird kleiner, und bei geringeren Versorgungsspannungen langsamer zu schalten, d. h. t_schalt wird größer.
Der Aufbau einer integrierten Schaltung mit einer Logikschaltung und einer Oszillatorschaltung und insbesondere der Aufbau der integrierten Oszillatorschaltung soll im Nachfolgenden anhand der 3–8 näher erläutert werden.
3 zeigt eine integrierte Schaltung 20 mit einer Logikschaltung 22, einer Oszillatorschaltung 24, einen sog. On-Chip Oszillator, und einer Einrichtung 26 zur Erzeugung einer unstabilisierten Versorgungsspannung V_DD, einen sog. On-Chip Spannungsregler. Sowohl die Logikschaltung 22 als auch die Oszillatorschaltung 24 werden von der unstabilisierten Versorgungsspannung V_DD versorgt. Die Logikschaltung 22 weist einen Eingang 27 für ein Taktsignal auf, welches an einem Ausgang 28 der Oszillatorschaltung bereitgestellt wird. Der Eingang 27 der Logikschaltung und der Ausgang 28 der Oszillatorschaltung sind miteinander verbunden.
Die Logikschaltung 22 weist Logikelemente, wie beispielsweise UND-, NAND-, ODER-, NOR-, XOR-Gatter, in einem Signalpfad auf, der eine Signalausbreitungsdauer hat, wobei die Logikelemente von der Versorgungsspannung V_DD abhängige Schaltzeiten t_schalt aufweisen, wie es in 2 prinzipiell gezeigt ist. Gemäß Ausführungsbeispielen handelt es sich bei dem Signalpfad um einen kritischen Signalpfad, der eine längste Signalausbreitungsdauer der Logikschaltung 22 aufweist.
Die Oszillatorschaltung 24 weist Oszillatorelemente auf, die von der Versorgungsspannung V_DD abhängige Schaltzeiten aufweisen (vgl. 2), so dass die Frequenz f_clk des Taktsignals abhängig von der Versorgungsspannung V_DD angepasst wird, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad, insbesondere den kritischen Pfad, während eines Taktzyklus des Taktsignals zu ermöglichen. Gemäß Ausführungsbeispielen sind die Oszillatorelemente der Oszillatorschaltung 24 angepasst, um bei einem Versorgungsspannungsabfall eine Verlängerung des Taktzyklus des Taktsignals zu liefern, die weniger als 20%, vorzugsweise weniger als 10% und noch bevorzugter weniger als 5% von einer durch den Versorgungsspannungsabfall bewirkten Verlängerung der Signalausbreitung durch den Signalpfad in der Logikschaltung 22 abweicht. Des Weiteren sind die Oszillatorelemente der Oszillatorschaltung 22 angepasst, um die Frequenz f_clk des Taktsignals bei sinkender Versorgungsspannung V_DD zu erniedrigen und bei steigender Versorgungsspannung V_DD zu erhöhen.
Ausführungsbeispiele der integrierten Oszillatorschaltung 24 und insbesondere der Oszillatorelemente werden nachfolgend Bezug nehmend auf die 4–6 näher erläutert.
4 zeigt ein schematisches Blockschaltbild der integrierten Oszillatorschaltung 24 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Die Oszillatorschaltung 24 weist in Serie, zu einer Ringstruktur verschaltete Oszillatorelemente 30-1, 30-2 und 30-3 auf. Die Oszillatorelemente 30 umfassen sämtlich digitale Inverter. Mit den Schaltern 32 kann eine bestimmte Anzahl von Oszillatorelementen 30 hintereinander geschaltet werden. Für ein Schwingen eines Oszillatorsignals an einem Ausgang 28 der Oszillatorschaltung ist eine Inverterkette mit einer ungeraden Anzahl von Invertern nötig. Eingangseitig ist die Inverterkette bzw. die Kette aus Oszillatorelementen 30 mit einem NAND-Gatter 34 verbunden, dessen erster Eingang mit dem Ausgang 28 bzw. dem Taktsignal gekoppelt ist. Einen zweiten Eingang des NAND-Gatters 34 bildet ein Taktaktivierungssignal 38. Der Ausgang 28 ist mit einem Puffer 36 verschaltet, um das Taktsignal auszukoppeln.
Mit dem Taktaktivierungssignal 38 kann die Taktsignalerzeugung, je nach Pegel („1", „0"), aktiviert bzw. deaktiviert werden.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weisen die Oszillatorelemente 30-1, 30-2 und 30-3 jeweils digitale Inverter 39 auf, so wie es schematisch in 5 dargestellt ist.
Die Inverter 39 sind zu einer Ringoszillatorstruktur in Serie geschaltet. Ein Inverter 39 zeigt an seinem Ausgang das Signal an, welches an seinem Eingang anliegt, jedoch mit umgekehrtem Pegel. Dasselbe gilt für eine ungerade Anzahl (2n + 1) (n ganzzahlig) in Serie geschalteter Inverter. Koppelt man das Signal am Ausgang 28 mit Hilfe des NAND-Gatters 34 und des Aktivierungssignals 38 zurück auf den Eingang des ersten Inverters 39-1, schwingt die integrierte Oszillatorschaltung 24 aufgrund der endlichen Schaltgeschwindigkeit t_schalt der Inverterbausteine 39 bzw. der Inverterkette. In dem in 5 gezeigten schematischen Blockdiagramm bilden bei der eingezeichneten Schalterstellung inklusive des NAND-Gatters 19 Inverter den Oszillator. Der Puffer 36 dient als Treiber zur Auskopplung des Taktsignals.
Die Taktfrequenz f_clk, ist bei (2n + 1) gleichen Invertern proportional zu 1/[t_schalt·(2n + 1)], d. h. f_clk ~ 1/[t_schalt·(2n + 1)]. Dabei bedeutet t_schalt die endliche Schaltzeit eines Inverterbausteins 39. Diese Schaltzeit t_schalt ist abhängig von der Versorgungsspannung V_DD.
Bezug nehmend auf 4 sind durch die Schalterstellungen der Schalter 32 jeweils zwei Oszillatorelemente 30-3 in die Oszillatorelementkette zu- bzw. abschaltbar. Dabei ist zu beachten, dass jeweils nur einer der eingezeichneten Schalter 32 geschlossen ist, während die anderen Schalter offen bleiben. Während durch Zu- und Abschalten der Oszillatorelemente 30-3 eine relativ grobe Justierung der Taktfrequenz am Ausgang 28 vorgenommen werden kann, dienen die Oszillatorelemente 30-1, 30-2 jeweils zu einer feinen bzw. zu einer mittelgenauen Justierung der Taktfrequenz f_clk.
Ein Inverter in CMOS-Technik weist typischerweise sowohl NMOS- als auch PMOS-Transistoren auf. Um die Schaltzeit eines Inverters zu verringern, werden gemäß Ausführungsbeispielen den NMOS- bzw. PMOS-Transistoren eines Inverters zusätzliche Transistoren parallel geschaltet, um die Schaltgeschwindigkeit des Inverters zu erhöhen bzw. die Schaltzeit zu verringern. Dadurch kann eine feine Taktfrequenzjustierung vorgenommen werden. Das heißt, Bezugszeichen 30-1 bezeichnet Oszillatorelemente mit einem Inverter zuschaltbaren Paralleltransistoren, um eine Taktfrequenzfeinabstimmung vornehmen zu können.
Bezugszeichen 30-2 bezeichnet Oszillatorelemente, welche eine oder mehrere Kapazitäten aufweisen, die wahlweise zwischen den Ausgang eines Inverters und ein Bezugspotential schaltbar sind, um dadurch die Schaltgeschwindigkeit des Oszillatorelements 30-2 und damit die Taktfrequenz des Taktsignals zu verlangsamen. Durch die wahlweise zwischen den Ausgang des Oszillatorelementes 30-2 und das Bezugspotential schaltbare Kapazitäten kann eine Frequenzabstimmung mit mittlerer Genauigkeit vorgenommen werden.
Das mit Bezugszeichen 30-3 gekennzeichnete Oszillatorelement weist gemäß Ausführungsbeispielen lediglich einen CMOS-Inverter auf, ohne zusätzlich schaltbare Transistoren und zusätzlich schaltbare Kapazitäten.
Durch bestimmte Schalterstellungen der Schalter 32 und weitere (nicht gezeigte) Schalterstellungen innerhalb der Oszillatorelemente 30-1 und/oder 30-2 kann die in 4 gezeigte Oszillatorschaltung 24 auf eine Nenntaktfrequenz f_clk,nenn bei einer Nennversorgungsspannung V_DD,nenn eingestellt werden. Diese Nenntaktfrequenz f_clk,nenn wird dabei so eingestellt, dass sämtliche Signalausbreitungszeiten innerhalb der Logikschaltung 22 bei der Nennversorgungsspannung V_DD,nenn innerhalb eines Taktzyklus liegen.
Da die Signallaufzeit durch die Oszillatorelemente der in 4 gezeigten Oszillatorschaltung 24 bei der Nennversorgungsspannung V_DD,nenn größer der Signallaufzeit durch den kritischen Pfad der Logikschaltung bei der Nennversorgungsspannung V_DD,nenn ist, ist die Signallaufzeit durch die Kette von Oszillatorelementen bei Versorgungsspannungseinbrüchen weiterhin größer der entsprechenden Signallaufzeit durch den kritischen Pfad der Logikschaltung 22. Das liegt daran, dass sowohl die Logikschaltung 22 als auch die Oszillatorschaltung 24 von der gleichen unstabilisierten Versorgungsspannung V_DD versorgt werden. Bei Spannungseinbrüchen erhöht sich die Signallaufzeit durch die Kette von Oszillatorelementen bzw. durch die Inverterkette der Oszillatorschaltung 24 in ähnlicher Weise wie die Signallaufzeit durch den kritischen Pfad der Logikschaltung 22.
6 zeigt eine mögliche Ausführungsform eines Oszillatorelementes 30-3 zur Grobeinstellung der Taktfrequenz gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Das Oszillatorelement 30-3 weist einen Inverter in CMOS-Technik mit einem NMOS-Transistor N1 und einem PMOS-Transistor P1 auf. Die Gateanschlüsse des NMOS-Transistors und des PMOS-Transistors N1 und P1 sind miteinander verbunden und bilden einen Eingang 50 des Oszillatorelements 30-3. Der Drain-Anschluss des NMOS-Transistors N1 ist mit dem Drain- Anschluss des PMOS-Transistors P1 verbunden, wobei der Drain-Anschluss des NMOS-Transistors N1 und der Drain-Anschluss des PMOS-Transistors P1 jeweils mit einem Ausgang 52 des Oszillatorelements 30-3 verbunden ist. Ferner ist der Source-Anschluss des NMOS-Transistors N1 mit dem Drain-Anschluss eines NMOS-Transistors N2 verbunden. Der Gate-Anschluss des NMOS-Transistors N2 ist mit dem unstabilisierten Versorgungspotential V_DD gekoppelt. Der Source-Anschluss des NMOS-Transistors N2 ist mit einem Bezugspotential VSS gekoppelt, wobei das Bezugspotential VSS beispielsweise ein Massepotential sein kann. Der Source-Anschluss des PMOS-Transistors P1 ist mit dem Drain-Anschluss eines PMOS-Transistors P2 verschaltet. Der Gate-Anschluss des PMOS-Transistors P2 liegt auf dem Bezugspotential VSS. Der Source-Anschluss des PMOS-Transistors P2 liegt auf dem unstabilisierten Versorgungspotential V_DD.
Wird das in 6 gezeigte Oszillatorelement 30-3 durch einen in der Oszillatorschaltung 24 entsprechend geöffneten Schalter 32 nicht zur Takterzeugung herangezogen, so wird der Gate-Anschluss des NMOS-Transistors N2 mit dem Bezugspotential VSS und der Gate-Anschluss des PMOS-Transistors P2 mit dem unstabilisierten Versorgungspotential V_DD verbunden, wie es in 6 angedeutet ist. Somit wird ein nicht benötigtes Oszillatorelement 30-3 nicht mehr getrieben, d. h. der durch die Transistoren N1 und P1 gebildete Inverter wird außer Funktion gesetzt.
7 zeigt eine mögliche Ausführungsform eines Oszillatorelementes 30-1 zur Feineinstellung der Taktfrequenz gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Das Oszillatorelement 30-1 weist einen Inverter in CMOS-Technik mit einem NMOS-Transistor N1 und einem PMOS-Transistor P1 und Transistoren N2 und P2 auf. Die Transistoren N1, P1, N2 und P2 sind, wie anhand von 6 beschrieben wurde, miteinander verschaltet. Ferner ist der Source- Anschluss des NMOS-Transistors N1 bzw. der Drain-Anschluss des NMOS-Transistors N2 mit dem Drain-Anschluss eines NMOS-Transistors N20 verbunden. Der Gate-Anschluss des NMOS-Transistors N20 ist mit einem Schaltsignalbus 54 gekoppelt. Der Source-Anschluss des NMOS-Transistors N20 ist mit einem Bezugspotential VSS gekoppelt, wobei das Bezugspotential VSS beispielsweise ein Massepotential sein kann. Der Source-Anschluss des PMOS-Transistors P1 bzw. der Drain-Anschluss des PMOS-Transistors P2 ist mit dem Drain-Anschluss eines PMOS-Transistors P20 verschaltet. Der Gate-Anschluss des PMOS-Transistors P20 ist mit dem Schaltsignalbus 54 gekoppelt. Der Drain-Anschluss des PMOS-Transistors P20 liegt auf dem unstabilisierten Versorgungspotential V_DD.
Gemäß Ausführungsbeispielen sind die beiden parallelen Transistoren P20 und N20 über Schaltsignale des Schaltsignalbus 54 individuell zuschaltbar, um eine Schaltgeschwindigkeit des die Transistoren N1, N2, P1 und P2 umfassenden Inverters zu erhöhen.
Je nachdem, ob ein Schaltsignal des Schaltsignalbus 54 eine logische „1" oder eine logische „0" nachbildet, werden die Transistoren N20 und P20 jeweils den Transistoren N2 und/oder P2 parallel geschaltet, um eine Schaltgeschwindigkeit des Oszillatorelementes 30-1 zu erhöhen.
Gemäß Ausführungsbeispielen weisen die Transistoren der Oszillatorelemente 30-1, 30-2 und 30-3 Kanallängen auf, die größer sind als Kanallängen von Transistoren der integrierten Logikschaltung 22. Das Verwenden von größeren Kanallängen bietet den Vorteil, dass in der Oszillatorschaltung Strom eingespart werden kann. Einzelne Transistoren zeigen dann ein von den Transistoren in der Logikschaltung geringfügig anderes Schaltverhalten abhängig von der Versorgungsspannung V_DD. Es kann damit also eine Optimierung hinsichtlich gleichem Oszillator-/Logikverhalten oder minimaler Stromaufnahme vorgenommen werden.
8 zeigt eine beispielhafte Implementierung eines Oszillatorelements 30-2 zur Einstellung der Taktfrequenz f_clk mit einer mittleren Genauigkeit.
Das Oszillatorelement 30-2 weist einen die MOS-Transistoren N1, N2, P1 und P2 umfassenden Inverter auf, wobei die Transistoren verschaltet sind, wie anhand von 6 bereits beschrieben wurde. Die Gate-Anschlüsse der Transistoren N1 und P1 sind mit einem Eingang 60 verbunden, wobei die miteinander verbundenen Drainanschlüsse des NMOS-Transistors N1 und des PMOS-Transistors P1 mit einem Ausgang 62 des Oszillatorelements 30-2 verschaltet sind.
Gemäß Ausführungsformen können ein oder mehrere Kapazitäten wahlweise zwischen den Ausgang 62 und das Bezugspotential VSS geschaltet werden, um dadurch eine Schaltgeschwindigkeit des Oszillatorelements 30-2 und damit die Taktfrequenz f_clk des Taktsignals zu verlangsamen. In dem in 8 gezeigten Beispiel sind vier Kapazitäten C1, C2, C3, C4 zwischen den Ausgang 62 und das Bezugspotential VSS schaltbar. Mehr oder weniger schaltbare Kapazitäten sind natürlich denkbar. Als Schalter fungieren dabei zwischen das Bezugspotential VSS und die Kapazitäten geschalteten NMOS-Transistoren N3, N4, N5 und N6. Die NMOS-Transistoren N3–N6 können wahlweise über logische Signale eines Signalbusses 64 durchgeschaltet werden, um die entsprechenden Kapazitäten zwischen den Ausgang 62 und das Bezugspotential VSS zu schalten. Gemäß Ausführungsbeispielen liegen die Kapazitätswerte der Kapazitäten C1–C4 jeweils in einem Bereich von 5 Femtofarad bis 15 Femtofarad, so dass eine aus der Parallelschaltung der Kapazitäten resultierende Gesamtkapazität in einem Bereich von ca. 20 Femtofarad bis 60 Femtofarad liegt. Je mehr Kapazitäten zwischen den Ausgang 62 und das Bezugspotential VSS geschaltet werden, desto langsamer wird das Schaltverhalten des Oszillatorelements 30-2. Durch das Schalten der Kapazitäten kann somit eine mittlere Justierung der Taktfrequenz f_clk erreicht werden. Die Kapazitäten C1, C2, C3, C4 weisen gemäß Ausführungsbeispielen jeweils unterschiedliche Kapazitätswerte auf, um bei der Abstimmung der Taktfrequenz f_clk eine zumindest näherungsweise gleiche Frequenzschrittweite zu ermöglichen.
Im Nachfolgenden soll beispielhaft ein Einstellen einer Nenntaktfrequenz f_clk,nenn bei einer Nennversorgungsspannung V_DD,nenn erläutert werden.
Ist beispielsweise eine Nenntaktfrequenz f_clk,nenn von 33 MHz gefordert, so kann diese, Bezug nehmend auf 4, grob durch die Wahl der Schalterstellungen der Schalter 32 eingestellt werden. In einem nächsten Schritt erfolgt eine mittelgenaue Justierung der Taktfrequenz f_clk,nenn durch Schalten der Kapazitäten der Oszillatorelemente 30-2. Dabei werden gemäß Ausführungsbeispielen die Kapazitäten in den einzelnen Oszillatorelementen 30-2 verteilt aktiviert. Das heißt, bevor in dem Oszillatorelement 30-2 beispielsweise die Kapazität C2 aktiviert wird, wird in sämtlichen anderen Oszillatorelementen 30-2 jeweils die Kapazitäten C1 zuerst aktiviert.
Nach der mittelgenauen Einstellung durch das Schalten der Kapazitäten liegt die Taktfrequenz f_clk,nenn beispielsweise unterhalb von 33 MHz. Um nun die 33 MHz hinreichend genau zu erzeugen, werden in einem weiteren Schritt die parallelen Transistoren N20 und/oder P20 der Oszillatorelemente 30-1 aktiviert. Dabei können die Transistoren P20 und N20 in jedem Oszillatorelement 30-1 einzeln aktiviert bzw. deaktiviert werden, um eine genaue Taktfrequenzeinstellung zu ermöglichen. Dabei werden gemäß Ausführungsbeispielen die Transistoren P20 und N20 in den einzelnen Oszillatorelementen 30-1 verteilt aktiviert. Das heißt, bevor in dem Oszillatorelement 30-1 beispielsweise der Transistor N20 aktiviert wird, wird in sämtlichen anderen Oszillatorelementen 30-1 jeweils der Transistor P20 zuerst aktiviert. Dasselbe gilt natürlich auch umgekehrt.
Ist die Nenntaktfrequenz f_clk,nenn für die Nennversorgungsspannung V_DD,nenn auf die im Vorhergehenden beschriebene Weise eingestellt worden, so verringert, bzw. erhöht die Oszillatorschaltung 24 ihre ausgegebene Taktfrequenz f_clk am Ausgang 28 automatisch abhängig von der anliegenden Versorgungsspannung V_DD. Das heißt, eine weitere Justierung oder Regelung ist nicht notwendig. Jede Änderung der Versorgungsspannung V_DD ändert unmittelbar taktfein die Frequenz f_clk. Ein beliebiger Spannungseinbruch, der in einem bestimmten Takt die Länge bzw. Signalausbreitungsdauer des kritischen Pfades erhöht, reduziert genau für diesen Takt auch die Frequenz f_clk bzw. erhöht die Periodendauer T_clk, wodurch die integrierte Logikschaltung 22 weiterhin stabil arbeiten kann.
Ändert sich beispielsweise bei einer Taktfrequenz f_clk von 33 MHz durch einen Spannungseinbruch die Signalausbreitungsdauer auf dem kritischen Pfad von 26 ns auf 32 ns, so kann die integrierte Oszillatorschaltung 24 durch entsprechende Dimensionierung der Oszillatorelemente 30-1, 30-2 und 30-3 derart dimensioniert sein, dass sich die Oszillatorperiodendauer T_clk von 30 Nanosekunden auf 36 Nanosekunden verlängert. Somit wird die integrierte Schaltung resistent gegenüber Spannungseinbrüchen.
Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung ein Verfahren zum Herstellen der integrierten Schaltung 20, mit einem Schritt des Erzeugens der Logikschaltung 22 in einem Chip, die Logikelemente in einem Signalpfad, der eine Signalausbreitungsdauer hat, aufweist, wobei die Logikelemente von einer Versorgungsspannung V_DD abhängige Schaltzeiten t_schalt aufweisen, und einem Schritt des Bereitstellens der Oszillatorschaltung 24 in dem Chip, die Oszillatorelemente 30 aufweist, die von der Versorgungsspannung V_DD abhängige Schaltzeiten t_schalt aufweisen, so dass eine Frequenz f_clk eines Taktsignals der Oszillatorschaltung von der Versorgungsspannung abhängt, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen.
Durch den Einsatz einer erfindungsgemäßen digitalen Ringoszillatorstruktur für eine On-Chip-Takterzeugung bei unstabilisierter Spannungsversorgung, wie sie beispielsweise bei Chipkarten vorkommt, wird eine Änderung der Versorgungsspannung unmittelbar in eine Änderung der erzeugten Taktfrequenz umgesetzt. Durch die Auswahl einer Anzahl von in Serie geschalteter Oszillatorelemente mittels der Schalter 32 kann eine Grobjustierung der erzeugten Taktfrequenz, beispielsweise in einem 3MHz-Raster, erfolgen. Durch eine Gleichverteilung kleiner Kapazitäten in den Oszillatorelementen 30-2 kann eine Einstellung mit mittlerer Genauigkeit (beispielsweise 0,3 MHz) der Taktfrequenz f_clk vorgenommen werden. Dabei entsprechen die Kapazitätswerte ungefähr Eingangskapazitäten von Gattern der Logikschaltung 22. Eine Feineinstellung der erzeugten Taktfrequenz f_clk, beispielsweise mit einer Genauigkeit von 0,05 MHz, kann durch eine Gleichverteilung von Treibertransistoren in den Oszillatorelementen 30-1 erreicht werden.
Durch das erfindungsgemäße Konzept kann ein versorgungsspannungsabhängiger Oszillator mit einer hohen Genauigkeit realisiert werden. Durch das automatische Anpassen der Taktfrequenz bzw. der Periodendauer des Taktsignals an die Signalausbreitungsdauer im kritischen Pfad der Logikschaltung 22 kann stets ein ordnungsgemäßes Verhalten der Logikschaltung garantiert werden.
Somit weisen Ausführungsbeispiele der vorliegenden Erfindung den Vorteil auf, dass ein beliebiger Spannungseinbruch, der in einem bestimmten Takt die Länge des kritischen Pfades erhöht, genau für diesen Takt auch die Frequenz des Taktsignals reduziert bzw. dessen Periodendauer erhöht und die integrierte Logikschaltung somit weiterhin stabil arbeiten kann.
Zusammenfassend soll darauf hingewiesen werden, dass die vorliegende Erfindung nicht auf die jeweiligen Bauteile der Vorrichtung oder die erläuterte Vorgehensweise beschränkt ist, da diese Bauteile und Verfahren variieren können. Demnach sind anstatt von mittels Feldeffekttransistoren implementierter Inverter auch Inverter mit Bipolartransistoren denkbar. Ein Oszillatorelement, welches eine Kombination aus den hier beschriebenen Oszillatorelementen 30-1 und 30-2 darstellt, ist in 9 gezeigt und ist von dem erfindungsgemäßen Konzept ebenso umfasst. Die hier verwendeten Begriffe sind lediglich dafür bestimmt, besondere Ausführungsformen zu beschreiben und werden nicht einschränkend verwendet. Wenn in der Beschreibung und in den Ansprüchen die Einzahl oder unbestimmte Artikel verwendet werden, beziehen sich diese auch auf die Mehrzahl dieser Elemente, so lange nicht der Gesamtzusammenhang eindeutig etwas anderes deutlich macht. Dasselbe gilt in umgekehrter Richtung.

20: integrierte Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung
22: integrierte Logikschaltung
24: Oszillatorschaltung
26: Einrichtung zur Spannungserzeugung
27: Eingang für Taktsignal
28: Ausgang für Taktsignal
30: Oszillatorelement
32: Schalter zur Grobjustierung der Oszillatorfrequenz
34: NAND-Gatter
36: Puffer
38: Aktivierungssignal
39: herkömmlicher Inverter
50: Eingang von Oszillatorelement
52: Ausgang vom Oszillatorelement
54: Schaltsignalbus
60: Eingang vom Oszillatorelement
62: Ausgang vom Oszillatorelement
64: Schaltsignalbus

Claims

Integrierte Schaltung (20), mit folgenden Merkmalen: einer Logikschaltung (22) mit Logikelementen in einem Signalpfad, der eine Signalausbreitungsdauer hat, wobei die Logikelemente von einer Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, und mit einem Eingang (27) für ein Taktsignal; und einer Oszillatorschaltung (24), die Oszillatorelemente (30) aufweist, die von der Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, so dass eine Frequenz (f_clk) des Taktsignals abhängig von der Versorgungsspannung (V_DD) angepasst wird, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen, und mit einem Ausgang (28) für das Taktsignal, der mit dem Eingang (27) der Logikschaltung (22) verbunden ist.
Integrierte Schaltung gemäß Anspruch 1, bei der der Signalpfad ein kritischer Signalpfad ist, der eine längste Signalausbreitungsdauer der Logikschaltung (22) aufweist.
Integrierte Schaltung gemäß Anspruch 1 oder 2, bei der die Oszillatorelemente (30) angepasst sind, um bei einem Versorgungsspannungsabfall eine Verlängerung des Taktzyklus des Taktsignals zu liefern, die weniger als 20%, vorzugsweise weniger als 10% und besonders bevorzugt 5% von einer durch den Versorgungsspannungsabfall bewirkten Verlängerung der Signalausbreitung durch den Signalpfad abweicht.
Integrierte Schaltung gemäß einem der Ansprüche 1 bis 3, bei der die Oszillatorelemente (30) angepasst sind, um die Frequenz (f_clk) des Taktsignals bei sinkender Versorgungsspan nung (V_DD) zu erniedrigen und bei steigender Versorgungsspannung zu erhöhen.
Integrierte Schaltung gemäß einem der Ansprüche 1 bis 4, bei der die Oszillatorelemente (30) Inverter (39) aufweisen.
Integrierte Schaltung gemäß einem der Ansprüche 1 bis 5, bei der zumindest eines der Oszillatorelemente (30) einen Transistor (N2; P2) und einen zusätzlichen Transistor (N20; P20) aufweist, der zu dem Transistor (N2; P2) parallel schaltbar ist, um dadurch eine Schaltgeschwindigkeit des Oszillatorelements (30) und damit die Taktfrequenz (f_clk) des Taktsignals zu erhöhen.
Integrierte Schaltung gemäß einem der Ansprüche 1 bis 6, bei der die Oszillatorelemente (30) zumindest teilweise Transistoren (N1; P1; N2; P2; N20; P20) aufweisen, die eine Kanallänge aufweisen, die größer ist als die Kanallänge von Transistoren der integrierten Logikschaltung (22).
Integrierte Schaltung gemäß einem der Ansprüche 1 bis 7, die eine oder mehrere Kapazitäten (C1; C2; C3; C4) aufweist, die wahlweise zwischen einen Ausgang (62) eines Oszillatorelements (30) und ein Bezugspotential (VSS) schaltbar sind, um dadurch eine Schaltgeschwindigkeit (t_schalt) des Oszillatorelements (30) und damit die Taktfrequenz (f_clk) des Taktsignals zu verlangsamen.
Integrierte Schaltung gemäß Anspruch 8, die mehrere Kapazitäten (C1; C2; C3; C4) aufweist, die wahlweise zwischen den Ausgang (62) des Oszillatorelements (30) schaltbar sind und unterschiedliche Kapazitätswerte aufweisen.
Integrierte Schaltung gemäß Anspruch 8 oder 9, bei der die Kapazität oder die Kapazitäten (C1; C2; C3; C4) Kapazitätswerte in einem Bereich von 5 bis 60 fF aufweisen.
Integrierte Schaltung, mit folgenden Merkmalen: einer Logikschaltung (22) mit Logikelementen in einem kritischen Signalpfad, der ein Pfad in der Logikschaltung ist, der die längste Signalausbreitungsdauer hat, wobei die Logikelemente von einer Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, und mit einem Eingang (27) für ein Taktsignal; und einer Oszillatorschaltung (24), die eine Ringoszillatorstruktur mit in Serie geschalteten Invertern (39) aufweist, die von der Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, so dass eine Frequenz (f_clk) des Taktsignals bei sinkender Versorgungsspannung erniedrigt wird und bei steigender Versorgungsspannung erhöht wird, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den kritischen Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen, und mit einem Ausgang (28) für das Taktsignal, der mit dem Eingang (27) der Logikschaltung verbunden ist.
Integrierte Schaltung gemäß Anspruch 11, bei der zumindest einer der Inverter (39) einen Transistor (N2; P2) und einen zusätzlichen Transistor (N20; P20) aufweist, der zu dem Transistor parallel schaltbar ist, um dadurch eine Schaltgeschwindigkeit des Inverters und damit die Taktfrequenz des Taktsignals zu erhöhen.
Integrierte Schaltung gemäß Anspruch 11 oder 12, bei der die Inverter (39) zumindest teilweise Transistoren (N1; P1; N2; P2; N20; P20) aufweisen, die eine Kanallänge aufweisen, die größer ist als eine Kanallänge von Transistoren der integrierten Logikschaltung (22).
Integrierte Schaltung gemäß einem der Ansprüche 11 bis 13, die eine oder mehrere Kapazitäten (C1; C2; C3; C4) aufweist, die wahlweise zwischen einen Ausgang (62) eines Inver ters und ein Bezugspotential (VSS) schaltbar sind, um dadurch eine Schaltgeschwindigkeit des Inverters und damit die Taktfrequenz (f_clk) des Oszillators zu verlangsamen.
Integrierte Schaltung gemäß Anspruch 14, bei der die Kapazität oder die Kapazitäten Kapazitätswerte (C1; C2; C3; C4) in einem Bereich von 5 bis 60 fF aufweisen.
Vorrichtung auf einem Chip mit einer unstabilisierten Spannungsversorgung, wobei der Chip eine integrierte Logikschaltung (22) aufweist, die Logikelemente in einem Signalpfad aufweist, der eine Signalausbreitungsdauer hat, wobei die Logikelemente von einer Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, mit folgendem Merkmal: einer Einrichtung (24) zum Erzeugen eines Taktsignals für die integrierte Logikschaltung (22), abhängig von der Versorgungsspannung (V_DD), so dass eine Frequenz (f_clk) des Taktsignals abhängig von der Versorgungsspannung angepasst wird, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen.
Vorrichtung gemäß Anspruch 16, bei der die Einrichtung (24) zum Erzeugen angepasst ist, um die Frequenz (f_clk) des Taktsignals bei sinkender Versorgungsspannung (V_DD) zu erniedrigen und bei steigender Versorgungsspannung zu erhöhen.
Vorrichtung gemäß Anspruch 16 oder 17, bei der der Signalpfad ein kritischer Signalpfad ist, der eine längste Signalausbreitungsdauer der Logikschaltung (22) aufweist.
Verfahren zur Takterzeugung auf einem Chip mit einer unstabilisierten Spannungsversorgung, wobei der Chip einer integrierte Logikschaltung (22) aufweist, die Logikelemente in einem Signalpfad aufweist, der eine Signalausbreitungsdau er hat, wobei die Logikelemente von einer Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, mit: Erzeugen eines Taktsignals für die integrierte Logikschaltung (22), abhängig von der Versorgungsspannung (V_DD), so dass eine Frequenz (f_clk) des Taktsignals abhängig von der Versorgungsspannung angepasst wird, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus zu ermöglichen.
Verfahren gemäß Anspruch 19, bei dem die Frequenz (f_clk) des Taktsignals bei sinkender Versorgungsspannung erniedrigt und bei steigender Versorgungsspannung erhöht wird.
Verfahren gemäß Anspruch 19 oder 20, das ein Einstellen einer Frequenz (f_clk) des Taktsignals auf eine Nennfrequenz (f_clk,nenn) bei einer Nennversorgungsspannung (V_DD,nenn) aufweist.
Verfahren gemäß Anspruch 21, bei dem das Einstellen der Frequenz (f_clk,nenn) ein Verbinden einer bestimmten Anzahl von Oszillatorelementen (30) mit einem Oszillator, der das Taktsignal erzeugt, aufweist.
Verfahren gemäß Anspruch 21 oder 22, bei dem das Einstellen der Frequenz (f_clk,nenn) ein Schalten von einer oder mehreren Kapazitäten (C1; C2; C3; C4) zwischen einen Ausgang (62) von einem oder mehreren Oszillatorelementen (30) eines Oszillators (24), der das Taktsignal erzeugt, aufweist, um die Frequenz des Taktsignals zu verringern.
Verfahren gemäß einem der Ansprüche 21 bis 23, bei dem des Einstellen der Frequenz (f_clk,nenn) ein Schalten von einem oder mehreren Transistoren (N20; P20) parallel zu einem oder mehreren Transistoren (N2; P2) von einem oder mehreren Oszillatorelementen (30) eines Oszillators (24), der das Taktsignal erzeugt, aufweist, um die Frequenz des Taktsignals zu erhöhen.
Verfahren zum Herstellen einer integrierten Schaltung (20), mit: Erzeugen einer Logikschaltung (22) in einem Chip, die Logikelemente in einem Signalpfad, der eine Signalausbreitungsdauer hat, aufweist, wobei die Logikelemente von einer Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen; und Bereitstellen einer Oszillatorschaltung (24) in dem Chip, die Oszillatorelemente (30) aufweist, die von der Versorgungsspannung (V_DD) abhängige Schaltzeiten (t_schalt) aufweisen, so dass eine Frequenz (f_clk) eines Taktsignals der Oszillatorschaltung von der Versorgungsspannung abhängt, um bei einem Versorgungsspannungsabfall eine Signalausbreitung eines Signals durch den Signalpfad während eines Taktzyklus des Taktsignals zu ermöglichen.
Verfahren gemäß Anspruch 25, bei dem beim Erzeugen der Oszillatorschaltung (24) zumindest teilweise Transistoren (N1; P1; N2; P2; N20; P20) erzeugt werden, die eine Kanallänge aufweisen, die größer ist als eine Kanallänge von Transistoren, die beim Erzeugen der integrierten Logikschaltung (22) erzeugt werden.
Verfahren gemäß Anspruch 25 oder 26, das ferner aufweist: Bestimmen einer bestimmten Anzahl von Oszillatorelementen (30) der Oszillatorschaltung, so dass eine Frequenz des Taktsignals oberhalb einer Nennfrequenz (f_clk,nenn) bei einer Nennversorgungsspannung (V_DD,nenn) ist, Schalten von einer oder mehreren Kapazitäten (C1; C2; C3; C4) zwischen einen Ausgang (62) von einem oder mehreren Oszillatorelementen (30) der Oszillatorschaltung (24), um die Fre quenz des Taktsignals unter die Nennfrequenz zu verringern, und Schalten von einem oder mehreren Transistoren (N20; P20) parallel zu einem oder mehreren Transistoren (N2; P2) von einem oder mehreren Oszillatorelementen (30) der Oszillatorschaltung (24), um die Frequenz des Taktsignals auf die Nennfrequenz einzustellen.