JPH01286609A - Ｄ型フリップフロップ回路 - Google Patents
Ｄ型フリップフロップ回路Info
- Publication number
- JPH01286609A JPH01286609A JP63116227A JP11622788A JPH01286609A JP H01286609 A JPH01286609 A JP H01286609A JP 63116227 A JP63116227 A JP 63116227A JP 11622788 A JP11622788 A JP 11622788A JP H01286609 A JPH01286609 A JP H01286609A
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- JP
- Japan
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- signal
- circuit
- latch circuit
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- output signal
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- 238000005265 energy consumption Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ型フリップフロップ回路に関し、特にマスタ
ーラッチ回路、スレーブラッチ回路を備え、ＣＭＯ３型
Ｏ３集積回路等に組込まれるＤ型フリップフロップ回路
に関する。
ーラッチ回路、スレーブラッチ回路を備え、ＣＭＯ３型
Ｏ３集積回路等に組込まれるＤ型フリップフロップ回路
に関する。
Ｄ型フリップフロップ回路は、各種の論理処理をしたデ
ータ入力信号をサンプリングするために使われ、現在−
最に使われるＣＭＯ３型Ｏ３集積回路の中に設けられて
いることが多い。
ータ入力信号をサンプリングするために使われ、現在−
最に使われるＣＭＯ３型Ｏ３集積回路の中に設けられて
いることが多い。
第３図は従来のＤ型フリップフロップ回路の第１の例を
示す回路図である。
示す回路図である。
このＤ型フリップフロップ回路は、マスターラッチ回路
１．スレーブラッチ回路２及びクロック信号ＣＫを順次
反転させるインバータ３４゜３Ｂから構成されている。
１．スレーブラッチ回路２及びクロック信号ＣＫを順次
反転させるインバータ３４゜３Ｂから構成されている。
このＤ型フリップフロップ回路は、第４図に示すように
、クロック信号ＣＫが低レベルの時マスターラッチ回路
１が入力信号ＶＩをサンプリングしてラッチし、次にク
ロック信号ＣＫが高レベルになるとスレーブラッチ回路
２がマスターラ・ンチ回路１の出力信号ＶＣ’をサンプ
リングしてう・ｙチし出力する。
、クロック信号ＣＫが低レベルの時マスターラッチ回路
１が入力信号ＶＩをサンプリングしてラッチし、次にク
ロック信号ＣＫが高レベルになるとスレーブラッチ回路
２がマスターラ・ンチ回路１の出力信号ＶＣ’をサンプ
リングしてう・ｙチし出力する。
このＤ型フリップフロップ回路は、入力信号■ｌの変化
がなくともクロック信号ＣＫが変化する毎にインバータ
３Ａ、３Ｂが動作し、消費電力が増加するという欠点が
ある。
がなくともクロック信号ＣＫが変化する毎にインバータ
３Ａ、３Ｂが動作し、消費電力が増加するという欠点が
ある。
この欠点を改良するために、第５図に示すように、分周
回路６によりクロック信号の周波数を下げてインバータ
３Ａ、３Ｂの動作を低減させる方法がある。
回路６によりクロック信号の周波数を下げてインバータ
３Ａ、３Ｂの動作を低減させる方法がある。
上述した従来のＤ型フリップフロップ回路は、第１の例
として、マスターラッチ回路１．スレーブラッチ回路２
及びインバータ３Ａ、３Ｂで構成されたもの、第２の例
として、分周回路６を設けてクロック信号の周波数を下
げ、第１の例に対し消費電力低減対策を施したものがあ
るが、第１の例については前述したように消費電力が増
加するという欠点があり、また、第２の例については、
第６図に示すように、クロック信号の周波数が低くなる
ためにサンプリングのタイミングが遅れ、出力信号Ｖｏ
″の遅れが大きく（第１の例に比較し、Ｔ ｔ 、 Ｔ
２だけ遅れる）なるという欠点がある。
として、マスターラッチ回路１．スレーブラッチ回路２
及びインバータ３Ａ、３Ｂで構成されたもの、第２の例
として、分周回路６を設けてクロック信号の周波数を下
げ、第１の例に対し消費電力低減対策を施したものがあ
るが、第１の例については前述したように消費電力が増
加するという欠点があり、また、第２の例については、
第６図に示すように、クロック信号の周波数が低くなる
ためにサンプリングのタイミングが遅れ、出力信号Ｖｏ
″の遅れが大きく（第１の例に比較し、Ｔ ｔ 、 Ｔ
２だけ遅れる）なるという欠点がある。
本発明の目的は、出力信号の遅れを防止すると共に消費
電力を低減することができるＤ型フリップフロップ回路
を提供することにある。
電力を低減することができるＤ型フリップフロップ回路
を提供することにある。
本発明のＤ型フリップフロッ１回路は、ラッチング信号
の第１のレベルのとき入力信号をサンプリングしてラッ
チするマスターラッチ回路と、ラッチング信号の第２の
レベルのとき前記マスターラッチ回路の出力信号をサン
プリングしてラッチするスレーブラッチ回路と、前記ラ
ッチング信号を反転して前記スレーブラッチ回路へ供給
するインバータと、前記スレーブラッチ回路の出力信号
と前記入力信号との排他的論理和演算をする第１のゲー
ト回路と、この第１のゲート回路の出力信号とクロック
信号とのＮＡＮＤ演算をして前記ラッチング信号を出力
する第２のゲート回路とを有している。
の第１のレベルのとき入力信号をサンプリングしてラッ
チするマスターラッチ回路と、ラッチング信号の第２の
レベルのとき前記マスターラッチ回路の出力信号をサン
プリングしてラッチするスレーブラッチ回路と、前記ラ
ッチング信号を反転して前記スレーブラッチ回路へ供給
するインバータと、前記スレーブラッチ回路の出力信号
と前記入力信号との排他的論理和演算をする第１のゲー
ト回路と、この第１のゲート回路の出力信号とクロック
信号とのＮＡＮＤ演算をして前記ラッチング信号を出力
する第２のゲート回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、ラッチング信号ＶＢの高レベルのとき入
力信号■１をサンプリングしてラッチするマスターラッ
チ回路１と、ラッチング信号ＶＢの低レベルのときマス
ターラッチ回路１の出力信号をサンプリングしてラッチ
するスレーブラッチ回路２と、ラッチング信号■３を反
転してスレーブラッチ回路２へ供給するインバータ３と
、スレーブラッチ回路２の出力信号■ｏと入力信号Ｖ１
との排他的論理和演算をする第１のゲート回路４と、こ
の第１のゲート回路４の出力信号■。
力信号■１をサンプリングしてラッチするマスターラッ
チ回路１と、ラッチング信号ＶＢの低レベルのときマス
ターラッチ回路１の出力信号をサンプリングしてラッチ
するスレーブラッチ回路２と、ラッチング信号■３を反
転してスレーブラッチ回路２へ供給するインバータ３と
、スレーブラッチ回路２の出力信号■ｏと入力信号Ｖ１
との排他的論理和演算をする第１のゲート回路４と、こ
の第１のゲート回路４の出力信号■。
とクロック信号ＣＫとのＮＡＮＤ演算をしてラッチング
信号■３を出力する第２のゲート回路５とを備えた構成
となっている。
信号■３を出力する第２のゲート回路５とを備えた構成
となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
入力信号Ｖ菫と出力信号Ｖｏとは、入力信号Ｖｌがレベ
ル変化しない限り同一のレベルであるため、信号Ｖ＾は
低レベルでありラッチング信号ＶＢは高レベルに固定と
なっていてクロック信号ＣＫは無効となる。
ル変化しない限り同一のレベルであるため、信号Ｖ＾は
低レベルでありラッチング信号ＶＢは高レベルに固定と
なっていてクロック信号ＣＫは無効となる。
入力信号■！が変化すると信号ｖＡは高レベルとなり、
第２のゲート回路５はクロック信号ＣＫを受付る状態と
なる。このときラッチング信号ＶＢは高レベルであるの
でマスターラッチ回路１は入力信号Ｖｌをサンプリング
しラッチする。
第２のゲート回路５はクロック信号ＣＫを受付る状態と
なる。このときラッチング信号ＶＢは高レベルであるの
でマスターラッチ回路１は入力信号Ｖｌをサンプリング
しラッチする。
次に、クロック信号ＣＫが低レベルから高レベルへ変化
すると、ラッチング信号Ｖａは低レベルとなり、スレー
ブラッチ回路２はマスターラッチ回路１の出力信号ｖｃ
をサンプリングしてラッチし、スレーブラッチ回路２の
出力信号Ｖｏはレベル変化する。
すると、ラッチング信号Ｖａは低レベルとなり、スレー
ブラッチ回路２はマスターラッチ回路１の出力信号ｖｃ
をサンプリングしてラッチし、スレーブラッチ回路２の
出力信号Ｖｏはレベル変化する。
出力信号Ｖｏがレベル変化したことにより入力信号■１
のレベルと同一になり、従って信号■。
のレベルと同一になり、従って信号■。
は低ベレルとなってゲート回路５の出力、即ちラッチン
グ信号Ｖａは高レベル固定となり、再びクロック信号Ｃ
Ｋを無効とする。
グ信号Ｖａは高レベル固定となり、再びクロック信号Ｃ
Ｋを無効とする。
このように、クロック信号ＣＫが所定の周期で常にレベ
ル変化しても入力信号Ｖ＋がレベル変化しない限りラッ
チング信号Ｖ８はレベル変化しないので、ゲート回路５
．インバータ３等で消費される電力を低減することがで
きる。
ル変化しても入力信号Ｖ＋がレベル変化しない限りラッ
チング信号Ｖ８はレベル変化しないので、ゲート回路５
．インバータ３等で消費される電力を低減することがで
きる。
また、クロック信号ＣＫのタイミングでサンプリングが
行なわれるので、ゲート回路４．５を設けたことにより
出力信号ＶＯが遅れることはない。
行なわれるので、ゲート回路４．５を設けたことにより
出力信号ＶＯが遅れることはない。
以−ヒ説明したように本発明は、入力信号とスレーブラ
ッチ回路の出力信号との排他的論理和をとり、この信号
とタロツク信号とのＮＡＮＤ演算をしてラッチング信号
とする構成とすることにより、ラッチング信号のレベル
変化は入力信号がレベル変化したときのみであるので、
ゲート回路やインバータによる消費電力を低減すること
ができ、かつサンプリングはタロツク信号のタイミング
で行なわれるので、出力信号の遅れを防止することがで
きる効果がある。
ッチ回路の出力信号との排他的論理和をとり、この信号
とタロツク信号とのＮＡＮＤ演算をしてラッチング信号
とする構成とすることにより、ラッチング信号のレベル
変化は入力信号がレベル変化したときのみであるので、
ゲート回路やインバータによる消費電力を低減すること
ができ、かつサンプリングはタロツク信号のタイミング
で行なわれるので、出力信号の遅れを防止することがで
きる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図に
示された実施例の動作を説明するための各部信号の波形
図、第３図は従来のＤ型フリップフロップ回路の第１の
例の回路図、第４図は第３図に示されたＤ型フリップフ
ロップ回路の動作を説明するための各部信号の波形図、
第５図は従来のＤ型フリップフロッ１回路の第２の例の
回路図、第６図は第５図に示されたＤ型フリップフロッ
１回路の動作を説明するための各部信号の波形図である
。 １・・・マスターラッチ回路、２・・・スレーブラッチ
回路、３，３Ａ、３Ｂ・・・インバータ、４．５・・・
ゲート回路、６・・・分周回路。
示された実施例の動作を説明するための各部信号の波形
図、第３図は従来のＤ型フリップフロップ回路の第１の
例の回路図、第４図は第３図に示されたＤ型フリップフ
ロップ回路の動作を説明するための各部信号の波形図、
第５図は従来のＤ型フリップフロッ１回路の第２の例の
回路図、第６図は第５図に示されたＤ型フリップフロッ
１回路の動作を説明するための各部信号の波形図である
。 １・・・マスターラッチ回路、２・・・スレーブラッチ
回路、３，３Ａ、３Ｂ・・・インバータ、４．５・・・
ゲート回路、６・・・分周回路。
Claims (1)
- ラッチング信号の第１のレベルのとき入力信号をサンプ
リングしてラッチするマスターラッチ回路と、ラッチン
グ信号の第２のレベルのとき前記マスターラッチ回路の
出力信号をサンプリングしてラッチするスレーブラッチ
回路と、前記ラッチング信号を反転して前記スレーブラ
ッチ回路へ供給するインバータと、前記スレーブラッチ
回路の出力信号と前記入力信号との排他的論理和演算を
する第１のゲート回路と、この第１のゲート回路の出力
信号とクロック−信号とのＮＡＮＤ演算をして前記ラッ
チング信号を出力する第２のゲート回路とを有すること
を特徴とするＤ型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116227A JPH01286609A (ja) | 1988-05-13 | 1988-05-13 | Ｄ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116227A JPH01286609A (ja) | 1988-05-13 | 1988-05-13 | Ｄ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286609A true JPH01286609A (ja) | 1989-11-17 |
Family
ID=14681979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116227A Pending JPH01286609A (ja) | 1988-05-13 | 1988-05-13 | Ｄ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286609A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04220810A (ja) * | 1990-12-20 | 1992-08-11 | Nec Ic Microcomput Syst Ltd | フリップフロップ回路 |
| JPH04306013A (ja) * | 1991-04-03 | 1992-10-28 | Mitsubishi Electric Corp | ラッチ回路装置 |
| EP0524712A2 (en) * | 1991-07-25 | 1993-01-27 | Sharp Kabushiki Kaisha | Logic circuit |
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| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
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-
1988
- 1988-05-13 JP JP63116227A patent/JPH01286609A/ja active Pending
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