KR100204010B1 - 글리치 제거 회로 - Google Patents

Abstract

본 발명은 글리치가 발생되는 소정의 회로에 적용되는 글리치 제거 회로에 있어서, 상기 글리치가 발생되는 회로에 입력되는 입력 데이터(A, B)에 따라 글리치가 발생되지 않을 위치에 클럭 신호를 발생시키는 클럭 신호 발생 수단(10); 및 상기 클럭 신호 발생 수단으로부터의 클럭 신호에 따라 상기 글리치가 발생되는 회로의 출력 데이터를 래치하는 저장 수단(20)을 구비하는 것을 특징으로 하는 글리치 제거 회로에 관한 것으로, 입력 데이터의 변화에 의한 글리치의 발생을 방지할 수 있어 안정된 회로 설계를 용이하게 할 수 있도록 한다.

Description

글리치 제거 회로

제1도는 디코더에 적용한 본 발명에 따른 글리치 제거 회로의 일실시 블록도.

제2도는 상기 제1도의 일반적인 디코더에 대한 일실시 회로도.

제3도는 본 발명에 따른 상기 제1도의 주요 내부 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 클럭 신호 발생부 20 : 플립플롭부

본 발명은 글리치(glitch) 제거 회로에 관한 것으로, 특히 다수의 입력 신호를 받아 배타적인 출력을 생성하는 비동기 디코더와 같이 출력에 글리치가 발생하는 회로에 적용되어 상기 글리치를 제거하는 글리치 제거 회로에 관한 것이다.

비동기 디코더에서 입력 신호가 동시에 변할 경우 내부 지연에 의한 글리치가 발생되는데, 종래의 비동기 디코더에서는 이러한 글리치가 발생되는 경우 해당 출력을 발생시키고 입력을 지연 보상함으로써 글리치를 제거하였다. 그러나, 이는 제조공정에 따른 변화가 심하여 그 동작이 안정적이지 못한 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 입력 신호에 응답하여 출력신호의 출력 타이밍을 제어함으로써 상기 입력 신호에 의해 발생되는 글리치를 제거하는 글리치 제거 회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 소정의 회로로부터 출력되는 글리치를 포함한 출력 신호를 입력받아 상기 글리치를 제거하기 위한 글리치 제거 회로에 있어서, 상기 소정의 회로로 입력되는 다수의 입력 데이터 및 리셋 신호에 따라 각각의 에지를 검출하여 상기 소정의 회로로부터의 출력 신호를 글리치 없이 외부로 출력하도록 제어하기 위한 클럭 신호를 발생하는 클럭 신호 발생 수단; 및 상기 클럭 신호 발생 수단으로부터의 클럭 신호에 응답하여 상기 소정의 회로로부터의 출력 신호를 래치하여 출력하는 저장 수단을 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제1도는 디코더에 적용한 본 발명에 따른 글리치 제거 회로의 일실시 블록도이고, 제2도는 상기 제1도의 일반적인 디코더에 대한 일실시 회로도이다. 도면에서 A, B는 입력 데이터, RST는 리셋 신호, 11내지 13은 에지 검출기, 14는 부정논리합 게이트를 각각 나타낸다.

본 발명의 글리치 제거 회로를 상세 설명하기 위해 글리치를 발생하는 회로로 디코더를 그 일실시예로 들었으며, 제2도의 디코더는 공지의 구성이므로 그 상세한 설명은 피하기로 한다.

제 1도에 도시된 바와 같이, 본 발명의 글리치 제거 회로는 클럭 신호에 응답하여 디코더로부터의 데이터(D0 내지 D3)를 래치한 후 출력 데이터(OUT1 내지 OUT4)로 출력하는 플립플로부(20)와, 디코더에 입력되는 입력 데이터(A, B) 및 리셋 신호(RST)에 응답하여 상기 플립플롭부(20)로부터 상기 출력 데이터(OUT1 내지 OUT4)를 출력하기 위한 타이밍을 제어하는 상기 클럭 신호를 발생하기 위한 클럭 신호 발생부(10)를 구비하되, 상기 플립플롭부(20)는 상기 리셋 신호(RST)를 리셋 단자로 입력받아 칩의 초기화 시 출력 데이터(OUT1 내지 OUT4)를 초기화 시킨다.

클럭 신호 발생부(10)에서 디코더로 입력되는 입력 데이터(A, B) 및 리셋 신호(RST)의 에지를 검출하여 소정의 펄스를 가지는 클럭 신호를 발생하고, 이렇게 발생된 클럭 신호에 따라 플립플롭부(20)가 상기 디코더의 출력 데이터를 래치하여 출력하도록 구성함으로써 디코더의 출력 데이터로부터 글리치가 제거되어 출력 데이터(OUT1 내지 OUT4)로 나가게 된다.

좀더 구체적으로 살펴보면, 클럭 신호 발생부(10)는 상기 리셋 신호(RST) 및 디코더의 입력 데이터(A, B) 각각의 에지를 검출하기 위한, 즉각 신호의 천이시 소정의 펄스를 발생시키기위한 에지 검출기(11 내지 13)와, 상기 에지 검출기(11내지 13) 각각의 출력을 3 입력으로 하여 부정 논리합하기 위한 부정 논리합 게이트(14)를 구비한다.

에지 검출기(11 내지 13) 각각은, 에지 검출기로 입력되는 신호를 반전 지연시키기 위한 지연 인버터와, 지연 인버터로부터의 출력 및 에지 검출기를 입력되는 신호를 두 입력으로 하여 배타적 논리합하기 위한 배타적 논리합 게이트를 각각 구비하여, 각각의 에지 검출기로 입력되는 신호가 천이할 때마다 소정의 펄스를 발생시킨다. 이때, 발생되는 소정 펄스의 폭은 상기 지연 인버터의 지연 시간에 해당한다.

제3도는 본 발명에 따른 제1도의 주요 내부 신호 파형도로서, 이를 참조하여 본 발명의 일실시 동작을 상세히 살펴보기로 한다.

먼저, 칩의 초기화를 이해 리셋 신호(RST)가 로우(low)로 인가되어 플립플롭부(20)의 출력(OUT1 내지 OUT4)를 모두 로우상태로 클리어시킨다.

초기화가 끝나고 리셋 신호(RST)가 하이(high)로 천이되면, 에지 검출기(13)에 이해 하나의 펄스가 발생된다. 발생된 상기 펄스는 부정 논리합 게이트(14)로 입력되어 소정 펄스의 클럭 신호(30)로 발생되며, 이 클럭 신호(30)의 상승 에지에 응답하여 플립플롭부(20)는 디코더로부터의 출력(D0 내지 D3)을 래치하여 출력 데이터(OUT1 내지 OUT4)로 출력하게 된다.(31)

다음으로, 입력 데이터(B)가 로우에서 하이로 천이되면, 에지 검출기(12)에 이해 하나의 펄스가 발생되며, 발생된 상기 펄스는 다시 부정 논리합 게이트(14)로 입력되어 소정 펄스의 클럭 신호(32)로 발생된다. 그리고, 이 클럭 신호(32)의 상승 에지에 응답하여 플립플롭부(20)는 디코더의 출력(D0 내지 D3)을 래치하여 출력 데이터(OUT1 내지 OUT4)로 출력하게 된다.(33)

다음으로, 입력 데이터(A)가 로우에서 하이로 천이되고, 동시에 입력 데이터(B)가 하이에서 로우로 천이되는 경우 디코더의 출력(D0 및 D3)에 글리치(34)가 발생된다. 이때, 입력 데이터(A, B)의 천이에 응답하여 에지 검출기(11, 12)로부터 하나의 펄스가 발생되며, 발생된 상기 펄스는 다시 부정 논리합 게이트(14)로 입력되어 소정 펄스의 클럭 신호(35)로 발생된다. 이 클럭 신호(35)이 상승 에지에 응답하여 플립플롭부(20)는 디코더의 출력(D0 내지 D3)를 래치하여 출력 데이터(OUT1 내지 OUT4)로 출력하게 된다.(36) 여기서, 클럭 신호 발생부(10)에서 타이밍 조절되어 발생되는 클럭 신호에 의해 입력 데이터(A, B)의 동시 천이로 발생된 디코더 출력(D0, D3)의 글리치(34)를 피하여 플립플롭부(20)가 안정된 디코더 출력을 래치하여 출력함으로써, 글리치가 제거된 출력 신호(OUT1 내지 OUT4)를 얻을 수 있다.

다음으로, 입력 데이터(B)가 로우에서 하이로 천이되면, 에지 검출기(12)에 의해 하나의 펄스가 발생되며, 발생된 상기 펄스는 다시 부정 논리합 게이트(14)로 입력되어 소정 펄스의 클럭 신호(37)로 발생된다. 그리고, 이 클럭 신호(37)의 상승 에지에 응답하여 플립플로부(20)는 디코더의 출력(D0 내지 D3)을 래치하여 츨력 데이터(OUT1 내지 OUT4)로 출력하게 된다.(38)

마지막으로, 입력 데이터(A)가 하이에서 로우로 천이되고, 동시에 입력 데이터(B)가 하이에서 로우로 천이되는 경우 디코더의 출력(D1 및 D2)에 글리치(39)가 발생된다. 이때, 입력 데이터(A, B)의 천이에 응답하여 에지 검출기(11, 12)로부터 하나의 펄스가 발생되며, 발생된 상기펄스는 다시 부정 논리합 게이트(14)로 입력되어 소정 펄스의 클럭 신호(40)로 발생된다. 이 클럭 신호(40)의 상승에지에 응답하여 플립플롭부(20)는 디코더의 출력(D0 내지 D3)을 래치하여 출력 데이터(OUT1 내지 OUT4)로 출력하게 된다.(41) 여기서, 클럭 신호 발생부(10)에서 타이밍 조절되어 발생되는 클럭 신호에 의해 입력 데이터(A, B)의 동시 천이로 발생된 디코더 출력(D0, D3)의 글리치(39)를 피하여 플립플롭부(20)가 안정된 디코더 출력을 래치하여 출력함으로써, 글리치가 제거된 출력 신호(OUT1 내지 OUT4)를 얻을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명이 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 입력 신호의 천이에 응답하여 출력 신호의 출력 타이밍을 제어함으로써 입력 신호의 천이에 의해 발생되는 글리치를 제거하여 회로의 안정적인 동작을 보장하는 특유의 효과가 있다.

Claims (4)

1. 소정의 회로로부터 출력되는 글리치를 포함한 출력 신호를 입력받아 상기 글리치를 제거하기 위한 글리치 제거 회로에 있어서, 상기 소정의 회로로 입력되는 다수의 입력 데이터 및 리셋 신호에 따라 각각의 에지를 검출하여 상기 소정의 회로로부터의 출력 신호를 글리치 없이 외부로 출력하도록 제어하기 위한 클럭 신호를 발생하는 클럭 신호 발생 수단; 및 상기 클럭 신호 발생 수단으로부터의 클럭 신호에 응답하여 상기 소정의 회로로부터의 출력 신호를 래치하여 출력하는 저장 수단을 포함하여 이루어지는 글리치 제거 회로.
2. 제1항에 있어서, 상기 저장수단은, 상기 클럭 신호 발생 수단으로부터의 클럭 신호에 응답하여 상기 소정의 회로로부터의 출력 신호를 각각 래치하고, 상기 리셋 신호를 리셋 단자로 입력받는 다수의 플립플롭을 구비하는 것은 특징으로 하는 글리치 제거 회로.
3. 제1항 또는 제2항에 있어서, 상기 클럭 신호 발생 수단은, 상기 소정의 회로로 입력되는 다수의 입력 데이터 및 리셋 신호에 응답하여 각각의 에지를 검출하기 위한 다수의 에지 검출 수단; 및 상기 다수의 에지 검출 수단으로부터의 각 출력을 입력으로 받아 부정논리합하여 상기 클럭 신호로 출력하기 위한 부정 논리합 수단을 포함하여 이루어지는 것을 특징으로 하는 글리치 제거 회로.
4. 제3항에 있어서, 상기 다수의 에지 검출 수단은 각각, 상기 에지 검출 수단으로 입력되는 신호를 반전 지연시키는 반전 지연 수단; 및 상기 반전 지연 수단으로부터의 출력 및 상기 에지 검출 수단으로 입력되는 신호를 입력받아 배타적 논리합하는 배타적 논리합 수단을 포함하여 이루어지는 글리치 제거 회로.