KR100732766B1 - 출력인에이블 신호 생성회로 - Google Patents

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KR100732766B1
KR100732766B1 KR1020050134288A KR20050134288A KR100732766B1 KR 100732766 B1 KR100732766 B1 KR 100732766B1 KR 1020050134288 A KR1020050134288 A KR 1020050134288A KR 20050134288 A KR20050134288 A KR 20050134288A KR 100732766 B1 KR100732766 B1 KR 100732766B1
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    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Abstract

본 발명은 리드명령에 의해 발생된 인에이블 신호를 입력받아, DLL클럭을 카스레이턴시에 대응하여 지연시킨 지연 DLL클럭에 동기시켜 출력인에이블 신호를 생성하는 출력인에이블 신호 생성회로에 있어서, 카스레이턴시 별로 구분된 각각의 카스레이턴시 신호와 DLL 클럭을 입력받는 다수의 입력소자를 구비한 입력부와, 특정 카스레이턴시에 대응하여 인에이블된 카스레이턴시 신호에 응답하여 상기 입력부에 입력된 상기 DLL클럭을 상기 카스레이턴시에 대응되는 구간동안 지연시켜 지연 DLL 클럭을 출력하는 지연부를 포함하여 구성되는 지연 DLL클럭 생성부 및; 리드명령으로부터 발생한 인에이블 신호를 상기 지연 DLL클럭에 동기시켜 출력인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하여 구성되는 출력인에이블 신호 생성회로를 제공한다.
출력인에이블 신호, 카스레이턴시

Description

출력인에이블 신호 생성회로{Circuit for generating output enable signal}
도 1a는 종래기술에 따른 출력인에이블 신호 생성회로의 지연 DLL클럭 생성부를 도시한 것이다.
도 1b는 종래기술에 따른 출력인에이블 신호 생성회로의 인에이블 신호 생성부를 도시한 것이다.
도 2a는 본 발명의 일 실시예에 따른 출력인에이블 신호 생성회로의 지연 DLL클럭 생성부를 도시한 것이다.
도 2b는 본 발명의 일 실시예에 따른 출력인에이블 신호 생성회로의 인에이블 신호 생성부를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
2 : 다중화기(Multiplexer) 4 : 지연 DLL클럭 생성부
40: 지연부 42: 입력부
6 : 인에이블 신호 생성부
본 발명은 출력인에이블 신호 생성회로에 관한 것으로, 더욱 구체적으로는 하나의 지연회로에서 기설정된 카스레이턴시(Cas Latency) 신호에 의해 DLL(Delay Locked Loop)클럭의 지연구간이 결정되도록 함으로써, 지연소자의 수를 줄여 소비전력을 감소시킴과 동시에 출력신호 특성 열화를 야기하는 전달게이트를 구비한 다중화기(Mutiplexer)를 제거할 수 있도록 한 출력인에이블 신호 생성회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
동기식 메모리 장치에서는 리드명령에 의해 발생된 인에이블 신호를 기설정된 카스레이턴시만큼 지연시킨 DLL클럭(지연 DLL클럭)에 동기시켜 출력인에이블(Output Enable) 신호를 생성하고, 생성된 출력인에이블 신호가 인에이블된 때에 리드명령에 대응하여 억세스(acess)된 데이터가 출력되도록 하고 있다. 여기서, DLL클럭은 외부에서 입력되는 클럭신호를 소정시간을 지연고정시킨 것으로, 데이터가 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 출력될 수 있도록 한다.
도 1a는 종래기술에 따른 출력인에이블 신호 생성회로의 지연 DLL클럭 생성부의 구성을 도시한 것이고, 도 1b는 종래기술에 따른 출력인에이블 신호 생성회로의 인에이블 신호 생성부를 도시한 것이다.
도시한 바와 같이, 종래기술에 따른 출력인에이블 신호 생성회로는 DLL클럭(rclk_dll)을 서로 다른 지연구간으로 지연시켜 제 1 지연 DLL클럭(rdll_oe10_CL2 내지 rdll_oe10_CL6)을 출력하는 다의수 지연소자(11, 12, 14, 16, 18)를 구비한 지연부(10)와, 기설정된 카스레이턴시 신호(CL2 내지 CL6)의 인에이블에 대응하여 턴-온되는 전달게이트(T1 내지 T5)를 구비하여, 제 1 지연 DLL클럭(rdll_oe10_CL2 내지 rdll_oe10_CL6) 중 하나를 선택하여 제 2 지연 DLL클럭(rclk_oe10 내지 rclk_oe50)을 출력하는 다중화기(Multiplexer, 20)를 포함하여 구성된 지연 DLL 클럭 생성부(1) 및; 리드 명령에 의해 발생된 인에이블 신호(OE00)를 입력받는 D형 플립플롭(30)과, 상기 플립플롭(30)에 직렬 연결된 다수의 D형 플립플롭(32, 34, 36, 38)을 구비한 인에이블 신호 생성부(3)를 포함한다. 여기서, D형 플립플롭(30, 32, 34, 36, 38)은 각각의 클럭입력단으로 입력되는 제 2 지연 DLL클럭(rclk_oe10 내지 rclk_oe50) 신호에 상기 인에이블 신호(OE00)를 동기시켜 출력인에이블 신호(OE10, OE20, OE30, OE40, OE50)를 생성한다.
그런데, 이와 같이 구성된 지연 DLL클럭 생성부(1)는 카스레이턴시 신호(CL2 내지 CL6)별로 독립적으로 구비된 지연소자(11, 12, 14, 16, 18)를 통해 DLL클럭(rclk_dll)을 지연시켜 제 1 지연 DLL클럭(rdll_oe10_CL2 내지 rdll_oe10_CL6)을 생성하므로 많은 소비전력이 요구되는 문제가 있었다.
또한, 지연 DLL클럭 생성부(1)에서 생성되는 제 2 지연 DLL클럭(rclk_oe10 내지 rclk_oe50)은 턴-오프 상태에서도 커페시터 특성을 갖는 전달게이트(T1 내지 T5)에 의해 신호 특성이 열화되어, 출력인에이블 신호(OE10, OE20, OE30, OE40, OE50) 생성을 어렵게 하였는데, 이는 특히 고주파 동작에서 두드러지게 나타났다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하나의 지연회로에서 기설정된 카스레이턴시(Cas Latency) 신호에 의해 DLL(Delay Locked Loop)클럭의 지연구간이 결정되도록 함으로써, 지연소자의 수를 줄여 소비전력을 감소시킴과 동시에 출력신호 특성 열화를 야기하는 전달게이트를 구비한 다중화기(Mutiplexer)를 제거할 수 있도록 한 출력인에이블 신호 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 리드명령에 의해 발생된 인에이블 신호를 입력받아, DLL클럭을 카스레턴이시에 대응하여 지연시킨 지연 DLL클럭에 동기시켜 출력인에이블 신호를 생성하는 출력인에이블 신호 생성회로에 있어서, 카스레이턴시 별로 구분된 각각의 카스레이턴시 신호와 DLL 클럭을 입력받는 다수의 입력소자를 구비한 입력부와, 특정 카스레이턴시에 대응하여 인에이블된 카스레이턴시 신호에 응답하여 상기 입력부에 입력된 상기 DLL클럭을 상기 카스레이턴시에 대응되는 구간동안 지연시켜 지연 DLL 클럭을 출력하는 지연부를 포함하여 구성되는 지연 DLL클럭 생성부 및; 리드명령으로부터 발생한 인에이블 신호를 상기 지연 DLL클럭에 동기시켜 출력인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하여 구성되는 출력인에이블 신호 생성회로를 제공한다.
본 발명에 있어, 상기 입력소자는 상기 카스레이턴시 신호와 상기 DLL클럭을 입력받아 논리 연산을 수행하는 것을 특징으로 한다.
본 발명에 있어, 상기 입력소자는 상기 카스레이턴시 신호의 인에이블에 응답하여 상기 DLL 클럭을 반전버퍼링하는 것을 특징으로 한다.
본 발명에 있어, 상기 입력부는 카스레이턴시가 큰 카스레이턴시 신호부터 순차적으로 입력되는 다수의 입력소자들이 병렬로 연결되는 것을 특징으로 한다.
본 발명에 있어, 상기 지연부는 상기 각각의 입력소자의 출력신호를 단위 지연구간만큼 지연시키는 다수의 지연소자를 포함하되, 상기 지연소자는 직렬로 연결되어, 상기 DLL 클럭을 상기 인에이블된 카스레이턴시 신호가 입력되는 입력소자에 연결된 지연소자와 상기 인에인블된 카스레이턴시 신호보다 낮은 카스레이턴시를 갖는 카스레이턴시 신호를 입력받는 입력소자에 연결된 지연소자를 통해 지연시켜 지연 DLL클럭을 생성하는 것을 특징으로 한다.
본 발명에 있어, 상기 지연구간은 카스레이턴시인것을 특징으로 한다.
본 발명에 있어, 상기 인에이블 신호 생성부는 상기 인에이블 신호를 클럭입력단으로 입력된 상기 지연 DLL클럭에 동기시켜 출력 인에이블 신호를 출력하는 플립플롭을 구비한 것을 특징으로 한다.
본 발명에 있어, 상기 플립플롭은 D형 플립플롭인 것을 특징으로 한다.
또한, 본 발명은 제 1 카스레이턴시 신호의 인에이블에 응답하여 DLL 클럭을 반전버퍼링하여 출력하는 제 1 입력소자와, 제 2 카스레이턴시 신호의 인에이블에 응답하여 상기 DLL 클럭을 반전버퍼링하여 출력하는 제 2 입력소자와, 상기 제 1 카스레이턴시 신호의 인에이블에 응답하여 상기 제 1 입력소자의 출력신호를 단위 지연구간만큼 지연시켜 출력하는 제 1 지연소자 및, 상기 제 1 카스레이턴시 신호의 인에이블에 응답하여 상기 제 1 지연소자의 출력신호를 기상 단위 지연구간만큼 지연시켜 출력하거나, 상기 제 2 카스레이턴시 신호의 인에이블에 응답하여 상기 제 2 입력소자의 출력신호를 단위 지연구간만큼 지연시켜 출력하는 제 2 지연소자를 포함하는 지연 DLL 클럭생성부 및; 리드명령으로부터 발생한 인에이블 신호를 상기 제 2 지연소자의 출력신호에 동기하여 클럭인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하여 구성되는 출력인에이블 신호 생성회로를 제공한다.
본 발명에 있어, 상기 지연 DLL 클럭생성부는 상기 제 2 지연소자의 출력신호를 반전 버퍼링하여 출력하는 버퍼를 더 포함하는 것을 특징으로 한다.
본 발명에 있어, 상기 제 1 카스레이턴시 신호는 상기 제 2 카스레이턴시 신호보다 카스레이턴시가 1 클럭주기 만큼 큰 것을 특징으로 한다.
본 발명에 있어, 상기 제 1 입력소자와 상기 제 2 입력소자는 부정 논리곱 연산을 수행하는 것을 특징으로 한다.
본 발명에 있어, 상기 제 1 지연소자는 전원전압이 일단에 입력되고, 상기 제 1 입력소자의 출력신호가 타단에 입력되는 논리소자 및; 상기 논리소자의 출력 신호를 반전 버퍼링하는 버퍼를 포함하는 것을 특징으로 한다.
본 발명에 있어, 상기 제 2 지연소자는 상기 제 1 지연소자의 출력신호가 일단에 입력되고, 타단에 상기 제 1 입력소자의 출력신호가 입력되는 논리소자 및; 상기 논리소자의 출력신호를 반전 버퍼링하는 버퍼를 포함하는 것을 특징으로 한다.
본 발명에 있어, 상기 논리소자는 부정 논리곱 연산을 수행하는 것을 특징으로 한다.
본 발명에 있어, 상기 인에이블 신호 생성부는 상기 인에이블 신호를 데이터입력단으로 입력받고, 상기 제 1 카스레이턴시 신호의 인에이블에 응답하여 상기 제 2 지연소자에서 출력되는 신호를 클럭입력단으로 입력받는 제 1 플립플롭과; 상기 제 1 플립플롭의 출력신호를 데이터입력단으로 입력받고, 상기 제 2 카스레이턴시 신호의 인에이블에 응답하여 상기 제 2 지연소자에서 출력되는 신호를 클럭입력단으로 입력받는 제 2 플립플롭을 포함한다.
본 발명에 있어, 상기 플립플롭은 D형 플립플롭인 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2a는 본 발명의 일 실시예에 따른 출력인에이블 신호 생성회로의 지연 DLL클럭 생성부를 도시한 것이고, 도 2b는 본 발명의 일 실시예에 따른 출력인에이블 신호 생성회로의 인에이블 신호 생성부를 도시한 것이다.
도시된 바와 같이, 본 실시예의 출력인에이블 신호 생성회로는 카스레이턴시(CL) 별로 구분된 각각의 카스레이턴시 신호(CL2 내지 CL6)와 DLL 클럭(rclk_dll)을 입력받는 다수의 난드게이트(ND41, ND42, ND43, ND44, ND45)를 구비한 입력부(42)와, 특정 카스레이턴시에 대응하여 인에이블된 카스레이턴시 신호(CL2 내지 CL6)에 응답하여 상기 입력부(42)에 입력된 상기 DLL클럭(rclk_dll)을 상기 카스레이턴시에 대응되는 구간만큼 지연시켜 지연 DLL 클럭(rclk_oe10 내지 rclk_oe50)을 출력하는 지연부(40)를 포함하여 구성되는 지연 DLL클럭 생성부(4)를 포함한다. 여기서, 난드게이트(ND41)에는 카스레이턴시가 가장 큰 카스레이턴시 신호(CL6)가 입력되고, 난드게이트(ND41)과 병렬 연결된 난드게이트(ND42, ND43, ND44, ND45)에 카스레이턴시 크기 순으로 정렬된 카스레이턴시 신호(CL5, CL4, CL3, CL2)가 순차적으로 입력된다. 또한, 지연부(40)는 난드게이트(ND41, ND42, ND43, ND44, ND45)의 출력신호를 일단에 입력받는 난드게이트(ND51, ND52, ND53, ND54, ND55)와 인버터(IV51, IV52, IV53, IV54, IV55, IV56)를 포함하여 구성된다. 이와 같은 지연 DLL클럭 생성부(4)는 생성될 지연 DLL 클럭(rclk_oe10 내지 rclk_oe50) 수만큼 구비된다.
또한, 본 실시예의 출력인에이블 신호 생성회로는 리드명령으로부터 발생한 인에이블 신호(OE00)를 지연 DLL클럭(rclk_oe10 내지 rclk_oe50)에 동기시켜 출력인에이블 신호(OE10 내지 OE50)를 생성하는 인에이블 신호 생성부(6)를 포함한다. 이때, 인에이블 신호 생성부(6)는 데이터입력단(D)을 통해 인에이블 신호(OE00)를 입력받는 D형 플립플롭(60)과 상기 D형 플립플롭(60)과 직렬 연결된 D형 플립플롭(62, 64, 66, 68)으로 구성되고, 각각의 플립플롭(60, 62, 64, 66, 68)은 클럭입력단을 통해 지연 DLL클럭(rclk_oe10 내지 rclk_oe50)을 입력받아, 출력인에이블 신호(OE10 내지 OE50)를 생성한다.
이와 같이 구성된 출력인에이블 신호 생성회로의 동작을 구체적으로 설명하면 다음과 같다. 다만, 도 2b의 본 실시예에 의한 인에이블 신호 생성부(6)에 구비된 D형 플립플롭(60, 62, 64, 66, 68)의 클럭입력단에 입력되는 지연 DLL클럭(rclk_oe 10 내지 rclk_oe 50)은 5개로 제한하여 설명한다.
우선, D형 플립플롭(60)에 입력되는 지연 DLL클럭(rclk_oe 10)을 생성하기 위해 지연 DLL클럭 생성부(4)의 입력단에 기설정된 카스레이턴시 신호(CL2 내지 CL6)가 입력된다. 이때, 카스레이턴시 신호(CL2 내지 CL6)의 인에이블은 생성될 지연 DLL클럭(rclk_oe 10)의 지연구간에 의해 결정된다. 일례로, 지연 DLL클럭(rclk_oe 10)이 DLL클럭(rclk_dll)에 비해 CL6 만큼 지연되어 형성되어야 하는 경우, 카스레이턴시 신호(CL6)는 하이레벨이 되고, 나머지 카스레이턴시 신호(CL2 내지 CL5)는 로우레벨이 된다. 이에 따라 난드게이트(ND41)는 DLL클럭(rclk_dll)을 반전 버퍼링하는 인버터로서 기능하게 되고, 난드게이트(ND42 내지 ND45)는 하이레벨을 출력하므로 지연부(40)의 난드게이트(ND52 내지 ND55)를 인버터로서 동작하게 한다. 결국, 인버터(IV56)에서 출력되는 지연 DLL클럭(rclk_oe 10)은 DLL클럭 (rclk_dll)이 인버터로 동작하는 6개의 난드게이트(ND41, ND51 내지 ND55) 및 6개 인버터(IV51 내지 IV56)을 통과하며 소요되는 구간만큼, 즉, 6 단위 카스레이턴시(여기서, '단위 카스레이턴시'는 한개의 난드게이트와 한개의 인버터로 구성된 지연소자를 통과하는데 소요되는 구간으로 가정한다.)만큼 DLL클럭(rclk_dll)에 비해 지연된다. 다른 예로, 지연 DLL클럭(rclk_oe 10)이 DLL클럭(rclk_dll)에 비해 CL4 만큼 지연되어 형성되어야 하는 경우 카스레이턴시 신호(CL4)는 하이레벨이 되고, 나머지 카스레이턴시 신호(CL2, CL3, CL5, CL6)는 로우레벨이 된다. 이에 따라 난드게이트(ND43)는 DLL클럭(rclk_dll)을 반전 버퍼링하는 인버터로서 기능하게 되고, 난드게이트(ND41, ND42, ND44, ND45)는 하이레벨을 출력하므로 지연부(40)의 난드게이트(ND51, ND52, ND54, ND55)를 인버터로서 동작하게 한다. 이때, DLL클럭(rclk_dll)은 난드게이트(ND43)를 통해 입력되므로 난드게이트(ND51, ND52)는 지연 DLL클럭(rclk_oe 10) 생성에 관여하지 않는다. 결국, 인버터(IV56)에서 출력되는 지연 DLL클럭(rclk_oe 10)은 4 단위 카스레이턴시만큼 DLL클럭(rclk_dll)에 비해 지연된다.
다음으로, 별도로 구비된 4개의 지연 DLL클럭 생성부(4)에서 D형 플립플롭(60)에 입력되는 다른 지연 DLL클럭(rclk_oe 20 내지 rclk_oe 50)을 생성한다. 이때, 생성될 지연 DLL클럭(rclk_oe 20)은 DLL클럭(rclk_dll)에 비해 CL5 만큼 지연되어 형성되어야하고, 지연 DLL클럭(rclk_oe 30)은 DLL클럭(rclk_dll)에 비해 CL4 만큼 지연되어 형성되어야 하며, 지연 DLL클럭(rclk_oe 40)은 DLL클럭(rclk_dll)에 비해 CL3 만큼 지연되어 형성되어야 하고, 지연 DLL클럭(rclk_oe 50)은 DLL클럭(rclk_dll)에 비해 CL2 만큼 지연되어 형성되어야 한다고 가정하자. 이를 위해 지연 DLL클럭(rclk_oe 20)을 생성하는 지연 DLL클럭 생성부(4)의 입력부(42)에 입력되는 카스레이턴시 신호(CL2 내지 CL6)는 카스레이턴시 신호(CL5)만이 하이레벨이 되도록 설정되면, 앞서 살펴본 지연 DLL클럭 생성부(4)의 동작에 의해 지연 DLL클럭(rclk_oe 20)은 DLL클럭(rclk_dll)에 비해 5 단위 카스레이턴시만큼 지연된다. 마찬가지 방법으로 카스레이턴시 신호(CL2 내지 CL6)의 인에이블을 조정하여, 지연 DLL클럭(rclk_oe 30)은 DLL클럭(rclk_dll)에 비해 4 단위 카스레이턴시만큼 지연되고, 지연 DLL클럭(rclk_oe 40)은 DLL클럭(rclk_dll)에 비해 3 단위 카스레이턴시만큼 지연되며, 지연 DLL클럭(rclk_oe 50)은 DLL클럭(rclk_dll)에 비해 2 단위 카스레이턴시만큼 지연되도록 할 수 있다.
이상 설명한 바와 같이 본 실시예에 의한 출력인에이블 신호 생성로회는 하나의 지연회로에서 기설정된 카스레이턴시(Cas Latency) 신호에 의해 DLL(Delay Locked Loop)클럭의 지연구간이 결정되도록 함으로써, 지연소자의 수를 줄여 소비전력을 감소시킴과 동시에 출력신호 특성 열화를 야기하는 전달게이트를 구비한 다중화기(Mutiplexer)를 제거할 수 있게 해준다.
이상 설명한 바와 같이, 본 발명에 따른 출력인에이블 신호 생성회로는 하나 의 지연회로에서 기설정된 카스레이턴시(Cas Latency) 신호에 의해 DLL(Delay Locked Loop)클럭의 지연구간이 결정되도록 함으로써, 지연소자의 수를 줄여 소비전력을 감소시킬 수 있는 효과가 있다.
또한, 출력신호 특성 열화를 야기하는 전달게이트를 구비한 다중화기(Mutiplexer)를 제거할 수 있어 고주파 환경에서 용이하게 동작할 수 있는 효과도 있다.

Claims (17)

  1. 리드명령에 의해 발생된 인에이블 신호를 입력받아, DLL클럭을 카스레이턴시에 대응하여 지연시킨 지연 DLL클럭에 동기시켜 출력인에이블 신호를 생성하는 출력인에이블 신호 생성회로에 있어서,
    카스레이턴시 별로 구분된 각각의 카스레이턴시 신호와 DLL 클럭을 입력받는 다수의 입력소자를 구비한 입력부와, 직렬로 연결되어 상기 각각의 입력소자의 출력신호를 단위 지연구간만큼 지연시키는 다수의 지연소자를 구비한 지연부를 포함한 지연 DLL클럭 생성부; 및
    리드명령으로부터 발생한 인에이블 신호를 상기 지연 DLL클럭에 동기시켜 출력인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하여 구성되되,
    상기 지연부는 특정 카스레이턴시에 대응하여 인에이블된 카스레이턴시 신호에 응답하여, 상기 DLL클럭을 상기 카스레이턴시에 대응되는 구간동안 지연시킨 지연 DLL 클럭을 출력하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  2. 제 1 항에 있어서, 상기 입력소자는 상기 카스레이턴시 신호와 상기 DLL클럭을 입력받아 논리 연산을 수행하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  3. 제 2 항에 있어서, 상기 입력소자는 상기 카스레이턴시 신호의 인에이블에 응답하여 상기 DLL 클럭을 반전버퍼링하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  4. 제 1 항에 있어서, 상기 입력부는 카스레이턴시가 큰 카스레이턴시 신호부터 순차적으로 입력되는 다수의 입력소자들이 병렬로 연결되는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  5. 제 4 항에 있어서, 상기 지연부는 상기 DLL 클럭을 상기 인에이블된 카스레이턴시 신호가 입력되는 입력소자에 연결된 지연소자와, 상기 인에인블된 카스레이턴시 신호보다 낮은 카스레이턴시를 갖는 카스레이턴시 신호를 입력받는 입력소자에 연결된 지연소자를 통해 지연시켜, 상기 지연 DLL클럭을 생성하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  6. 제 5 항에 있어서, 상기 지연구간은 카스레이턴시인 것을 특징으로 하는 출 력인에이블 신호 생성회로.
  7. 제 1 항에 있어서, 상기 인에이블 신호 생성부는 인에이블 신호를 클럭입력단으로 입력된 상기 지연 DLL클럭에 동기시켜 출력 인에이블 신호를 출력하는 플립플롭을 구비한 것을 특징으로 하는 출력인에이블 신호 생성회로.
  8. 제 7항에 있어서, 상기 플립플롭은 D형 플립플롭인 것을 특징으로 하는 출력인에이블 신호 생성회로.
  9. 제 1 카스레이턴시 신호의 인에이블에 응답하여 DLL 클럭을 반전버퍼링하여 출력하는 제 1 입력소자와, 제 2 카스레이턴시 신호의 인에이블에 응답하여 상기 DLL 클럭을 반전버퍼링하여 출력하는 제 2 입력소자와, 상기 제 1 카스레이턴시 신호의 인에이블에 응답하여 상기 제 1 입력소자의 출력신호를 단위 지연구간만큼 지연시켜 출력하는 제 1 지연소자 및, 상기 제 1 카스레이턴시 신호의 인에이블에 응답하여 상기 제 1 지연소자의 출력신호를 상기 단위 지연구간만큼 지연시켜 출력하거나, 상기 제 2 카스레이턴시 신호의 인에이블에 응답하여 상기 제 2 입력소자의 출력신호를 단위 지연구간만큼 지연시켜 출력하는 제 2 지연소자를 포함하는 지연 DLL 클럭생성부 및;
    리드명령으로부터 발생한 인에이블 신호를 상기 제 2 지연소자의 출력신호에 동기하여 클럭인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하여 구성되는 출력인에이블 신호 생성회로.
  10. 제 9 항에 있어서, 상기 지연 DLL 클럭생성부는 상기 제 2 지연소자의 출력신호를 반전 버퍼링하여 출력하는 버퍼를 더 포함하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  11. 제 9항에 있어서, 상기 제 1 카스레이턴시 신호는 상기 제 2 카스레이턴시 신호보다 카스레이턴시가 1 클럭주기 만큼 큰 것을 특징으로 하는 출력인에이블 신호 생성회로.
  12. 제 9항에 있어서, 상기 제 1 입력소자와 상기 제 2 입력소자는 부정 논리곱 연산을 수행하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  13. 제 9 항에 있어서, 상기 제 1 지연소자는 전원전압이 일단에 입력되고, 상기 제 1 입력소자의 출력신호가 타단에 입력되는 논리소자 및;
    상기 논리소자의 출력신호를 반전 버퍼링하는 버퍼를 포함하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  14. 제 9 항에 있어서, 상기 제 2 지연소자는 상기 제 1 지연소자의 출력신호가 일단에 입력되고, 타단에 상기 제 1 입력소자의 출력신호가 입력되는 논리소자 및;
    상기 논리소자의 출력신호를 반전 버퍼링하는 버퍼를 포함하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  15. 제 13 항 또는 제 14 항에 있어서, 상기논리소자는 부정 논리곱 연산을 수행하는 것을 특징으로 하는 출력인에이블 신호 생성회로.
  16. 제 9 항에 있어서, 상기 인에이블 신호 생성부는 상기 인에이블 신호를 데이터입력단으로 입력받고, 상기 제 1 카스레이턴시 신호의 인에이블에 응답하여 상기 제 2 지연소자에서 출력되는 신호를 클럭입력단으로 입력받는 제 1 플립플롭과;
    상기 제 1 플립플롭의 출력신호를 데이터입력단으로 입력받고, 상기 제 2 카 스레이턴시 신호의 인에이블에 응답하여 상기 제 2 지연소자에서 출력되는 신호를 클럭입력단으로 입력받는 제 2 플립플롭을 포함하는 출력인에이블 신호 생성회로.
  17. 제 16항에 있어서, 상기 플립플롭은 D형 플립플롭인 것을 특징으로 하는 출력인에이블 신호 생성회로.
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* Cited by examiner, † Cited by third party
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KR20000033086A (ko) * 1998-11-19 2000-06-15 윤종용 데이터 출력시 시간 지연을 감소시킬 수 있는 메모리장치 출력회로

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