KR100282309B1 - 반도체 집적회로 - Google Patents

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KR100282309B1
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마사히로 가모시다
하루키 도다
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명은 반도체 집적회로에 관한 것으로서, 외부 클럭(EXCLK)과 같은 주기의 펄스신호(EX)가 주기측정회로(3)에 입력되는 것에 의해 그 펄스신호(EX)의 주기가 단위지연소자(4)의 개수로서 측정되고, 이 측정된 단위지연소자의 개수는 개수변환회로(5)에 의해 그 개수가 1/2배로 변환된 후에 시간변환회로(5)에 보내져서, 그곳에서 펄스신호(EX)의 주기의 1/2배의 시간으로 변환되어 그 시간과 같은 주기의 펄스신호(RSLT)를 얻을 수 있으며, 이와 같이 하여 펄스신호(EX)의 주기의 1/2배의 주기를 갖는 펄스신호(RSLT)를 생성하는 것에 의해 임의의 주기를 갖는 외부 클럭(EXCLK)에서 듀티비 2-K×100%의 내부 클럭(INCLK)을 생성할 수 있는 것으로서,
동기형 LSI에 있어서, 외부 클럭에서 소망하는 듀티비의 내부 클럭을 생성하는 것을 특징으로 한다.

Description

반도체 집적회로
본 발명은 임의의 듀티비의 클럭신호에서 소망하는 듀티비의 클럭신호를 생성하는 반도체 집적회로에 관한 것이다.
근래, 보다 고성능 정보기기의 요구에 따라, 고도의 마이크로 프로세서와 메모리 LSI가 개발되고 있다. 마이크로 프로세서는 외부에서의 클럭신호의 상승, 또 하강에 따라 명령의 받아들임, 연산처리, 데이터의 입출력 등을 실행한다. 또, 동기적(synchronous) DRAM 등으로 대표되는 동기형 메모리도 마찬가지로, 외부에서의 클럭신호의 상승, 또는 하강에 따라 데이터의 입력, 판독을 실행한다.
도 20에 이와 같은 동기형 LSI의 개념도를 나타낸다. '17'은 동기형 LSI, EXCLK는 외부 클럭신호, '18'은 외부 클럭을 파형 정형하고, 필요한 구동력을 주기 위한 리시버(입력 버퍼), INCLK는 리시버(18)의 출력이고, LSI(17) 내부에서 이용하는 내부 클럭신호이다.
이 동기형 LSI에 동기(T)로 듀티비 50%의 외부 클럭이 입력된 경우의 외부 클럭(EXCLK)과 내부 클럭(INCLK)의 파형을 도 21의 (A)에 나타낸다. 리시버(18)의 지연시간을 무시하면 외부 클럭(EXCLK)과 내부 클럭(INCLK)은 같은 타이밍이 된다.
그런데, 마이크로 프로세서와 동기형 메모리를 보다 고속으로 동작시키기 위해 외부 클럭의 상승과 하강의 양쪽을 이용하여 처리를 실행하는 방법이 있다. 상승만, 하강만을 이용하는 방법에 비해, 같은 주파수의 외부 클럭에 대해 2배의 처리를 실행할 수 있다. 이 경우, 내부 클럭의 듀티비는 50%인 것이 바람직하다. 이것은 다음 이유에 의한다.
외부 클럭(EXCLK)의 주기를 T로 하면 도 21의 (A)에서 알 수 있는 바와 같이 내부 클럭(INCLK)의 주기도 T이다. 하나의 처리에 필요한 시간을 tP로 하면 내부 클럭(INCLK)의 1주기 내에서 두 개의 처리를 실행하기 위해서는 듀티비가 50%인 경우, T≥2tP가 필요하다.
도 21의 (B)에 외부 클럭의 듀티비가 33%인 경우의 외부 클럭(EXCLK)과 내부 클럭(INCLK)을 나타낸다. 도 21의 (A)와 마찬가지로, 리시버(18)의 지연시간을 무시하면 외부 클럭(EXCLK)과 내부 클럭(INCLK)은 같은 타이밍이 된다. 이 경우, 내부 클럭(INCLK)의 1주기 내에서 두 개의 처리를 실행하기 위해서는 외부 클럭(EXCLK)의 주기(T)는 T≥3tP가 필요하고, 듀티비가 50%인 경우에 비해 동작주파수가 저하한다.
이상 설명한 바와 같이, 종래의 동기형 LSI에 있어서는 외부 클럭의 듀티비가 50%가 아닌 경우, 동작주파수가 저하한다고 하는 문제가 있었다. 또, 동기형 LSI에 의해서는 그 성능을 높이기 위해서 예를 들면 듀티비 25% 등의 어느 특정 듀티비를 갖는 내부 클럭을 필요로 하는 것이다. 그러나, 종래 내부 클럭의 듀티비는 외부 클럭의 그것에 의해 결정되기 때문에 최적 듀티비를 갖는 내부 클럭을 사용하는 것은 곤란했다.
본 발명은 상기 사정을 고려하여 이루어진 것으로서, 그 제 1 목적으로 하는 것은 임의의 듀티비의 클럭에서 듀티비 2-K×100%(K: 자연수)의 클럭을 얻는 것이 가능한 반도체 집적회로를 제공하는 것이다.
또, 그 제 2 목적으로 하는 것은 임의의 듀티비의 외부 클럭에서 그 외부 클럭과 동기를 취한 듀티비 2-K×100%(K: 자연수)의 내부 클럭을 얻는 것이 가능한 반도체 집적회로를 제공하는 것이다.
도 1은 본 발명의 제 1 실시형태에 관련된 반도체 집적회로의 구성을 나타낸 블럭도,
도 2는 상기 제 1 실시형태의 반도체 집적회로의 동작을 설명하는 타이밍 챠트,
도 3은 상기 제 1 실시형태의 반도체 집적회로에 설치된 펄스생성회로의 구체적인 회로구성을 나타낸 도면,
도 4는 상기 제 1 실시형태의 반도체 집적회로에서 사용되는 입출력이 같은 상의 지연회로의 구체적인 구성예를 나타낸 도면,
도 5는 상기 제 1 실시형태의 반도체 집적회로에서 사용되는 단위지연소자의 구체적인 구성예를 나타낸 도면,
도 6은 상기 제 1 실시형태의 반도체 집적회로에서 사용되는 펄스출력회로의 구체적인 구성예를 나타낸 도면,
도 7은 상기 제 1 실시형태의 반도체 집적회로에서 사용되는 논리회로의 구체적인 구성예를 나타낸 도면,
도 8은 본 발명의 제 2 실시형태에 관련된 반도체 집적회로의 구성을 나타낸 블럭도,
도 9는 상기 제 2 실시형태의 반도체 집적회로의 동작을 설명하는 타이밍 챠트,
도 10은 상기 제 2 실시형태의 반도체 집적회로에서 사용되는 입출력이 반대 상인 단위지연소자의 구체적인 구성예를 나타낸 도면,
도 11은 상기 제 2 실시형태의 반도체 집적회로에서 사용되는 펄스출력회로의 구성예를 나타낸 도면,
도 12는 상기 제 2 실시형태의 반도체 집적회로에서 사용되는 논리회로의 구체적인 구성예를 나타낸 도면,
도 13은 상기 제 2 실시형태의 반도체 집적회로에서 사용되는 펄스생성회로의 구체적 구성예를 나타낸 도면,
도 14는 본 발명의 제 3 실시형태에 관련된 반도체 집적회로의 구성을 나타낸 블럭도,
도 15는 상기 제 3 실시형태의 반도체 집적회로의 동작을 설명한 타이밍 챠트,
도 16은 상기 제 3 실시형태의 반도체 집적회로에서 사용되는 펄스출력회로의 구성예를 나타낸 도면,
도 17은 본 발명의 제 4 실시형태에 관련된 반도체 집적회로의 구성을 나타낸 블럭도,
도 18은 상기 제 4 실시형태의 반도체 집적회로의 동작을 설명하는 타이밍 챠트,
도 19는 본 발명의 반도체 집적회로의 다른 적용예를 나타낸 도면 및
도 20은 종래의 동기형 LSI의 동작을 설명하는 타이밍 챠트이다.
*부호의 주요부분에 대한 부호의 설명
1, 18: 리시버 2: 펄스발생회로
3: 주기측정회로 4, 10: 단위지연소자
5: 개수변환회로 6, 12, 14: 펄스출력회로
7: 시간변환회로 8, 13: 논리회로
9: 버퍼회로 11: 펄스생성회로
15: 지연조절회로 16: 시간측정회로
17: 동기형 LSI 200: 도터 카드
300: MPU 400: SRAM
500: 로직LSI 600: 클럭 딜리버리(delivery) LSI
본 발명의 청구항 1에 관련된 반도체 집적회로는 임의의 듀티비의 제 1 클럭신호에서 그것과 같은 주기의 제 1 펄스신호를 생성하는 펄스생성회로와, 상기 제 1 펄스신호가 입력되고, 그 제 1 펄스신호의 주기를 단위지연소자의 개수로서 측정하는 주기측정회로와, 이 주기측정회로에서 측정된 상기 단위지연소자의 개수를 1/2K(K는 자연수)배의 단위지연소자의 개수로 변환하는 개수변환회로와, 이 개수변환회로에 의해 상기 1/2K배로 변화된 단위지연소자의 개수를 시간으로 변환하고, 그 시간과 같은 주기의 제 2 펄스신호를 출력하는 시간변환회로와, 상기 제 1 펄스신호와 상기 제 2 펄스신호와의 논리연산에 의해 제 2 클럭신호를 출력하는 회로를 구비하는 것을 특징으로 한다.
이 반도체 집적회로에 의하면 제 1 클럭신호와 같은 주기의 제 1 펄스신호가 주기측정회로에 입력되는 것에 의해 그 제 1 펄스신호의 주기가 단위지연소자의 개수로서 측정된다. 이 측정된 단위지연소자의 개수는 개수변환회로에 의해 그 개수가 1/2K(K는 자연수)배로 변환된 후에 시간변환회로에 보내지고, 그곳에서 제 1 펄스신호의 주기의 1/2K배의 시간으로 변환되어 그 시간만큼 제 1 펄스신호보다 위상이 어긋난 제 2 펄스신호를 얻을 수 있다. 이와 같이 제 1 펄스신호보다 그 주기의 1/2K배의 시간만큼 위상이 어긋난 제 2 펄스신호를 생성하는 것에 의해 임의의 주기를 갖는 제 1 클럭신호에서 듀티비 2-K×100%의 제 2 클럭신호를 생성할 수 있다.
따라서, 본 청구항 1의 반도체 집적회로를 제 1 클럭신호에 동기하여 동작하는 동기형 LSI에 적용한 경우에는 그 동기형 LSI의 내부회로를 그 동작성능을 높이기 위해 최적 듀티비의 내부 클럭으로 동작시키는 것이 가능하다. 또, 본 청구항 1의 반도체 집적회로는 외부의 각종 LSI에 동작 클럭을 공급하기 위한 전용 클럭 딜리버리 LSI로서 실현할 수도 있다. 이 경우에는 각 LSI 각각에 최적 듀티비의 제 2 클럭신호를 생성하는 것에 의해 그러한 LSI의 동작성능을 높일 수 있다.
또, 청구항 2에 관련된 반도체 집적회로에 있어서는 상기 주기측정회로 및 상기 시간변환회로를 동일회로구성의 단위지연소자열에서 각각 구성한 것을 특징으로 한다.
주기측정회로에서는 제 1 펄스신호가 그 주기에 대응하는 시간내에 전송한 단위지연소자열 내의 단위지연소자의 개수를 검출하는 것에 의해 시간으로부터 단위지연소자의 개수로의 변환이 실행되고, 또, 시간변환회로에서는 이것과 반대의 동작에 의해 개수로부터 시간으로의 변환이 실행된다. 시간-개수변환을 실행하는 주기측정회로의 단위지연소자열과, 개수-시간변환을 실행하는 시간변환회로의 단위지연소자열을 동일회로구성으로 구성하는 것에 의해 펄스신호의 전달지연시간을 주기측정회로와 시간변환회로로 균일하게 설정할 수 있다. 따라서, 주기측정회로에서 측정한 주기의 1/2K배에 상당하는 시간을 정밀도 좋게 재현할 수 있게 된다.
또, 청구항 3에 관련된 반도체 집적회로에 있어서는 상기 주기측정회로의 단위지연소자열과 상기 시간변환회로의 단위지연소자열을 반도체 칩상에 서로 인접하여 설치한 것을 특징으로 한다. 이것에 의해 프로세스의 불균일 등에 의하지 않고, 주기측정회로의 단위지연소자와 시간변환회로의 단위지연소자의 지연시간을 동일값으로 설정할 수 있고, 주기측정회로와 시간변환회로와의 사이에서 전달지연시간의 페어(pair)성을 양호하게 유지할 수 있게 된다. 인접하는 정도는 동일 LSI 상의 회로와 배선레이아웃 등을 고려하여 결정할 필요가 있지만, 적어도 주기측정회로의 단위지연소자열과 시간변환회로의 단위지연소자열과의 사이에 개재된 것은 개수변환회로만으로 제한하는 것이 바람직하다.
또, 청구항 4에 관련된 반도체 집적회로에 있어서는 배선의 간단화를 위해서 주기측정회로의 단위지연소자열과 시간변환회로의 단위소자열을 신호전달방향이 서로 반대 방향이 되도록 배치한 것을 특징으로 한다. 주기측정회로의 단위지연소자열을 구성하는 각 단위지연소자의 출력은 개수변환회로를 통해 시간변환회로의 단위지연소자열 내의 대응하는 단위지연소자의 입력에 결합되기 때문에 만약 이러한 두 개의 단위지연소자열을 동일 방향으로 배치하면 그 사이의 배선이 복잡하게 된다.
또, 본 발명의 청구항 5에 관련된 반도체 집적회로는 임의의 듀티비의 제 1 클럭신호를 입력하고, 그 제 1 클럭신호에 동기하여 소정의 듀티비를 갖는 제 2 클럭신호를 생성하는 반도체 집적회로에 있어서, 상기 제 1 클럭신호에서 그것과 같은 주기의 제 1 펄스신호를 생성하는 펄스생성회로와, 상기 제 1 및 제 2 클럭신호의 입출력에 따른 제 1 지연시간의 2배의 값의 제 2 지연시간을 갖고, 상기 제 1 펄스신호를 상기 제 2 지연시간만큼 지연시켜 출력하는 지연회로와, 상기 제 1 클럭신호와 같은 주기이며 상기 제 1 클럭신호의 주기에서 상기 제 1 지연시간을 뺀 시간만큼 상기 제 1 클럭신호보다도 늦은 제 1 펄스신호를 발생하는 회로와, 상기 제 1 펄스신호가 입력되고, 상기 제 1 클럭신호의 주기에서 상기 제 1 지연시간을 뺀 시간을 단위지연소자의 개수로서 측정하는 주기측정회로와, 이 주기측정회로에서 측정된 상기 단위지연소자의 개수를 1/2K(K는 자연수)배의 단위지연소자의 개수로 변환하는 개수변환회로와, 이 개수변환회로에 의해 상기 1/2K배로 변환된 단위지연소자의 개수를 시간으로 변환하고, 그 시간과 같은 주기의 제 3 펄스신호를 출력하는 시간변환회로와, 상기 제 2 펄스신호와 상기 제 3 펄스신호와의 논리연산에 의해 상기 제 2 클럭신호를 출력하는 회로를 구비하는 것을 특징으로 한다.
이 구성에 의해 클럭신호의 입출력에 따른 지연시간이 보상되기 때문에 임의의 듀티비의 클럭에 대해 듀티비 2-K×100%의 내부 클럭을 얻을 뿐 아니라, 임의의 듀티비의 외부 클럭에 대해 동기를 취한 듀티비 2-K×100%의 내부 클럭을 얻는 것이 가능해진다.
이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.
도 1은 본 발명의 제 1 실시형태에 관련된 동기형 LSI이고, 여기에서는 외부 클럭에서 듀티비 50%의 내부 클럭을 생성하는 부분의 기본 구성이 나타나 있다.
도 1에 있어서, EXCLK는 외부 클럭, 1은 외부 클럭(EXCLK)을 파형 정형하고 필요한 구동력을 부여하기 위한 리시버(입력 버퍼), EXCLK(1)는 리시버의 출력, '2'는 리시버(1)의 출력(EXCLK1)의 상승 또는 하강을 검지하여 펄스(EX)를 발생시키는 펄스발생회로, 3은 펄스(EX)의 주기를 단위지연소자(4)의 개수로서 계측하는 주기측정회로이고, 이 주기측정회로(3)는 복수의 단위지연소자(4)를 종속접속하여 구성한 단위지연소자열로 이루어진 지연선을 포함하고 있다.
D1(1), D1(2),…D1(N)은 주기측정회로(3)의 출력, '5'는 주기측정회로(3)에서 출력된 단위지연소자(4)의 개수를 1/2로 변환하는 개수변환회로, D2(1), D2(2), …D2(N/2)는 개수변환회로(5)의 출력, '6'은 개수변환회로(5)를 구성하는 펄스출력회로이고, 외부 클럭의 상승 또는 하강에서 임의의 위상만큼 어긋난 펄스(EX1)가 입력되어 있는 기간에 개수변환회로(5)에서의 두 개의 출력(D1(j), D1(j+1) (j=1, …N))의 어느 한쪽에 신호가 출력될 때에 펄스(EX1)를 출력한다.
'7'은 개수변환회로(5)에 의해 변환된 개수를 시간으로 변환하는 시간변환회로이고, 이 시간변환회로(7)는 복수의 단위지연소자(4)를 종속접속하여 구성한 단위지연소자열로 이루어진 지연선을 포함하고 있다. 시간변환회로(7)의 단위지연소자(4)는 주기측정회로(3)의 단위지연소자(4)와 동일회로구성으로 구성되어 있다. 시간변환회로(7)에서의 출력(RSLT)은 시간변환의 결과로서 출력되는 펄스신호이고, 변환에 의해 얻어지는 시간과 같은 주기를 갖고 있다. 또, 시간변환회로(7)의 지연선을 구성하는 단위지연소자열은 신호전달방향이 주기측정회로(3)의 그것과 반대 방향이 되도록 배치되어 있다. 이것은 개수변환회로(5)를 통한 주기측정회로(3)와 시간변환회로(7)와의 사이의 배선을 간단화하기 위한 것이다.
'8'은 펄스(EX)와 시간변환회로(7)에서의 출력(RSLT)에서 소망하는 듀티비의 신호(INCLK1)를 만들기 위한 검지회로, 9는 신호(INCLK1)를 필요한 구동능력의 클럭신호(INCLK)로 하기 위한 버퍼회로이다.
이 회로의 동작개념을 도 2의 타이밍도를 사용하여 설명한다.
도 2는 듀티비 33%, 주기(T)의 외부 클럭(EXCLK)이 입력된 경우의 각 신호의 타이밍을 나타낸다. 또, 여기에서는 회로의 동작개념을 설명하기 위해 동작 타이밍만 주목하고, 주기측정회로(3) 및 시간변환회로(7)를 빼고 각 회로의 지연시간을 무시하고 있다. 또, 펄스(EX1)는 외부 클럭의 상승과 어긋남이 없는 신호라고 가정하고, 개수변환회로(5)는 펄스(EX)로 제어되는 것으로 한다.
리시버(1)의 지연시간을 무시하고 있기 때문에 외부 클럭(EXCLK)과 리시버(1)의 출력(EXCLK1)은 같은 타이밍이 된다. 펄스(EX)는 EXCLK1의 상승에 따라 펄스발생회로(2)에 의해 생성되고, 주기측정회로(3)에 입력하고, 그 지연선을 전송한다. 여기에서 지연소자(4)는 입력에 대해 같은 상(相)의 출력이고, 그 지연시간은 tunit이다. 도 2의 경우, tunit=T/6이고, 각 지연소자(4)의 출력(D1(1), D1(2), D1(3), D1(4), D1(5), D1(6), D1(7))은 펄스(EX)에 대해 tunit씩 늦어진 파형이 된다.
펄스(EX)는 외부 클럭(EXCLK)과 같은 주기이기 때문에 주기측정회로(3)의 출력(D1(i))과 펄스(EX)가 모두 논리 1이 될 때의 최소의 자연수(i)가 측정되는 시간에 대한 단위지연소자의 개수가 된다. 도 2의 예에서는 i=6이다.
다음에, 이와 같이 하여 측정된 개수(i)를 개수변환회로(5)에 의해 i/2에 변환하고, 출력(D2(i/2))으로서 펄스(EX1(=EX))를 출력한다. D2(i/2)는 시간변환회로(7)의 i/2번째의 단위지연소자(4)에 입력하고, 지연선을 전송한다. 도 2의 예에서는 i=6이기 때문에 D2(4)는 변화하지 않고, D2(3)에 D1(6)과 같은 타이밍으로 펄스가 선다. 또, D2(3)의 펄스는 시간변환회로(7)의 두 개의 단위지연소자(4)를 통해 RSLT로서 출력되기 때문에 각 지연소자의 출력(D2(2), D2(1)) 및 시간변환회로(7)의 출력(RSLT)는 펄스(EX)에 대해 tunit씩 늦어진 파형이 된다.
다음에, 논리회로(8)에 의해 펄스(EX)와 시간변환회로(7)의 출력신호(RSLT)의 어느 쪽이 논리 1이 될 때에 변화하는 신호(INCLK1)를 생성한다. 신호(RSTL)는 펄스(EX)에 대해 반주기 늦어지기 때문에 INCLK1은 듀티비 50%의 신호가 된다. 따라서, 버퍼(9)의 지연시간을 무시하면 듀티비 50%의 내부 클럭(INCLK)을 얻을 수 있다.
또, 도 2의 예에서는 펄스(EX)는 EXCLK1의 상승에서 생성했지만, 하강에서 생성해도 본 발명은 유효하다.
이상과 같이 제 1 실시형태의 회로구성에 있어서는 외부 클럭(EXCLK)과 같은 주기의 펄스신호(EX)가 주기측정회로(3)에 입력되는 것에 의해 그 펄스신호(EX)의 주기가 단위지연소자(4)의 개수로서 측정된다. 이 측정된 단위지연소자의 개수는 개수변환회로(5)에 의해 그 개수가 1/2배로 변환된 후에 시간변환회로(5)에 보내지고, 그곳에서 펄스신호(EX)의 주기의 1/2배의 시간으로 변환되어 그 시간과 같은 주기의 펄스신호(RSLT)를 얻을 수 있다. 이와 같이 하여 펄스신호(EX)의 주기의 1/2배의 주기를 갖는 펄스신호(RSLT)를 생성하는 것에 의해 임의의 주기를 갖는 외부 클럭(EXCLK)에서 듀티비 50%의 내부 클럭(INCLK)을 생성할 수 있다.
또, 상기한 바와 같이 주기측정회로(3)에서는 펄스신호(EX)가 그 주기에 대응하는 시간내에 전송한 단위지연소자열 내의 단위지연소자(4)의 개수를 검출하는 것에 의해 시간으로부터 단위지연소자의 개수로의 변환이 실행되고, 또 시간변환회로(7)에서는 이것과 반대의 동작에 의해 개수로부터 시간으로의 변환이 실행된다. 시간-개수변환을 실행하는 주기측정회로(3)의 단위지연소자열과, 개수-시간변환을 실행하는 시간변환회로(7)의 단위지연소자열과는 동일회로구성의 단위지연소자(4)로 구성되어 있기 때문에 펄스신호의 전달지연시간을 주기측정회로(3)와 시간변환회로(7)에서 균일하게 설정할 수 있다. 따라서, 주기측정회로(3)에서 측정한 주기의 1/2배에 상당하는 시간을 시간변환회로(7)에서 정밀도 좋게 재현할 수 있게 된다.
또, 주기측정회로(3)의 단위지연소자열과 시간변환회로(7)의 단위지연소자열은 본 동기형 LSI의 반도체 칩상의 서로 인접한 위치에 설치된다. 이것에 의해 프로세스의 불균일 등에 의하지 않고, 주기측정회로(3)와 시간변환회로(7)와의 사이에서 전달지연시간의 페어성을 양호하게 유지할 수 있게 된다. 인접의 정도는 본 동기형 LSI상의 다른 회로와 배선레이아웃 등을 고려하여 결정할 필요가 있는데, 적어도 주기측정회로(3)의 단위지연소자열과 시간변환회로(7)의 단위지연소자열과의 사이에 개재된 것은 개수변환회로(5)만으로 제한하는 것이 바람직하다.
또, 본 실시형태에서는 주기측정회로(3)의 단위지연소자열과 시간변환회로(7)의 단위소자열을 신호전달방향이 서로 반대 방향이 되도록 배치하고 있다. 이것에 의해 개수변환회로(5)를 통한 주기측정회로(3)와 시간변환회로(7)와의 사이의 배선을 간단화할 수 있다.
다음에, 펄스발생회로(2), 단위지연소자(4), 펄스출력회로(6), 논리회로(8)의 구체적인 구성예를 설명한다.
도 3의 (A)는 펄스발생회로(2)의 구체적 구성예이다. '201'은 입력과 출력이 반대 상이 되는 지연시간(τ)의 지연소자, '202'는 논리곱회로이다. 도 3의 (B)는 이 펄스발생회로의 입출력파형의 타이밍도이다. 입력신호(EXCLK1)의 상승에 따라 폭(τ)의 펄스가 생성된다. 또, 도 3의 (C)는 이 펄스발생회로(2)의 다른 구성예이다. '203'은 논리합회로이다. 도 3의 (D)는 이 펄스발생회로의 입출력파형의 타이밍도이다. 입력신호(EXCLK1)의 하강에 따라 폭(τ)의 펄스가 생성된다.
도 4는 도 3의 지연소자(201)의 구체예이다. '204'는 인버터이고, 입력신호(EXCLK1)에 대해 그 반전신호(EXCLK1-)가 생성된다.
도 5에는 주기측정회로(3) 및 시간변환회로(7)에서 이용되는 단위지연소자(4)의 구성예가 나타나 있다.
도 5의 (A)는 단위지연소자(4)의 제 1 예이다. M41은 드레인이 전원전압(Vdd)에 접속되고, 게이트가 입력단자(IN)에 접속되고, 소스가 출력단자(OUT)에 접속된 n채널MOSFET, M42는 드레인이 접지전압(Vss)에 접속되고, 게이트가 입력단자(IN)에 접속되고, 소스가 출력단자(OUT)에 접속된 p채널MOSFET이다. 이와 같이 통상의 CMOS인버터의 구성에 대해 n채널MOSFET와 p채널MOSFET의 접속의 상하관계를 반대로 하는 것에 의해 적은 소자수로 입력과 같은 상의 출력을 얻을 수 있다.
도 5의 (B)는 단위지연소자(4)의 제 2 예이다. '401', '402'는 인버터이고, 이러한 것이 입력단자(IN)와 출력단자(OUT) 사이에 계속 접속되어 있다.
도 5의 (C)는 단위지연소자(4)의 제 3 예이다. 이것은 지연선에 있어서 펄스의 전달을 제어신호에 의해 이네이블/디스에이블 제어할 필요가 있는 경우에 대응하는 단위지연소자(4)의 구성예이고, 입력단자(IN)와 출력단자(OUT) 사이에 클럭 인버터(403, 404)가 종속 접속되어 있다. 이러한 클럭 인버터(403, 404)의 제어입력단에는 신호전달을 이네이블/디스에이블 제어하기 위한 제어신호가 입력된다. 또, 출력측의 클럭 인버터(403)는 입력단자(IN)의 신호와 같은 상의 신호를 출력단자(OUT)에 출력하기 위해 설치된 것이기 때문에 신호전달을 이네이블/디스에이블 제어하기 위한 제어신호는 기본적으로는 입력측의 클럭 인버터(403)에만 공급하고, 출력측의 클럭 인버터(403)에 대해서는 그 제어입력단을 양(+)전원에 접속하는 것에 의해 항상 이네이블 상태로 설정해 둘 수도 있다.
도 5의 (D)는 단위지연소자(4)의 제 4 예이다. 이것도 지연선에 있어서 펄스의 전달을 제어신호에 의해 이네이블/디스에이블 제어할 필요가 있는 경우에 대응하는 단위지연소자(4)의 구성예이고, 입력단자(IN)와 출력단자(OUT) 사이에 2입력 NAND 게이트(405, 406)가 종속 접속되어 있다. 입력측의 2입력 NAND게이트(405)의 제 1 입력은 입력단자(IN)가 접속되고, 제 2 입력에는 제어신호가 입력된다. 제어신호가 "1"일 때, NAND게이트(405)는 인버터로서 기능한다. 출력측의 2입력 NAND게이트(406)의 제 1 입력은 NAND게이트(405)의 출력에 접속되고, 제 2 입력에는 제어신호가 입력되거나 또는 양(+)전원에 접속된다.
출력측의 2입력 NAND게이트(406)는 입력단자(IN)의 신호와 같은 상의 신호를 출력단자(OUT)에 출력하기 위해 설치된 것이기 때문에, 통상의 CMOS인버터를 사용하는 것도 원리적으로는 가능하다. 그러나, 이와 같이 하면 지연선을 전송할 때마다 펄스신호의 펄스폭이 변화하고, 펄스가 전달되지 않는 경우가 있다. CMOS인버터와 NAND게이트는 제조 불균일에 의해 "1" 출력시와 "0" 출력시에서 그 전원구동능력이 반드시 같지 않기 때문에, NAND게이트(405)를 인버터 동작시킨 경우와 CMOS인버터는 그 입출력 특성이 다르다. 이 때문에 서로 입출력 특성이 다른 인버터가 종속접속된 구성이 되기 때문에 지연선을 전송할 때마다 펄스폭이 증가하거나, 감소하는 것이다.
이에 대해 도 5의 (D)와 같이 두 개의 NAND게이트(405, 406)를 각각 인버터 동작시킨 경우에는 동일한 입출력 특성을 갖는 인버터가 종속접속된 형식이 되고, 상승시간과 하강시간의 어긋남이 서로 보상되기 때문에 도5의 (B)의 CMOS인버터의 종속접속과 같이 지연선을 전송하는 펄스신호의 펄스폭의 변화를 없앨 수 있다.
또, 출력측의 2입력 NAND게이트(406)의 제 1 및 제 2 입력을 입력측의 2입력 NAND게이트(405)의 출력에 공통접속해도 2입력 NAND게이트(406)를 인버터로서 동작시킬 수 있다.
단위지연소자(4)로서 도 5의 (A)∼(D)의 어느 회로구성을 적용하는 것도 가능하지만, 주기측정회로(3)에서 사용하는 단위지연소자(4)의 구성과 같은 구성의 것이 시간변환회로(7)의 단위지연소자(4)에도 이용된다. 또, 그 단위지연소자에서 이용되는 트랜지스터 사이즈, 예를 들면 FET의 게이트폭 등도 주기측정회로(3)와 시간변환회로(7)에서 동일하게 설정된다. 이것은 상기한 바와 같이 주기측정회로(3)와 시간변환회로(7)에서 1단위 지연소자당 펄스의 전달지연시간을 동일하게 하여 주기측정회로(3)에서 측정한 주기의 1/2배에 상당하는 시간을 시간변환회로(7)에서 정밀도 좋게 재현할 수 있게 하기 위한 것이다.
도 6의 (A)는 펄스출력회로(6)의 제 1 구성예이다.
'61'은 주기측정회로(3)에서의 두 개의 출력(D1(j), D1(j+1) (j=1,…N))이 입력하는 논리합회로, '62'는 논리합회로(61)의 출력과 펄스(EX)가 입력하는 논리곱회로, M601은 드레인에 펄스(EX)가 입력되고, 게이트가 논리곱회로(62)의 출력에 수속되고, 소스가 출력(D2((j+1)/2))으로 접속된 n채널MOSFET이다. 이 회로의 동작을 도 2를 이용하여 설명한다.
우선, D1(1), D1(2)가 입력되는 펄스출력회로에서는 펄스(EX1)가 설 때에는 어느쪽 입력도 논리 0이기 때문에 논리합회로(61)의 출력은 논리 0이다. 따라서, 논리곱회로(62)의 출력은 펄스(EX1)에 의하지 않고 논리 0이다. 그 결과, MOSFET(M601)은 비도통(非導通)이 되고 출력(D2(1))에는 데이터가 출력되지 않는다. 다음에, D1(5), D1(6)이 입력되는 펄스출력회로는 펄스(EX1)가 설 때에는 입력되는 D1(5)은 논리 0, 입력되는 D1(6)은 논리 1이기 때문에, 논리합회로(61)의 출력은 논리 1이다. 따라서, 펄스(EX1)가 설 때 논리곱회로(62)의 출력은 논리 1이 된다. 그 결과, MOSFET(M601)은 도통하여 출력(D2(3))에는 펄스(EX1)가 출력된다. 이와 같이 펄스(EX1)가 설 때에 두 개의 입력되는 D1(j), D1(j+1)의 어느 쪽인가에 펄스(EX)가 전달되면 펄스출력회로(6)는 펄스(EX1)를 출력하고, 펄스(EX)가 전달되지 않으면 아무것도 출력하지 않는다.
도 6의 (B)∼(D)는 도 6의 (A)의 변형예이고, 이하에서는 도 6의 (A)와의 차이에 대해서만 설명한다.
도 6의 (B)는 펄스출력회로(6)의 제 2 구성예이다.
'63'은 논리합회로(61)의 출력과 펄스(EX1)가 입력하는 부정논리곱회로, M602는 소스에 펄스(EX1)가 입력되고, 게이트가 논리곱회로(63)의 출력에 접속되고, 드레인이 출력((D2)((j+1)/2))에 접속된 p채널MOSFET이다. 이 예도 도 6의 (A)와 완전히 마찬가지로 동작한다.
도 6의 (C)는 펄스출력회로(6)의 제 3 예이다.
'64'는 주기측정회로(3)에서의 두 개의 출력(D1(j), (j+1))이 입력하는 부정논리합회로, '65'는 펄스(EX1)가 입력하는 인버터회로, '66'은 부정논리합회로(64)의 출력과 인버터회로(65)의 출력이 입력하는 부정논리합회로이다. 이 예도 도 6의 (A)와 완전히 마찬가지로 동작한다.
도 6의 (D)는 펄스출력회로(6)의 제 4 예이다.
'67'은 주기측정회로(3)에서의 두 개의 출력(D1(j), D1(j+1))이 입력하는 배타적 논리합회로이다. 이 예도 도 6의 (A)와 완전히 마찬가지로 동작한다.
도 7은 도 1의 논리회로(8)의 구체적 구성예이다.
'81'은 펄스(EX)와 신호(RSLT)가 입력하는 논리곱회로, '82'는 논리곱회로(81)의 출력이 논리 1이 될 때마다 출력(INCLK1)의 상태가 변화하는 T-FF이다. 도 2에 나타낸 바와 같이 INCLK1은 펄스(EX) 또는 신호(RSLT)가 입력될 때마다 논리 0과 논리 1의 상태를 반복한다.
다음에, 본 발명의 제 2 실시형태를 설명한다.
제 1 실시형태에서는 지연소자(4)로서 입력과 출력이 같은 상인 것을 이용했지만, 제 2 실시형태에서는 반대 상인 것이 이용되고 있다.
반대 상의 단위지연소자를 이용하여 듀티비 50%의 내부 클럭을 생성하는 경우의 구성예를 도 8에 나타낸다.
도 1과 다른 것은 단위지연소자(10)는 입력과 출력이 반대 상이 되는 것과, 펄스(EX1)에서 펄스(EX2)와 그 반대 상인 펄스(EX2-)를 생성하는 펄스발생회로(11)가 더하여진 것과, 개수변환회로(5)를 구성하는 펄스출력회로(12)가 펄스(EX2) 또는 펄스(EX2-)로 제어되는 것, 논리회로(13)의 구성이다.
이 회로의 동작개념을 도 9의 타이밍도를 사용하여 설명한다.
도 9는 듀티비 33%, 주기(T)의 외부 클럭(EXCLK)이 입력한 경우의 각 신호의 타이밍을 나타낸다. 또, 여기에서도 도 2와 같이 회로의 동작개념을 설명하기 위한 동작 타이밍만 주목하고, 주기측정회로(3) 및 시간변환회로(7)를 빼고 다른 각 회로의 지연시간을 무시하고 있다.
또, 펄스(EX1)는 외부 클럭의 상승과 어긋남이 없는 신호라고 가정하고, 개수변환회로(5)는 펄스(EX)와 같은 타이밍의 펄스(EX2)와 펄스(EX2-)로 제어되는 것이다.
리시버(1)의 지연시간을 무시하고 있기 때문에 외부 클럭(EXCLK)과 리시버(1)의 출력(EXCLK1)은 같은 타이밍이 된다. 펄스(EX)는 EXCLK1의 상승에 따라 펄스발생회로(2)에 의해 생성되고, 시간측정회로(3)에 입력하고 지연선을 전송한다. 여기에서, 지연소자(10)는 입력에 대해 반대 상의 출력이고, 그 지연시간은 tunit이다. 도 9의 경우, tunit=T/6이고, 각 지연소자의 출력(D1(1), D1(2), D1(3), D1(4), D1(5), D1(6), D1(7))은 펄스(EX)에 대해 반전하면서 tunit씩 늦어진 파형이 된다.
펄스(EX)의 입력시에 주기측정회로(3)의 두 개의 출력(D1(i), D1(i+1))이 양쪽 모두 논리 0 또는 양쪽 모두 논리 1이 될 때의 최소의 자연수(i), 바꿔 말하면 주기측정회로(3)의 출력(D1(i))과 펄스(EX2)가 양쪽 모두 논리 1 또는 주기측정회로(3)의 출력(D1(i))과 펄스(EX2-)가 양쪽 모두 논리 0이 될 때의 i가 측정되는 시간에 대한 단위지연소자의 개수가 된다. 도 9의 예에서는 i=6이다.
다음에, 이와 같이 하여 측정된 개수(i)를 개수변환회로(5)에 의해 i/2로 변환하고, 출력(D2(i/2))으로서 펄스(EX2) 또는 펄스(EX2-)를 출력한다. 펄스(EX2)와 펄스(EX2-)는 펄스발생회로(11)에 의해 펄스(EX1(=EX))로부터 생성된다. D2(i/2)는 시간변환회로(7)의 i/2번째의 단위지연소자에 입력하고, 지연선을 전송한다. 도 9의 예에서는 i=6이기 때문에 D2(4)는 변화하지 않고, D2(3)은 D1(6)과 같은 타이밍으로 펄스가 서고, 각 지연소자의 출력(D2(2), D2(1)) 및 시간변환회로(7)의 출력(RSLT)은 펄스(EX)에 대해 반전하면서 tunit씩 늦어진 파형이 된다.
다음에, 논리회로(13)에 의해 펄스(EX)가 논리 1이 될 때, 또는 시간변환회로(7)의 출력신호(RSLT)가 논리 0이 될 때에 변화하는 신호(INCLK1)를 생성한다. 신호(RSLT)는 펄스(EX)에 대해 반주기 늦어지기 때문에 INCLK1은 듀티 50%의 신호가 된다. 따라서, 버퍼(9)의 지연시간을 무시하면 듀티 50%의 내부 클럭(INCLK1)을 얻을 수 있다.
또, 도 9의 예에서는 펄스(EX)는 EXCLK1의 상승으로 생성했지만, 하강으로 생성해도 본 발명은 유효하다.
도 10은 단위지연소자(4)의 구체예이다. '204'는 인버터이고, 입력신호(IN)에 대해 반전신호(OUT)가 생성된다.
도 11의 (A)는 펄스출력회로(12)의 구체적 구성예이다.
'121'은 주기측정회로(3)에서의 두 개의 출력(D1(j), D1(j+1) (j=1, …N))이 입력하는 배타적 부정논리합회로, '122'는 배타적 부정논리합회로(121)의 출력과 펄스(EX2) 또는 펄스(EX2-)가 입력하는 부정논리곱회로, M121은 소스에 펄스(EX2) 또는 펄스(EX2-)가 입력되고, 게이트가 부정논리곱회로(122)의 출력에 접속되고, 드레인이 출력(D2((j+1)/2))에 접속된 p채널MOSFET이다. 이 회로의 동작을 도 9를 이용하여 설명한다.
우선, D1(1), D1(2)가 입력되는 펄스출력회로는 펄스(EX2)에 의해 제어된다. 펄스(EX2)가 설 때에는 D1(1)은 논리 1, D1(2)는 논리 0이기 때문에, 배타적 부정논리합회로(121)의 출력은 논리 1이다. 따라서, 논리곱회로(122)의 출력은 펄스(EX2)에 의하지 않고 논리 0이다. 그 결과, MOSFET(M121)은 비도통이 되고 출력(D2(1))에는 데이터는 출력되지 않는다. 다음에, D1(3), D1(4)가 입력되는 펄스출력회로는 펄스(EX2-)에 의해 제어된다. 펄스/EX2가 내려갈 때에는 D1(3)은 논리 1, D1(4)는 논리 0이기 때문에, 배타적 부정논리합회로(121)의 출력은 논리 0이다. 따라서, 논리곱회로(122)의 출력은 펄스(EX2-)에 의하지 않고 논리 1이다. 그 결과, MOSFET(M121)은 비도통이 되고 출력(D2(2))에는 데이터는 출력되지 않는다. 다음에, D1(5), D1(6)가 입력되는 펄스출력회로는 펄스(EX2)에 의해 제어된다. 펄스(EX2)가 설 때에는 입력되는 D1(5)은 논리 1, 입력되는 D1(6)은 논리 1이기 때문에, 배타적 부정논리합회로(121)의 출력은 논리 1이다. 따라서, 펄스(EX2)가 설 때 논리곱회로(122)의 출력은 논리 0이 된다. 그 결과, MOSFET(M121)은 도통하고 출력(D2(3))에는 펄스(EX2)가 출력된다. 이와 같이, 이 펄스출력회로(12)는 펄스(EX2) 또는 펄스(EX2-)가 설 때, 두 개의 입력되는 D1(j), D1(j+1)의 어느 쪽인지에 주기측정회로(3)에 입력된 펄스(EX)가 전달되면 펄스(EX2) 또는 펄스(EX2-)를 출력하고, 펄스(EX2) 또는 펄스(EX2-)가 전달되지 않으면 아무것도 출력되지 않는다.
도 11의 (B)∼(D)는 도 11의 (A)의 변형예이고, 이하에서는 도 11의 (A)와의 차이에 대해서만 설명한다.
도 11의 (B)는 펄스출력회로(12)의 제 2 예이다.
'123'은 배타적 부정논리합회로(121)의 출력과 펄스(EX2) 또는 펄스(EX2-)가 입력되는 논리곱회로, M122는 드레인에 펄스(EX2) 또는 펄스(EX2-)가 입력되고, 게이트가 논리곱회로(123)의 출력에 접속되고, 소스가 출력(D2((j+1)/2))에 접속된 n채널(MSFET)이다. 이 예도 도 11의 (A)와 완전히 마찬가지로 동작한다.
도 11의 (C)는 펄스출력회로(12)의 제 3 예이다. '124'는 주기측정회로(3)에서의 두 개의 출력(D1(j), D1(j+1))이 입력된 배타적 논리합회로, '125'는 펄스(EX2) 또는 펄스(EX2-)가 입력된 인버터회로, '126'은 배타적 논리합회로(124)의 출력과 인버터회로(125)의 출력이 입력된 부정논리합회로이다. 이 예도 도 11의 (A)와 완전히 마찬가지로 동작한다.
도 11의 (D)는 펄스출력회로(12)의 제 4 예이다. '127'은 배타적 논리합회로(124)의 출력과 인버터 회로(125)의 출력이 입력된 논리합회로, M123은 소스에 펄스(EX2) 또는 펄스(EX2-)가 입력되고, 게이트가 논리합회로(124)의 출력에 접속되고, 드레인이 출력(D2((j+1)/2))에 접속된 p채널MOSFET이다. 이 예도 도 11의 (A)와 완전히 마찬가지로 동작한다.
도 12의 (A)는 논리회로(13)의 제 1 예이다. '131'은 신호(RSLT)가 입력된 인버터 회로, '132'는 펄스(EX)와 인버터회로(131)의 출력이 입력된 논리곱회로, '133'은 논리곱회로(132)의 출력이 논리 1이 될 때마다 출력(INCLK1)의 상태가 변화하는 T-FF이다. 도 9에 나타낸 바와 같이 INCLK1은 펄스(EX) 또는 신호(RSLT)가 입력될 때마다 논리 0과 논리 1의 상태를 반복한다.
도 12의 (B)는 논리회로(13)의 다른 예이다. '134'는 펄스(EX)가 입력된 인버터 회로, '135'는 인버터회로(134)의 출력과 출력(RSLT)이 입력된 부정논리곱회로, '136'은 논리곱회로(134)의 출력이 논리 1이 될 때마다 출력(INCLK1)의 상태가 변화하는 T-FF이다. 도 9에 나타낸 바와 같이 INCLK1은 펄스(EX) 또는 신호(RSLT)가 입력될 때마다 논리 0과 논리 1의 상태를 반복한다.
도 13은 펄스생성회로(11)의 구체적 예이다. M111은 드레인에 펄스(EX1)가 입력되고, 게이트가 전원전압(Vdd)에 접속되고, 소스가 출력(EX2)에 접속된 n채널MOSFET, M112는 드레인에 펄스(EX1)가 입력되고, 게이트가 접지전압(Vss)에 접속되며, 소스가 출력(EX2)에 접속된 p채널MOSFET, '111'은 펄스(EX1)를 입력하고, 펄스(EX2-)를 출력하는 인버터 회로이다. 이 때, M111과 M112의 게이트폭을 조정하고, 이러한 것에 의한 지연시간과 인버터 회로(111)의 지연시간이 같아지도록 한다.
이상, 제 1 및 제 2 실시형태에서는 50%의 듀티비를 얻는 경우에 대해 설명했는데, 어느 쪽의 실시형태에 대해서도 2-K×100%(K: 자연수)의 듀티비를 얻는 회로로서 실현할 수 있다. 즉, 도 1 또는 도 8에 있어서, 펄스(EX1)로서 외부 클럭에 대해 T/2 어긋난 펄스를 사용하는 것에 의해 25% 듀티비의 신호를 얻을 수 있다. 또, 펄스(EX1)로서 외부 클럭에 대해 T/4 어긋난 펄스를 사용하는 것에 의해 12.5% 듀티비의 신호를 얻을 수 있다. 이와 같이 펄스(EX1)를 외부 클럭에 대해 주기(T)의 2-K+1배 어긋난 펄스를 사용하는 것에 의해 2-K×100%의 듀티비의 신호를 얻을 수 있다. 또, 개수변환회로(5)에서 단위지연소자수를 1/2배로 변환하지 않고, 1/4배, 1/8배로 하는 것에 의해서도 25% 듀티비의 신호 및 12.5% 듀티비의 신호를 얻을 수 있다.
이하, 본 발명의 제 3 실시형태로서 듀티비 25%의 내부 클럭을 생성하는 회로에 대해 설명한다.
도 13은 제 3 실시형태의 기본회로구성이다.
도 1과 다른 것은 개수변환회로(5)를 구성하는 펄스출력회로(14)의 입력이 D1(j-2), D1(j-1), D1(j), D1(j+1)인 것이다.
이 회로의 동작개념을 도 15의 타이밍도를 사용하여 설명한다. 도 15는 듀티비 37.5%, 주기(T)의 외부 클럭(EXCLK)이 입력된 경우의 각 신호의 타이밍을 나타낸다. 또, 여기에서도 도 2와 마찬가지로 회로의 동작개념을 설명하기 위해 동작 타이밍에만 주목하고, 주기측정회로(3) 및 시간변환회로(7)를 빼고 각 회로의 지연시간을 무시하고 있다. 또, 펄스(EX1)는 외부 클럭의 상승과 어긋남이 없는 신호라고 가정하고, 개수변환회로(5)는 펄스(EX)로 제어되는 것으로 한다.
리시버(1)의 지연시간을 무시하고 있기 때문에 외부 클럭(EXCLK)과 리시버(1)의 출력(EXCLK1)은 같은 타이밍이 된다. 펄스(EX)는 EXCLK1의 상승에 따라 펄스발생회로(2)에 의해 생성되고, 시간측정회로(3)에 입력되어 지연선을 전송한다. 여기에서, 지연소자(10)는 입력에 대해 같은 상의 출력이고, 그 지연시간은 tunit이다. 도 15의 경우, tunit=T/8이고, 각 지연소자의 출력(D1(1), D1(2), D1(3), D1(4), D1(5), D1(6), D1(7), D1(8), D1(9))은 펄스(EX)에 대해 tunit씩 늦어진 파형이 된다. 펄스(EX)의 입력시에 주기측정회로(3)의 네 개의 출력(D1(i-2), D1(i-1), D1(i), D1(i+1))의 어느 한쪽이 논리 1이 될 때의 최소의 자연수(i), 바꿔 말하면 주기측정회로(3)의 출력(D1(i))과 펄스(EX1(=EX))가 모두 논리 1이 될 때의 최소의 자연수(i)가 측정되는 시간에 대한 단위지연소자의 개수가 된다. 도 15의 예에서는 i=8이다.
다음에, 이와 같이 하여 측정된 개수(i)를 개수변환회로(5)에 의해 i/4로 변환하고, 출력(D2(i/4))에 펄스(EX1=EX)를 준다. D2(i/4)는 시간변환회로(7)의 i/4번째의 단위지연소자에 입력하고 지연선을 전송한다. 도 15의 예에서는 i=8이기 때문에 D2(3)는 변화하지 않고, D2(2)는 D1(8)과 같은 타이밍으로 펄스가 서고, 각 지연소자의 출력(D2(1)) 및 시간변환회로(7)의 출력(RSLT)은 펄스(EX)에 대해 tunit씩 늦어진 파형이 된다.
다음에, 논리회로(13)에 의해 펄스(EX)와 시간변환회로(7)의 출력신호(RSLT)의 어느 쪽인지가 논리 1이 될 때에 변화하는 신호(INCLK1)를 생성한다. 신호(RSLT)는 펄스(EX)에 대해 1/4주기 늦어지기 때문에, INCLK1은 듀티 25%의 신호가 된다. 따라서, 버퍼(9)의 지연시간을 무시하면 듀티 25%의 내부 클럭(INCLK)을 얻을 수 있다.
또, 도 15의 예에서는 펄스(EX)는 EXCLK1의 상승에서 생성했지만, 하강에서 생성해도 본 발명은 유효하다.
도 16은 펄스출력회로(14)의 구체적 실시예이다. '141'은 개수변환회로에서의 네 개의 출력(D1(j-2), D1(j-1), D1(j), D1(j+1))이 입력된 논리합회로, '142'는 논리합회로(141)의 출력과 펄스(EX1)가 입력된 논리곱회로, M141은 드레인에 펄스(EX1)가 입력되고, 게이트가 논리곱회로(142)의 출력에 접속되고, 소스가 출력(D2(j/4))에 접속된 n채널MOSFET이다. 이 회로의 동작을 도 15를 이용하여 설명한다. 우선, D1(2), D1(3), D1(4), D1(5)가 입력된 펄스출력회로에서는 펄스(EX1)가 설 때에는 어느 쪽의 입력도 논리 0이기 때문에 논리합회로(141)의 출력은 논리 0이다. 따라서, 논리곱회로(142)의 출력은 펄스(EX1)에 의하지 않고 논리 0이다. 그 결과, MOSFET(M141)은 비도통이 되고 출력(D2(1))에는 데이터는 출력되지 않는다. 다음에, D1(6), D1(7), D1(8), D1(9)가 입력된 펄스출력회로에서는 펄스(EX1)가 설 때에는 입력되는 D1(6), D1(7), D1(9)는 논리 0, 입력되는 D1(8)은 논리 0이기 때문에 논리합회로(141)의 출력은 논리 1이다. 따라서, 펄스(EX1)가 설 때 논리곱회로(142)의 출력은 논리 1이 된다. 그 결과, MOSFET M141은 도통하고 출력(D2(2))에는 펄스(EX1)가 출력된다. 이와 같이 펄스(X1)가 설 때에 네 개의 입력되는 D1(j-2), D1(j-1), D1(j), D1(j+1)의 어느 쪽인지에 펄스(EX)가 전달되면 펄스출력회로(14)는 펄스(EX1)를 출력하고 펄스(EX)가 전달되지 않으면 아무 것도 출력되지 않는다. 그 외의 도 6에서 설명한 바와 같이 4입력의 펄스출력회로(14)의 구체적 회로에 대해 여러 가지 변형예를 생각할 수 있다. 또, 펄스출력회로를 2K입력하여 듀티비 2-K×100%의 클럭을 얻는 회로로 확장하는 것은 용이하다.
다음에, 본 발명의 제 4 실시형태로서 도 1에 있어서 리시버(2), 펄스발생회로(3), 논리회로(8), 버퍼회로(9)의 지연시간을 고려할 때에 외부 클럭(EXCLK)과 동기를 취한 듀티비가 2-K×100%의 내부 클럭(INCLK)을 얻는 회로를 설명한다.
도 17은 제 4 실시형태의 기본 구성을 나타낸 도면이다.
도 1과 다른 것은 지연조절회로(15)와 시간측정회로(16)가 더해진 것이다. 여기에서 리시버(2)의 지연시간을 t1, 펄스발생회로(3)의 지연시간을 t2, 논리회로(8)의 지연시간을 t3, 버퍼회로(9)의 지연시간을 t4로 한다.
이 회로의 동작개념을 도 18의 타이밍도를 사용하여 설명한다. 도 18은 듀티비 33%, 주기(T)의 외부 클럭(EXCLK)이 입력된 경우의 주요신호의 타이밍을 나타낸다. 또, 개수변환회로(5)는 펄스(EX)로 제어된 것으로 한다.
리시버(1)와 펄스발생회로(2)의 지연시간을 고려하면 펄스(EX)는 EXCLK1의 상승에 대해 t1+t2만큼 지연된다. 또, 지연조절회로(15)의 출력(EX3)은 또한 2△만큼 늦어진 펄스가 된다. 여기에서 2△는 지연조절회로(15)의 지연시간이고, 2△=2(t1+t2+t3+t4)로 설정되어 있다. EX3은 주기측정회로(3)에 입력하고 지연선을 전송한다. 여기에서 지연소자(10)는 입력에 대해 같은 상의 출력이고, 그 지연시간은 tunit이다. 도 18의 경우, tunit=T/6이고, 각 지연소자의 출력(D1(1), D1(2), D1(3), D1(4), D1(5))은 펄스(EX3)에 대해 tunit씩 늦어진 파형이 된다. 펄스(EX1(=EX1)) 입력시에 주기측정회로(3)의 두 개의 출력(D1(i), D1(i+1))의 어느 쪽인가가 논리 1이 될 때의 최소의 자연수(i), 바꿔 말하면 주기측정회로(3)의 출력(D1(i))과 펄스(EX1(=EX))가 모두 논리 1이 될 때의 최소의 자연수(i)가 측정되어야하는 시간에 대한 단위지연소자의 개수가 된다. 펄스(EX3)는 펄스(EX)에 대해 2△만큼 늦어지기 때문에 측정되는 시간은 T-2△가 된다. 도 15의 예에서는 i=4이다.
다음에, 이와 같이 하여 측정된 개수(i)를 개수변환회로(5)에 의해 i/2로 변환하고, 출력(D2(i/2))에 펄스(EX1(=EX))를 부여한다. D2(i/2)는 주기변환회로(7)의 i/2번째의 단위지연소자에 입력하고 지연선을 전송한다. 도 18의 예에서는 i=4이기 때문에 D2(3)은 변화하지 않고, D2(2)는 D1(4)와 같은 타이밍으로 펄스가 서며, 각 지연소자의 출력(D2(1)) 및 시간변환회로(7)의 출력(RSLT)은 펄스(EX)에 대해 tunit씩 늦어진 파형이 된다. 그 결과, RSLT는 펄스(EX)에 대해 (T-2△)/2=T/2-△만큼 늦어진다.
다음에, 시간측정회로(16)에 의해 펄스(EX)에 대해 T-△만큼 늦어진 신호(RSLT1)를 생성한다. 논리회로(8)에 의해 신호(RSLT1)와 시간변환회로(7)의 출력신호(RSLT)의 어느 쪽인가가 논리 1이 될 때에 변화하는 신호(INCLK1)를 생성한다. 논리회로(8)와 버퍼(9)의 지연시간의 합은 t3+t4이기 때문에 내부 클럭(INCLK)은 외부 클럭과 동기를 취하고 또 듀티비는 50%가 된다. 이것에 의해 외부 클럭과 내부 클럭과의 위상 어긋남에 의해 예를 들면 LSI간의 신호전달 등에 오동작이 생긴다고 하는 문제성을 초래하지 않고, 동기형 LSI의 동작성능을 높이는 것이 가능하다.
또, 지연조절회로(15)의 지연시간을 2△(여기에서, △=t1+t2+t3+t4)로 한 것은 외부 클럭(EXCLL)에 대한 내부 클럭(INCLK)의 지연을 외부 클럭(EXCLK)의 주기에 맞추기 위한 것이다. 즉, 외부 클럭(EXCLK)에 대한 내부 클럭(INCLK)의 반주기까지의 지연시간의 총계(Dtime)는
Dtime=t1+t2+2△÷T-2△+(T/2)-△+t3+t4
가 된다. 이 식에 △=t1+t2+t3+t4를 대입하면
Dtime=(3/2)T
가 된다.
또, 도 18의 예에서는 펄스(EX)는 EXCLK1의 상승에서 생성했지만, 하강에서 생성해도 본 실시형태는 유효하다. 또, 단위지연소자로서 입출력이 반대 상인 경우, 듀티비가 2-K×100%의 경우로 확장한 경우에도 본 발명의 각 실시형태는 유효하다. 또, 펄스출력회로(6)의 지연시간을 고려한 분만큼 펄스(EX1)를 펄스(EX)에서 벗어나게 하여 펄스출력회로(6)에 의한 외부 클럭과 내부 클럭의 동기의 어긋남을 보상할 수도 있다. 또, 이상의 각 실시형태에서 이용되는 각 논리게이트로서는 바스켓 로직을 사용하는 것도 가능하다. 그 외에 본 발명의 주지를 일탈하지 않은 범위에서 여러 가지 반도체 집적회로에 대해서도 본 발명은 유효하다.
도 19에는 이상 설명한 각 실시형태의 회로의 적용예가 나타나 있다.
즉, 지금까지의 설명에서는 각 실시형태의 회로를 동기형 LSI의 내부에 설치하고 그 내부회로를 소망하는 듀티비의 내부 클럭으로 동작시키는 것에 대해 설명했지만, 각 실시형태의 회로는 외부의 각종 LSI에 동작클럭을 공급하기 위한 전용의 클럭 딜리버리 LSI로서 실현되고 있다.
도 19는 컴퓨터 등의 정보기기의 구성예이다.
고속동작의 필요성에서 최근에는 정보기기를 구성하는 디바이스군 중에서 특히 고속동작이 요구되는 프로세서와 메모리 등의 동기형 LSI에 대해서는 도 19에 나타낸 바와 같이 한 장의 도터 카드(200) 상에 집중적으로 설치하는 시스템 구성이 주목되고 있다. 도터 카드(200)는 다른 각종 저속디바이스 등이 실장된 마더 보드(100)상에 소켓 등을 통해 장착된다.
도터 카드(200) 상에는 MPU(300), 동기적 SRAM(400), 로직 LSI(500)의 외에 이러한 LSI에 소망하는 듀티비의 동작 클럭을 공급하기 위한 클럭 딜리버리 LSI(600)로서 도 1, 도 8, 도 14, 도 17에서 설명한 본 발명의 회로가 설치되어 있다. 클럭 딜리버리 LSI(600)에는 마더 보드(100) 또는 도터 카드(200) 상에 설치된 클럭발진기에서 공급되는 시스템 클럭이 직접 또는 도시한 바와 같이 클럭 주파수 체배회로(700)를 통해 고속 클럭으로 변환된 후의 시스템 클럭이 외부 클럭(EXCLK)으로서 입력된다. 클럭 딜리버리 LSI(600)는 이 외부 클럭(EXCLK)에서 그것에 동기한 소망하는 듀티비의 내부 클럭(INCLK)을 생성하고, 그것을 MPU(300), 동기적 SRAM(400), 로직LSI(500)에 동작클럭으로서 공급한다.
이것에 의해 MPU(300), 동기적 SRAM(400) 및 로직 LSI(500)에 각각 본 발명의 회로를 별개로 설치하지 않고, 간단한 구성으로 그러한 LSI의 동작성능을 높이는 것이 가능하다.
이상 설명한 바와 같이 본 발명에 의하면 임의의 듀티비의 클럭에서 듀티비가 2-K×100%(K: 자연수)의 클럭을 얻을 수 있다. 특히, 임의의 듀티비의 외부 클럭과 동기한 듀티비가 50%의 내부 클럭을 얻을 수 있기 때문에, 클럭의 상승과 하강의 양쪽을 트리거로 하여 처리를 실행하는 더블 에지동기형 LSI에 있어서, 보다 높은 동작주파수를 실현할 수 있다.

Claims (5)

  1. 임의의 듀티비의 제 1 클럭신호에서 그것과 같은 주기의 제 1 펄스신호를 생성하는 펄스생성회로와,
    상기 제 1 펄스신호가 입력되고, 그 제 1 펄스신호의 주기를 단위지연소자의 개수로서 측정하는 주기측정회로와,
    이 주기측정회로에서 측정된 상기 단위지연소자의 개수를 1/2K(K는 자연수)배의 단위지연소자의 개수로 변환하는 개수변환회로와,
    이 개수변환회로에 의해 상기 1/2K배로 변환된 단위지연소자의 개수를 시간으로 변환하고, 그 시간과 같은 주기의 제 2 펄스신호를 출력하는 시간변환회로와,
    상기 제 1 펄스신호와 상기 제 2 펄스신호와의 논리연산에 의해 제 2 클럭신호를 출력하는 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 주기측정회로 및 상기 시간변환회로는 동일회로구성의 단위지연소자열로 각각 구성되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 2 항에 있어서,
    상기 주기측정회로의 단위지연소자열과 상기 시간변환회로의 단위지연소자열은 반도체 칩상에 서로 인접하여 설치되는 것을 특징으로 하는 반도체 집적회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 주기측정회로의 단위지연소자열을 구성하는 각 단위지연소자의 출력은 상기 개수변환회로를 통해 상기 시간변환회로의 단위지연소자열 내의 대응하는 단위지연소자의 입력에 결합되어 있고,
    상기 주기측정회로의 단위지연소자열과 상기 시간변환회로의 단위지연소자열은 신호전달방향이 서로 반대 방향이 되도록 배치되는 것을 특징으로 하는 반도체 집적회로.
  5. 임의의 듀티비의 제 1 클럭신호를 입력하고, 그 제 1 클럭신호에 동기하고 소정의 듀티비를 갖는 제 2 클럭신호를 생성하는 반도체 집적회로에 있어서,
    상기 제 1 클럭신호에서 그것과 같은 주기의 제 1 펄스신호를 생성하는 펄스생성회로와,
    상기 제 1 및 제 2 클럭신호의 입출력에 따른 제 1 지연시간의 2배의 값의 제 2 지연시간을 갖고, 상기 제 1 펄스신호를 상기 제 2 지연시간만큼 지연시켜 출력하는 지연회로와,
    상기 제 1 클럭신호와 같은 주기이고, 상기 제 1 클럭신호의 주기에서 상기 제 1 지연시간을 뺀 시간만큼 상기 제 1 클럭신호보다도 늦은 제 2 펄스신호를 발생하는 회로와,
    상기 제 1 펄스신호가 입력되고, 상기 제 1 클럭신호의 주기에서 상기 제 1 지연시간을 뺀 시간을 단위지연소자의 개수로서 측정하는 주기측정회로와,
    이 주기측정회로에서 측정된 상기 단위지연소자의 개수를 1/2K(K는 자연수)배의 단위지연소자의 개수로 변환하는 개수변환회로와,
    이 개수변환회로에 의해 상기 1/2K배로 변환된 단위지연소자의 개수를 시간으로 변환하고, 그 시간과 같은 주기의 제 3 펄스신호를 출력하는 시간변환회로와,
    상기 제 2 펄스신호와 상기 제 3 펄스신호와의 논리연산에 의해 상기 제 2 클럭신호를 출력하는 회로를 구비한 것을 특징으로 하는 반도체 집적회로.
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