KR100709438B1 - 내부 클럭 발생 장치 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 테스트 시 테스트 장비의 클럭 주파수를 내부적으로 증가시켜 고속 테스트가 가능하고 테스트 시간을 줄일 수 있는 기술을 개시한다. 이를 위해 클럭 버퍼로부터 출력된 제 1 클럭을 이용하여 제 2 클럭들을 발생하는 지연부들과, 지연부들로부터 출력된 제 2 클럭들의 상승 에지에서 각각 클럭 펄스들을 발생하는 클럭 펄스 발생부들과, 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기를 포함하는 것을 특징으로 한다.

Description

내부 클럭 발생 장치{Internal clock generator}
도 1은 본 발명에 따른 내부 클럭 발생 장치의 일 실시예를 나타낸 블록도.
도 2는 본 발명에 따른 내부 클럭 발생 장치의 다른 실시예를 나타낸 블록도.
도 3은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도.
도 4는 도 1 및 도 2에 도시된 지연부(12)를 나타낸 상세 회로도.
도 5는 도 1 및 도 2에 도시된 클럭 펄스 발생부(18)를 나타낸 상세 회로도.
도 6은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도.
도 7은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도.
도 8은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도.
도 9는 도 6 및 도 7에 도시된 지연부(26)를 나타낸 상세 회로도.
도 10은 도 6, 도 7 및 도 8에 도시된 지연 제어신호 발생기(32)를 나타낸 상세 회로도.
도 11은 도 1, 도 2, 도 6 및 도 7에 도시된 본 발명에 따른 내부 클럭 발생장치의 동작을 나타낸 타이밍도.
도 12는 도 3 및 도 8에 도시된 본 발명에 따른 내부 클럭 발생기의 동작을 나타낸 타이밍도.
본 발명은 반도체 메모리 장치의 내부 클럭 발생 장치에 관한 것으로, 보다 상세하게는 웨이퍼 레벨 테스트 시 테스트 장비의 클럭 주파수를 내부적으로 증가시켜 고속 테스트가 가능하고 테스트 시간을 줄일 수 있는 기술이다.
반도체 메모리 장치의 칩 테스트에는 웨이퍼 상태에서 수행되는 테스트와 패키지 상태에서 수행되는 테스트가 있다.
일반적으로 웨이퍼 레벨 테스트는 테스트하는 항목이 많고 테스트 장비의 스피드가 보통 20∼30ns의 주기를 갖는다. 따라서, 웨이퍼 상태에서는 고속 항목에 대해서는 테스트를 수행하지 못하고, 패키지 상태에서 고속 항목 테스트가 수행된다.
그러나, MCP(Multi Chip Package)가 적용되는 경우 웨이퍼 레벨에서도 고속 항목을 테스트해야 하지만 테스트 장비의 스피드는 한계가 있고, 일반적인 반도체 메모리 장치는 외부 클럭을 클럭 버퍼를 통해 내부 클럭 펄스를 발생하는데, 내부 클럭 펄스의 주파수는 외부 클럭의 주파수와 동일하기 때문에 고속 항목 테스트를 수행하지 못하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 외부 클럭의 상승 에지에서 발생된 클럭 펄스를 이용하여 일정한 간격을 갖는 내부 클럭을 발생하는 것이다.
상기 문제점을 해결하기 위한 본 발명의 다른 목적은 외부 클럭의 주파수보다 높은 주파수의 내부 클럭을 발생하여 고속 항목 테스트를 수행하는 것이다.
상기 문제점을 해결하기 위한 본 발명의 또 다른 목적은 외부 클럭의 주파수보다 높은 주파수의 내부 클럭을 발생하여 테스트 시간을 줄이는 것이다.
상기 문제점을 해결하기 위한 본 발명의 또 다른 목적은 외부 클럭의 주파수보다 높은 주파수의 내부 클럭을 발생하여 제조 원가를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 내부 클럭 발생 장치는 외부 클럭을 버퍼링하여 내부 회로에 맞는 레벨로 설정하는 클럭 버퍼; 클럭 버퍼로부터 출력된 제 1 클럭을 서로 다른 지연시간 동안 각각 지연시켜 제 2 클럭들을 발생하는 지연부들; 제 2 클럭들의 각 상승 에지에서 클럭 펄스들을 발생하는 클럭 펄스 발생부들; 및 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기를 포함하는 것을 특징으로 한다.
또한, 본 발명의 내부 클럭 발생 장치의 다른 예는 외부 클럭을 내부 회로에 맞는 레벨로 설정하는 클럭 버퍼; 상기 클럭 버퍼로부터 출력된 제 1 클럭을 순차적으로 지연시켜 제 2 클럭들을 발생하는 지연부들; 상기 지연부들로부터 출력된 제 2 클럭들의 상승 에지에서 클럭 펄스들을 발생하는 클럭 펄스 발생부들; 및 상기 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기를 포함하는 것을 특징으로 한다.
또한, 본 발명의 내부 클럭 발생 장치의 또 다른 예는 외부 클럭을 내부 회로에 맞는 레벨로 설정하는 클럭 버퍼; 상기 클럭 버퍼로부터 출력된 제 1 클럭의 상승 에지에서 제 1 클럭 펄스를 발생하는 클럭 펄스 발생부; 상기 제 1 클럭 펄스를 순차적으로 지연시켜 제 2 클럭 펄스들을 발생하는 지연부들; 및 상기 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
본 발명은 웨이퍼 레벨 테스트 시 테스트 장비의 클럭 주파수를 내부적으로 증가시켜 고속 테스트가 가능하고 테스트 시간을 줄일 수 있는 기술을 개시한다.
도 1은 본 발명에 따른 내부 클럭 발생 장치의 일 실시예를 나타낸 블록도이다.
내부 클럭 발생 장치는 클럭 버퍼(2), 지연기(4), 클럭 펄스 발생기(6) 및 클럭 합성기(8)를 포함한다.
클럭 버퍼(2)는 VIL/VIH 레벨(또는 스펙에 정한 Low/High 레벨)로 설정된 외 부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링 한다. 여기서, 클럭 버퍼는 정적(static; LVTTL 인터페이스 입력신호가 들어올 경우) 또는 차동 증폭기 형(differential amplifier type; SSTL 레벨 또는 SSTL2 레벨로 입력 신호가 들어올 경우) 모두 사용 가능하다.
지연기(4)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n을 서로 다른 지연시간 동안 각각 지연시켜 상승 에지(rising edge) 시점이 순차적인 클럭들 clkr0∼clkr3을 발생하는 지연부들(10, 12, 14, 16)을 포함한다. 여기서, 지연부(10)는 가능하면 불필요한 지연이 발생하지 않도록 최단 지연경로로 설정한다. 또한, 지연부(12)의 지연시간은 테스트 장비가 사용하는 클럭의 1/4 tCK 정도로 설정하고, 지연부(14) 및 지연부(16)는 지연부(12)보다 각각 두 배 및 세 배의 지연 시간을 갖는 것이 바람직하다.
클럭 펄스 발생기(6)는 지연기(4)로부터 출력된 클럭들 clkr0∼clkr3의 상승 에지에서 각각 클럭 펄스들 iclkp0∼iclkp3을 발생하는 클럭 펄스 발생부들(18)을 포함한다. 여기서, 클럭 펄스들 iclkp0∼iclkp3은 외부 클럭 CLK의 한 주기 내에 모두 포함되어야 한다.
클럭 합성기(8)는 클럭 펄스 발생기(6)로부터 출력된 클럭 펄스들 iclkp0∼iclkp3을 합성하여 내부 클럭 iclk을 발생한다.
여기서 내부 클럭 발생 장치는 4개의 지연부를 사용하여 외부 클럭 CLK의 한 주기 동안 4개의 펄스가 발생하도록 구성하였지만, 필요에 따라 지연부의 수를 조절하여 발생되는 펄스의 수를 조절할 수 있다. 이에 의해, 내부 클럭 iclk의 주기 가 조절된다.
도 2는 본 발명에 따른 내부 클럭 발생 장치의 다른 실시예를 나타낸 블록도이다.
내부 클럭 발생 장치는 클럭 버퍼(2), 지연기(4), 클럭 펄스 발생기(6) 및 클럭 합성기(8)를 포함한다.
클럭 버퍼(2)는 외부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링 한다.
지연기(4)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n을 순차적으로 지연시켜 상승 에지(rising edge) 시점이 순차적인 클럭들 clkr1∼clkr3을 발생하는 지연부들(12)을 포함한다. 여기서, 지연부들(12)은 동일한 지연시간을 갖는 것이 바람직하다.
클럭 펄스 발생기(6)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n 및 지연기(4)로부터 출력된 클럭들 clkr1∼clkr3의 상승 에지에서 각각 클럭 펄스들 iclkp0∼iclkp3을 발생하는 클럭 펄스 발생부(18)를 포함한다. 여기서, 클럭 펄스들 iclkp0∼iclkp3은 외부 클럭 CLK의 한 주기 내에 모두 포함되어야 한다.
클럭 합성기(8)는 클럭 펄스 발생기(6)로부터 출력된 클럭 펄스들 iclkp0∼iclkp3을 합성하여 내부 클럭 iclk을 발생한다.
도 3은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도이다.
내부 클럭 발생 장치는 클럭 버퍼(2), 클럭 펄스 발생부(18), 지연부(12) 및 클럭 합성기(8)를 포함한다.
클럭 버퍼(2)는 외부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링 한다.
클럭 펄스 발생부(18)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n의 상승 에지 시점에서 클럭 펄스 iclkp0을 발생한다.
지연부들(12)은 클럭 펄스 발생부(18)로부터 출력된 클럭 펄스 iclkp0을 순차적으로 지연하여 클럭 펄스들 iclkp1∼iclkp3을 발생한다. 여기서, 지연부들(12)은 동일한 지연시간을 갖는 것이 바람직하다. 또한, 클럭 펄스들 iclkp0∼iclkp3은 외부 클럭 CLK의 한 주기 내에 모두 포함되어야 한다.
클럭 합성기(8)는 클럭 펄스 발생부(18) 및 지연부들(12)로부터 출력된 클럭 펄스들 iclkp0∼iclkp3을 합성하여 내부 클럭 iclk을 발생한다.
도 4는 도 1 및 도 2에 도시된 지연부(12)를 나타낸 상세 회로도이다.
여기서, 도 3에 도시된 지연부(12)도 도 4와 동일한 구성요소로 구성되는 것이 바람직하다.
지연부(12)는 인버터들 IV1∼IV5, 저항들 R1∼R4, NMOS 형 캐패시터들 NC1∼NC4 및 PMOS 형 캐패시터들 PC1∼PC4를 포함한다.
인버터들 IV1∼IV5 및 저항들 R1∼R4는 교번적으로 직렬 연결되고, NMOS 형 캐패시터들 NC1∼NC4 및 PMOS 형 캐패시터들 PC1∼PC4는 저항들 R1∼R4와 인버터들 IV2∼IV5의 입력단자의 공통 노드에 각각 접속된다.
여기서, 인버터들 IV1∼IV5, 저항들 R1∼R4, NMOS형 캐패시터들 NC1∼NC4 및 PMOS 형 캐패시터들 PC1∼PC4의 개수는 지연시간을 조절하기 위해 가감될 수 있다. 또한, 지연부(12)의 형태는 필요에 따라 변경될 수 있다.
도 5는 도 1 및 도 2에 도시된 클럭 펄스 발생부(18)를 나타낸 상세 회로도이다.
클럭 펄스 발생부(18)는 지연부(22), 낸드 게이트 ND1 및 인버터 IV6을 포함한다.
지연부(22)는 도 1 및 도 2에 도시된 지연부(10)로부터 출력된 클럭 clkr0을 일정시간 지연한다.
낸드 게이트 ND1은 클럭 clkr0 및 지연부(22)로부터 출력된 신호를 부정 논리곱하고, 인버터 IV6은 낸드 게이트 ND1로부터 출력된 신호를 반전하여 클럭 펄스 iclkp0을 발생한다.
도 3에 도시된 클럭 펄스 발생부(18)는 도 5에 도시된 클럭 펄스 발생부(18)와 동일한 구성요소로 동일하게 구성되지만, 클럭 버퍼(2)로부터 출력된 클럭 clk2n가 입력되어 클럭 펄스 iclkp0을 발생한다는 점에서 차이가 있다.
도 6은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도이다.
내부 클럭 발생 장치는 클럭 버퍼(2), 지연기(4), 클럭 펄스 발생기(6), 클럭 합성기(8) 및 지연 제어신호 발생기(32)를 포함한다.
클럭 버퍼(2)는 외부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링 한다.
지연기(4)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n을 서로 다른 지연시간 동안 각각 지연시켜 상승 에지(rising edge) 시점이 순차적인 클럭들 clkr0∼clkr3 을 발생하는 지연부들(24, 26, 28, 30)을 포함한다. 여기서, 지연부들(26, 28, 30)은 지연제어신호 CON<0:3>에 의해 지연시간이 조절된다. 또한, 지연부(24)는 가능하면 불필요한 지연이 발생하지 않도록 최단 지연경로로 설정하고, 지연부(28) 및 지연부(30)는 지연부(26)보다 각각 두 배 및 세 배의 지연 시간을 갖는 것이 바람직하다.
클럭 펄스 발생기(6)는 지연기(4)로부터 출력된 클럭들 clkr0∼clkr3의 상승 에지에서 각각 클럭 펄스들 iclkp0∼iclkp3을 발생하는 클럭 펄스 발생부들(18)을 포함한다. 여기서, 클럭 펄스들 iclkp0∼iclkp3은 외부 클럭 CLK의 한 주기 내에 모두 포함되어야 한다.
클럭 합성기(8)는 클럭 펄스 발생기(6)로부터 출력된 클럭 펄스들 iclkp0∼iclkp3을 합성하여 내부 클럭 iclk을 발생한다.
지연 제어신호 발생기(32)는 입력 어드레스 IN0, IN1을 코딩하여 지연 제어신호 CON0∼CON3을 발생한다. 여기서, 지연 제어신호 CON0∼CON3은 테스트를 진행함에 있어서 외부 클럭 CLK에 해당하는 테스트 장비의 tCK의 변화에 대응하도록 테스트 모드를 통해서 지연기(4)의 지연시간을 조절하여 내부 클럭 간격을 변화시킬 수 있다.
여기서, 내부 클럭 발생 장치는 4개의 지연부를 사용하여 외부 클럭 CLK의 한 주기 동안 4개의 펄스가 발생하도록 구성하였지만, 필요에 따라 지연부의 수를 조절하여 발생되는 펄스의 수를 조절할 수 있다. 이에 의해, 내부 클럭 iclk의 주기가 조절된다.
도 7은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도이다.
내부 클럭 발생 장치는 클럭 버퍼(2), 지연기(4), 클럭 펄스 발생기(6), 클럭 합성기(8) 및 지연 제어신호 발생기(32)를 포함한다.
클럭 버퍼(2)는 외부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링 한다.
지연기(4)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n을 순차적으로 지연시켜 상승 에지(rising edge) 시점이 순차적인 클럭들 clkr1∼clkr3을 발생하는 지연부들(26)을 포함한다. 여기서, 지연부들(26)은 지연제어신호 CON<0:3>에 의해 지연시간이 조절되고, 동일한 지연시간을 갖는 것이 바람직하다.
클럭 펄스 발생기(6)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n 및 지연기(4)로부터 출력된 클럭들 clkr1∼clkr3의 상승 에지에서 각각 클럭 펄스들 iclkp0∼iclkp3을 발생하는 클럭 펄스 발생부들(18)을 포함한다. 여기서, 클럭 펄스들 iclkp0∼iclkp3은 외부 클럭 CLK의 한 주기 내에 모두 포함되어야 한다.
클럭 합성기(8)는 클럭 펄스 발생기(6)로부터 출력된 클럭 펄스들 iclkp0∼iclkp3을 합성하여 내부 클럭 iclk을 발생한다.
지연 제어신호 발생기(32)는 어드레스 IN0, IN1을 코딩하여 지연 제어신호 CON0∼CON3을 발생한다.
도 8은 본 발명에 따른 내부 클럭 발생 장치의 또 다른 실시예를 나타낸 블록도이다.
내부 클럭 발생 장치는 클럭 버퍼(2), 클럭 펄스 발생기(18), 지연부(26), 클럭 합성기(8) 및 지연 제어신호 발생기(32)를 포함한다.
클럭 버퍼(2)는 외부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링 한다.
클럭 펄스 발생기(18)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n의 상승 에지 시점에서 클럭 펄스 iclkp0을 발생한다.
지연부들(26)은 클럭 펄스 발생기(18)로부터 출력된 클럭 펄스 iclkp0을 순차적으로 지연하여 클럭 펄스들 iclkp1∼iclkp3을 발생한다. 여기서, 지연부들(26)은 동일한 지연시간을 갖는 것이 바람직하다. 또한, 클럭 펄스들 iclkp0∼iclkp3은 외부 클럭 CLK의 한 주기 내에 모두 포함되어야 한다.
클럭 합성기(8)는 클럭 펄스 발생기(18) 및 지연부들(26)로부터 출력된 클럭 펄스들 iclkp0∼iclkp3을 합성하여 내부 클럭 iclk을 발생한다.
지연 제어신호 발생기(32)는 입력 어드레스 IN0, IN1을 코딩하여 지연 제어신호 CON0∼CON3을 발생한다.
도 9는 도 6 및 도 7에 도시된 지연부(26)를 나타낸 상세 회로도이다.
여기서, 도 8에 도시된 지연부(26)도 도 9와 동일한 구성요소로 구성되는 것이 바람직하다.
지연부(26)는 단위 지연부들(34) 및 전송 게이트들 TG1∼TG4를 포함한다.
단위 지연부(34)는 인버터들 IV11, IV12, 저항 R11, NMOS 형 캐패시터 NC11 및 PMOS 형 캐패시터 PC11을 포함한다.
인버터들 IV11, IV12 및 저항 R11이 교번적으로 직렬 연결되고, NMOS 형 캐패시터 NC11 및 PMOS 형 캐패시터 PC11은 저항 R11과 인버터 IV12의 입력단자의 공 통 노드에 접속된다.
전송 게이트들 TG1∼TG4는 지연 제어신호들 CON0∼CON3에 의해 단위 지연부들(34)로부터 출력된 신호들을 각각 선택적으로 전송한다.
따라서, 테스트 모드 시에 입력 어드레스 IN0, IN1의 코딩에 의해 발생된 지연 제어신호 CON0∼CON3의 상태에 따라 지연부(26)의 지연시간이 조절된다.
도 10은 도 6, 도 7 및 도 8에 도시된 지연 제어신호 발생기(32)를 나타낸 상세 회로도이다.
지연 제어신호 발생기(32)는 인버터들 IV13∼IV18 및 낸드 게이트들 ND11∼ND14를 포함한다.
인버터들 IV13 및 IV14는 입력 어드레스들 IN0 및 IN1을 각각 반전한다.
낸드게이트 ND11은 인버터들 IV13 및 IV14로부터 출력된 신호들을 부정 논리 곱하고, 낸드게이트 ND12는 인버터 IV13으로부터 출력된 신호 및 입력 어드레스 IN1을 부정 논리곱하고, 낸드게이트 ND13은 입력 어드레스 IN0 및 인버터 IV14로부터 출력된 신호를 부정 논리곱하고, 낸드게이트 ND14는 입력 어드레스들 IN0 및 IN1을 부정 논리곱 한다.
인버터들 IV15∼IV18은 낸드게이트들 ND11∼ND14로부터 출력된 신호를 각각 반전하여 지연 제어신호들 CON0∼CON3을 발생한다.
이와 같이 구성된 본 발명에 따른 내부 클럭 발생 장치의 동작을 도 11 및 도 12의 타이밍도를 이용하여 설명하면 다음과 같다.
도 11은 도 1, 도 2, 도 6 및 도 7에 도시된 본 발명에 따른 내부 클럭 발생 장치의 동작을 나타낸 타이밍도이다.
클럭 버퍼(2)는 VIL/VIH 레벨(또는 스펙에 정한 Low/High 레벨)로 설정된 외부 클럭 CLK를 내부 회로에 맞는 레벨로 설정하기 위해 버퍼링하여 클럭 clk2n을 발생한다.
지연기(4)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n을 이용하여 상승 에지가 순차적인 클럭들 clkr0∼clkr3을 발생한다.
클럭 발생기(6)는 상승 에지가 순차적인 클럭들 clkr0∼clkr3의 상승 에지에서 클럭 펄스들 iclkp0∼iclkp3을 생성한다.
클럭 합성기(8)는 클럭 펄스들 iclkp0∼iclkp3을 합성하여 일정 주기를 갖는 내부 클럭 iclk를 생성한다.
도 12는 도 3 및 도 8에 도시된 본 발명에 따른 내부 클럭 발생기의 동작을 나타낸 타이밍도이다.
클럭 버퍼(2)는 외부 클럭 CLK를 버퍼링하여 클럭 clk2n을 발생한다.
클럭 펄스 발생부(18)는 클럭 버퍼(2)로부터 출력된 클럭 clk2n을 이용하여 클럭 펄스 iclkp0을 발생한다.
지연부들(26)은 클럭 발생부(18)로부터 출력된 클럭 펄스 iclkp0을 순차적으로 지연하여 클럭 펄스들 iclkp1∼iclkp3을 생성한다.
클럭 합성기(8)는 클럭 펄스들 iclkp0∼iclkp3을 합성하여 일정 주기를 갖는 내부 클럭 iclk를 생성한다.
여기서, 내부 클럭 iclk는 외부 클럭 CLK의 한 주기 tCK 내에 4개의 펄스가 존재하기 때문에 내부 클럭 iclk의 주파수는 외부 클럭 CLK보다 4배 높게 된다. 이와 같이 내부 클럭 iclk의 주파수는 클럭 펄스 발생기(6)에 의해 발생되는 클럭 펄스들 iclkp0∼iclkp3의 개수에 따라 가감된다.
또한, 클럭 펄스 발생기(6)에 의해 발생되는 모든 클럭 펄스들은 외부 클럭 CLK의 한 주기 tCK 내에 존재하여야 하고, 클럭 펄스의 펄스 폭은 지연부(12 또는 26)의 기준 지연시간의 절반으로 설정하는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명에 따른 내부 클럭 발생 장치는 테스트 장비가 허용하는 주파수보다 높은 주파수를 생성할 수 있는 효과가 있다.
또한, 본 발명에 따른 내부 클럭 발생 장치를 적용하면 웨이퍼 레벨에서도 고속 항목의 테스트가 가능한 효과가 있다.
또한, 본 발명에 따른 내부 클럭 발생 장치를 적용하면 웨이퍼 테스트 시간을 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 내부 클럭 발생 장치를 적용하면 웨이퍼 레벨에서 고속 패일 스크린(high speed fail screen)이 가능하여 제조원가를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (24)

  1. 외부 클럭을 버퍼링하여 내부 회로에 맞는 레벨로 설정하는 클럭 버퍼;
    상기 클럭 버퍼로부터 출력된 제 1 클럭을 서로 다른 지연시간 동안 각각 지연시켜 제 2 클럭들을 발생하는 지연부들;
    상기 제 2 클럭들의 각 상승 에지에서 클럭 펄스들을 발생하는 클럭 펄스 발생부들; 및
    상기 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기
    를 포함하는 것을 특징으로 하는 내부 클럭 발생 장치.
  2. 제 1 항에 있어서,
    상기 지연부의 지연시간은 상기 내부 클럭의 주기의 배수인 것을 특징으로 하는 내부 클럭 발생 장치.
  3. 제 1 항에 있어서,
    상기 클럭 펄스들의 펄스 폭은 상기 내부 클럭의 한 주기의 절반인 것을 특징으로 하는 내부 클럭 발생 장치.
  4. 제 1 항에 있어서,
    상기 클럭 펄스들은 상기 외부 클럭의 한 주기 내에 모두 포함되는 것을 특 징으로 하는 내부 클럭 발생 장치.
  5. 제 1 항에 있어서,
    상기 클럭 펄스들의 개수는 상기 외부 클럭에 대한 상기 내부 클럭의 주파수 배수에 대응하는 것을 특징으로 하는 내부 클럭 발생 장치.
  6. 제 1 항에 있어서,
    상기 지연부들의 지연 시간은 테스트 모드에서 어드레스를 이용하여 조절되는 것을 특징으로 하는 내부 클럭 발생 장치.
  7. 제 6 항에 있어서, 상기 각 지연부는
    상기 제 1 클럭을 서로 다른 지연시간으로 지연시켜 제 2 클럭의 지연시간을 제어하는 지연 경로; 및
    지연 제어신호들의 상태에 따라 상기 지연 경로의 출력을 클럭 펄스 발생부에 선택적으로 출력하는 전송수단
    을 포함하는 것을 특징으로 하는 내부 클럭 발생 장치.
  8. 제 7 항에 있어서,
    상기 지연 제어신호들은 상기 어드레스를 코딩하여 발생하는 것을 특징으로 하는 내부 클럭 발생 장치.
  9. 외부 클럭을 내부 회로에 맞는 레벨로 설정하는 클럭 버퍼;
    상기 클럭 버퍼로부터 출력된 제 1 클럭을 순차적으로 지연시켜 제 2 클럭들을 발생하는 지연부들;
    상기 지연부들로부터 출력된 제 2 클럭들의 상승 에지에서 클럭 펄스들을 발생하는 클럭 펄스 발생부들; 및
    상기 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기를 포함하는 것을 특징으로 하는 내부 클럭 발생 장치.
  10. 제 9 항에 있어서,
    상기 지연부의 지연시간은 상기 내부 클럭의 주기의 배수인 것을 특징으로 하는 내부 클럭 발생 장치.
  11. 제 9 항에 있어서,
    상기 클럭 펄스들의 펄스 폭은 상기 내부 클럭의 한 주기의 절반인 것을 특징으로 하는 내부 클럭 발생 장치.
  12. 제 9 항에 있어서,
    상기 클럭 펄스들은 상기 외부 클럭의 한 주기 내에 모두 포함되는 것을 특징으로 하는 내부 클럭 발생 장치.
  13. 제 9 항에 있어서,
    상기 클럭 펄스들의 개수는 상기 외부 클럭에 대한 상기 내부 클럭의 주파수 배수에 대응하는 것을 특징으로 하는 내부 클럭 발생 장치.
  14. 제 9 항에 있어서,
    상기 지연부들의 지연 시간은 테스트 모드에서 어드레스를 이용하여 조절되는 것을 특징으로 하는 내부 클럭 발생 장치.
  15. 제 14 항에 있어서, 상기 각 지연부는
    상기 제 1 클럭을 서로 다른 지연시간으로 지연시켜 제 2 클럭의 지연시간을 제어하는 지연 경로; 및
    지연 제어신호들의 상태에 따라 상기 지연 경로의 출력을 클럭 펄스 발생부에 선택적으로 출력하는 전송수단
    을 포함하는 것을 특징으로 하는 내부 클럭 발생 장치.
  16. 제 15 항에 있어서,
    상기 지연 제어신호들은 상기 어드레스를 코딩하여 발생하는 것을 특징으로 하는 내부 클럭 발생 장치.
  17. 외부 클럭을 내부 회로에 맞는 레벨로 설정하는 클럭 버퍼;
    상기 클럭 버퍼로부터 출력된 제 1 클럭의 상승 에지에서 제 1 클럭 펄스를 발생하는 클럭 펄스 발생부;
    상기 제 1 클럭 펄스를 순차적으로 지연시켜 제 2 클럭 펄스들을 발생하는 지연부들; 및
    상기 클럭 펄스들을 합성하여 내부 클럭을 발생하는 클럭 합성기를 포함하는 것을 특징으로 하는 내부 클럭 발생 장치.
  18. 제 17 항에 있어서,
    상기 지연부의 지연시간은 상기 내부 클럭의 주기의 배수인 것을 특징으로 하는 내부 클럭 발생 장치.
  19. 제 17 항에 있어서,
    상기 클럭 펄스들의 펄스 폭은 상기 내부 클럭의 한 주기의 절반인 것을 특징으로 하는 내부 클럭 발생 장치.
  20. 제 17 항에 있어서,
    상기 클럭 펄스들은 상기 외부 클럭의 한 주기 내에 모두 포함되는 것을 특징으로 하는 내부 클럭 발생 장치.
  21. 제 17 항에 있어서,
    상기 클럭 펄스들의 개수는 상기 외부 클럭에 대한 상기 내부 클럭의 주파수 배수에 대응하는 것을 특징으로 하는 내부 클럭 발생 장치.
  22. 제 17 항에 있어서,
    상기 지연부들의 지연 시간은 테스트 모드에서 어드레스를 이용하여 조절되는 것을 특징으로 하는 내부 클럭 발생 장치.
  23. 제 22 항에 있어서, 상기 각 지연부는
    상기 제 1 클럭 펄스를 서로 다른 지연시간으로 지연시켜 제 2 클럭 펄스의 지연시간을 제어하는 지연 경로; 및
    지연 제어신호들의 상태에 따라 상기 지연 경로의 출력을 상기 클럭 합성기에 선택적으로 출력하는 전송수단
    을 포함하는 것을 특징으로 하는 내부 클럭 발생 장치.
  24. 제 23 항에 있어서,
    상기 지연 제어신호들은 상기 어드레스를 코딩하여 발생하는 것을 특징으로 하는 내부 클럭 발생 장치.
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