JP3333429B2

JP3333429B2 - 半導体集積回路

Info

Publication number: JP3333429B2
Application number: JP17467997A
Authority: JP
Inventors: 常明布施; 昌弘鴨志田; 春希戸田; 幸人大脇
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2002-10-15
Anticipated expiration: 2017-06-30
Also published as: KR19990007504A; KR100282309B1; US6084453A; JPH1127113A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は任意のデューティ比
のクロック信号から所望のデューティ比のクロック信号
を生成する半導体集積回路に関する。

【０００２】

【従来の技術】近年、より高性能な情報機器の要求に伴
い、高速なマイクロプロセッサやメモリＬＳＩが開発さ
れている。マイクロプロセッサは外部からのクロック信
号の立ち上がり、または立ち下がりに応じて、命令の取
り込み、演算処理、データの入出力等を行う。また、シ
ンクロナスＤＲＡＭなどに代表される同期型メモリも同
様に、外部からのクロック信号の立ち上がり、または立
ち下がりに応じて、データの書き込み、読み出しを行
う。

【０００３】図２０にこのような同期型ＬＳＩの概念図
を示す。１７は同期型ＬＳＩ、ＥＸＣＬＫは外部クロッ
ク信号、１８は外部クロックを波形整形し、必要な駆動
力を与えるためのレシーバ（入力バッファ）、ＩＮＣＬ
Ｋはレシーバ１８の出力で、ＬＳＩ１７内部で用いる内
部クロック信号である。

【０００４】この同期型ＬＳＩに周期Ｔでデューティ比
５０％の外部クロックが入力した場合の外部クロックＥ
ＸＣＬＫと内部クロックＩＮＣＬＫの波形を図２１
（Ａ）に示す。レシーバ１８の遅延時間を無視すると、
外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫは同
じタイミングになる。

【０００５】ところで、マイクロプロセッサや同期型メ
モリをより高速に動作させるため、外部クロックの立ち
上がりと立ち下がりの両方を用いて処理を実行する方法
がある。立ち上がりだけ、立ち下がりだけを用いる方法
に較べ、同じ周波数の外部クロックに対し、２倍の処理
を実行することができる。この場合、内部クロックのデ
ューティ比は５０％であることが望ましい。これは次の
理由による。

【０００６】外部クロックＥＸＣＬＫの周期をＴとする
と、図２１（Ａ）から明らかなように、内部クロックＩ
ＮＣＬＫの周期もＴである。１つの処理に要する時間を
ｔpとすると、内部クロックＩＮＣＬＫの１周期内で２
つの処理を行うためには、デューティ比が５０％の場
合、Ｔ≧２ｔp が必要である。

【０００７】図２１（Ｂ）に外部クロックのデューティ
比が３３％の場合の外部クロックＥＸＣＬＫと内部クロ
ックＩＮＣＬＫを示す。図２１（Ａ）と同様、レシーバ
１８の遅延時間を無視すると、外部クロックＥＸＣＬＫ
と内部クロックＩＮＣＬＫは同じタイミングになる。こ
の場合、内部クロックＩＮＣＬＫの１周期内で２つの処
理を行うためには、外部クロックＥＸＣＬＫの周期Ｔは
Ｔ≧３ｔp が必要であり、デューティ比が５０％の場合
に較べ、動作周波数が低下する。

【０００８】

【発明が解決しようとする課題】以上説明したように、
従来の同期型ＬＳＩにおいては、外部クロックのデュー
ティ比が５０％でない場合、動作周波数が低下するとい
う問題があった。また、同期型ＬＳＩによっては、その
性能を高めるために、例えばデューティ比２５％などの
ある特定のデューティ比を持つ内部クロックを必要とす
るものもある。しかし、従来では、内部クロックのデュ
ーティ比は外部クロックのそれによって決まってしまう
ため、最適なデューティ比を持つ内部クロックを使用す
ることは困難であった。

【０００９】本発明は上記事情を考慮してなされたもの
で、その第１の目的とするところは、任意のデューティ
比のクロックからデューティ比２^-K×１００％（Ｋ：自
然数）のクロックを得ることが可能な半導体集積回路を
提供することである。

【００１０】また、その第２の目的とするところは、任
意のデューティ比の外部クロックからその外部クロック
と同期のとれたデューティ比２^-K×１００％（Ｋ：自然
数）の内部クロックを得ることが可能な半導体集積回路
を提供することである。

【００１１】

【課題を解決するための手段】本発明の請求項１に係る
半導体集積回路は、任意のデューティ比の第１のクロッ
ク信号からそれと同周期の第１のパルス信号を生成する
パルス生成回路と、前記第１のパルス信号が入力され、
その第１のパルス信号の周期を単位遅延素子の個数とし
て測定する周期測定回路と、この周期測定回路で測定さ
れた前記単位遅延素子の個数を、１／２^K（Ｋは自然
数）倍の単位遅延素子の個数に変換する個数変換回路
と、この個数変換回路によって前記１／２^K倍に変換さ
れた単位遅延素子の個数を時間に変換し、その時間と同
じ周期の第２のパルス信号を出力する時間変換回路と、
前記第１のパルス信号と前記第２のパルス信号との論理
演算によって第２のクロック信号を出力する回路とを具
備することを特徴とする。

【００１２】この半導体集積回路によれば、第１のクロ
ック信号と同周期の第１のパルス信号が周期測定回路に
入力されることにより、その第１のパルス信号の周期が
単位遅延素子の個数として測定される。この測定された
単位遅延素子の個数は個数変換回路によってその個数が
１／２^K（Ｋは自然数）倍に変換された後に時間変換回
路に送られ、そこで第１のパルス信号の周期の１／２^K
倍の時間に変換されてその時間だけ第１のパルス信号よ
り位相のずれた第２のパルス信号が得られる。このよう
に第１のパルス信号よりその周期の１／２^K倍の時間だ
け位相のずれた第２のパルス信号を生成することによ
り、任意の周期を有する第１のクロック信号からデュー
ティ比２^-K×１００％の第２のクロック信号を生成する
ことができる。

【００１３】よって、本請求項１の半導体集積回路を、
第１のクロック信号に同期して動作する同期型ＬＳＩに
適用した場合には、その同期型ＬＳＩの内部回路をその
動作性能を高めるために最適なデューティ比の内部クロ
ックにて動作させることが可能となる。また、本請求項
１の半導体集積回路は、外部の各種ＬＳＩに動作クロッ
クを供給するための専用のクロックデリバリＬＳＩとし
て実現することもできる。この場合には、各ＬＳＩそれ
ぞれに最適なデューティ比の第２のクロック信号を生成
することにより、それらＬＳＩの動作性能を高めること
ができる。

【００１４】また、請求項２に係る半導体集積回路にお
いては、前記周期測定回路および前記時間変換回路を、
同一回路構成の単位遅延素子列からそれぞれ構成したこ
とを特徴とする。

【００１５】周期測定回路では、第１のパルス信号がそ
の周期に対応する時間内に伝搬した単位遅延素子列内の
単位遅延素子の個数を検出することにより時間から単位
遅延素子の個数への変換が行われ、また、時間変換回路
では、これと逆の動作によって、個数から時間への変換
が行われる。時間−個数変換を行う周期測定回路の単位
遅延素子列と、個数−時間変換を行う時間変換回路の単
位遅延素子列とを同一回路構成で構成することにより、
パルス信号の伝達遅延時間を周期測定回路と時間変換回
路とで均一に設定できる。よって、周期測定回路で測定
した周期の１／２^K倍に相当する時間を精度よく再現で
きるようになる。

【００１６】また、請求項３に係る半導体集積回路にお
いては、前記周期測定回路の単位遅延素子列と前記時間
変換回路の単位遅延素子列とを、半導体チップ上に互い
に隣接して設けたことを特徴とする。これにより、プロ
セスのばらつきなどによらず、周期測定回路の単位遅延
素子と時間変換回路の単位遅延素子の遅延時間を同一値
に設定でき、周期測定回路と時間変換回路との間で伝達
遅延時間のペア性を良好に保持できるようになる。隣接
の程度は同一ＬＳＩ上の他の回路や配線レイアウトなど
を考慮して決める必要があるが、少なくとも、周期測定
回路の単位遅延素子列と時間変換回路の単位遅延素子列
との間に介在されるのは個数変換回路のみに制限するこ
とが好ましい。

【００１７】また、請求項４に係る半導体集積回路にお
いては、配線の簡単化のために、周期測定回路の単位遅
延素子列と時間変換回路の単位素子列とを、信号伝達方
向が互いに逆向きになるように配置したことを特徴とす
る。周期測定回路の単位遅延素子列を構成する各単位遅
延素子の出力は、個数変換回路を介して、時間変換回路
の単位遅延素子列内の対応する単位遅延素子の入力に結
合されるので、もしこれら２つの単位遅延素子列を同一
の向きに配置するとその間の配線が複雑となる。

【００１８】さらに、本発明の請求項５に係る半導体集
積回路は、任意のデューティ比の第１のクロック信号を
入力し、その第１のクロック信号に同期し且つ所定のデ
ューティ比を有する第２のクロック信号を生成する半導
体集積回路であって、前記第１のクロック信号からそれ
と同周期の第１のパルス信号を生成するパルス生成回路
と、前記第１および第２クロック信号の入出力に伴う第
１の遅延時間の２倍の値の第２の遅延時間を有し、前記
第１のパルス信号を前記第２の遅延時間だけ遅延させて
出力する遅延回路と、前記第１のクロック信号と同周期
で、且つ前記第１のクロック信号の周期から前記第１の
遅延時間を引いた時間だけ前記第１のクロック信号より
も遅れた第２のパルス信号を発生する回路と、前記第１
のパルス信号が入力され、前記第１のクロック信号の周
期から前記第１の遅延時間を引いた時間を単位遅延素子
の個数として測定する周期測定回路と、この周期測定回
路で測定された前記単位遅延素子の個数を、１／２
^K（Ｋは自然数）倍の単位遅延素子の個数に変換する個
数変換回路と、この個数変換回路によって前記１／２^K
倍に変換された単位遅延素子の個数を時間に変換し、そ
の時間と同じ周期の第３のパルス信号を出力する時間変
換回路と、前記第２のパルス信号と前記第３のパルス信
号との論理演算によって前記第２のクロック信号を出力
する回路とを具備することを特徴とする。

【００１９】この構成により、クロック信号の入出力に
伴う遅延時間が補償されるので、任意のデューティ比の
クロックに対してデューティ比２^-KＸ１００％の内部ク
ロックを得るだけでなく、任意のデューティ比の外部ク
ロックに対して同期のとれたデューティ比２^-K×１００
％の内部クロックを得ることが可能となる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１は本発明の第１実施形態に係る
同期型ＬＳＩであり、ここでは、外部クロックからデュ
ーティ比５０％の内部クロックを生成する部分の基本構
成が示されている。

【００２１】図１において、ＥＸＣＬＫは外部クロッ
ク、１は外部クロックＥＸＣＬＫを波形整形し必要な駆
動力を与えるためのレシーバ（入力バッファ）、ＥＸＣ
ＬＫ１はレシーバの出力、２はレシーバ１の出力ＥＸＣ
ＬＫ１の立ち上がりまたは立ち下がりを検知してパルス
ＥＸを発生させるパルス発生回路、３はパルスＥＸの周
期を単位遅延素子４の個数として計測する周期測定回路
であり、この周期測定回路３は複数の単位遅延素子４を
縦続接続して構成した単位遅延素子列からなる遅延線を
含んでいる。

【００２２】Ｄ1 （１）、Ｄ1 （２）、…Ｄ1 （Ｎ）は
周期測定回路３の出力、５は周期測定回路３から出力さ
れる単位遅延素子４の個数を１／２に変換する個数変換
回路、Ｄ2 （１）、Ｄ2 （２）、…Ｄ2 （Ｎ／２）は個
数変換回路５の出力、６は個数変換回路５を構成するパ
ルス出力回路であり、外部クロックの立ち上がりまたは
立ち下がりから任意の位相だけずれたパルスＥＸ１が入
力している期間に個数変換回路５からの２つの出力Ｄ1
（ｊ）、Ｄ1 （ｊ＋１）（ｊ＝１，…Ｎ）のどちらか一
方に信号が出力されたときにパルスＥＸ１を出力する。

【００２３】７は個数変換回路５によって変換された個
数を時間に変換する時間変換回路であり、この時間変換
回路７は複数の単位遅延素子４を縦続接続して構成した
単位遅延素子列からなる遅延線を含んでいる。時間変換
回路７の単位遅延素子４は周期測定回路３の単位遅延素
子４と同一回路構成にて構成されている。時間変換回路
７からの出力ＲＳＬＴは時間変換の結果として出力され
るパルス信号であり、変換によって得られた時間と同じ
周期を有している。また、時間変換回路７の遅延線を構
成する単位遅延素子列は、信号伝達方向が周期測定回路
３のそれと逆向きになるように配置されている。これ
は、個数変換回路５を介した周期測定回路３と時間変換
回路７との間の配線を簡単化するためである。

【００２４】８はパルスＥＸと時間変換回路７からの出
力ＲＳＬＴとから、所望のデューティ比の信号ＩＮＣＬ
Ｋ１を作るための論理回路、９は信号ＩＮＣＬＫ１を必
要な駆動能力のクロック信号ＩＮＣＬＫにするためのバ
ッファ回路である。

【００２５】この回路の動作概念を図２のタイミング図
を使って説明する。図２は、デューティ比３３％、周期
Ｔの外部クロックＥＸＣＬＫが入力した場合の各信号の
タイミングを示す。なお、ここでは回路の動作概念を説
明するため、動作タイミングだけに注目し、周期測定回
路３および時間変換回路７を除いて各回路の遅延時間を
無視している。また、パルスＥＸ１は外部クロックの立
ち上がりとずれのない信号であると仮定し、個数変換回
路５はパルスＥＸで制御されるものとする。

【００２６】レシーバ１の遅延時間を無視しているた
め、外部クロックＥＸＣＬＫとレシーバ１の出力ＥＸＣ
ＬＫ１は同じタイミングになる。パルスＥＸはＥＸＣＬ
Ｋ１の立ち上がりに応じてパルス発生回路２によって生
成され、周期測定回路３に入力し、その遅延線を伝搬す
る。ここで、遅延素子４は入力に対し同相の出力であ
り、その遅延時間はｔunitである。図２の場合、ｔunit
＝Ｔ／６であり、各遅延素子４の出力Ｄ1 （１）、Ｄ1
（２）、Ｄ1 （３）、Ｄ1 （４）、Ｄ1 （５）、Ｄ1
（６）、Ｄ1 （７）は、パルスＥＸに対しｔunitづつ遅
れた波形になる。

【００２７】パルスＥＸは外部クロックＥＸＣＬＫと同
じ周期であるため、周期測定回路３の出力Ｄ1 （ｉ）と
パルスＥＸが共に論理１になるときの最小の自然数ｉが
測定される時間に対する単位遅延素子の個数となる。図
２の例ではｉ＝６である。

【００２８】次に、このようにして測定された個数ｉを
個数変換回路５によってｉ／２に変換し、出力Ｄ2 （ｉ
／２）としてパルスＥＸ１（＝ＥＸ）を出力する。Ｄ2
（ｉ／２）は時間変換回路７のｉ／２番目の単位遅延素
子４に入力し、遅延線を伝搬する。図２の例ではｉ＝６
であるためＤ2 （４）は変化せず、Ｄ2 （３）にＤ1
（６）と同じタイミングでパルスが立つ。また、Ｄ2
（３）のパルスは時間変換回路７の２つの単位遅延素子
４を介してＲＳＬＴとして出力されるため、各遅延素子
の出力Ｄ2 （２）、Ｄ2 （１）、および時間変換回路７
の出力ＲＳＬＴは、パルスＥＸに対しｔunitづつ遅れた
波形になる。

【００２９】次に、論理回路８によりパルスＥＸと時間
変換回路７の出力信号ＲＳＬＴのどちらかが論理１にな
るときに変化する信号ＩＮＣＬＫ１を生成する。信号Ｒ
ＳＬＴはパルスＥＸに対し半周期遅れているため、ＩＮ
ＣＬＫ１はデューティ比５０％の信号となる。したがっ
て、バッファ９の遅延時間を無視すると、デューティ比
５０％の内部クロックＩＮＣＬＫが得られる。

【００３０】なお、図２の例では、パルスＥＸはＥＸＣ
ＬＫ１の立ち上がりで生成したが、立ち下がりで生成し
ても本発明は有効である。以上のように、第１実施形態
の回路構成においては、外部クロックＥＸＣＬＫと同周
期のパルス信号ＥＸが周期測定回路３に入力されること
により、そのパルス信号ＥＸの周期が単位遅延素子４の
個数として測定される。この測定された単位遅延素子の
個数は個数変換回路５によってその個数が１／２倍に変
換された後に時間変換回路５に送られ、そこでパルス信
号ＥＸの周期の１／２倍の時間に変換されてその時間と
同じ周期のパルス信号ＲＳＬＴが得られる。このように
してパルス信号ＥＸの周期の１／２倍の周期を有するパ
ルス信号ＲＳＬＴを生成することにより、任意の周期を
有する外部クロックＥＸＣＬＫからデューティ比５０％
の内部クロックＩＮＣＬＫを生成することができる。

【００３１】また、前述したように、周期測定回路３で
は、パルス信号ＥＸがその周期に対応する時間内に伝搬
した単位遅延素子列内の単位遅延素子４の個数を検出す
ることにより時間から単位遅延素子の個数への変換が行
われ、また、時間変換回路７では、これと逆の動作によ
って、個数から時間への変換が行われる。時間−個数変
換を行う周期測定回路３の単位遅延素子列と、個数−時
間変換を行う時間変換回路７の単位遅延素子列とは同一
回路構成の単位遅延素子４で構成されているので、パル
ス信号の伝達遅延時間を周期測定回路３と時間変換回路
７とで均一に設定できる。よって、周期測定回路３で測
定した周期の１／２倍に相当する時間を時間変換回路７
にて精度よく再現できるようになる。

【００３２】また、周期測定回路３の単位遅延素子列と
時間変換回路７の単位遅延素子列は、本同期型ＬＳＩの
半導体チップ上の互いに隣接した位置に設けられる。こ
れにより、プロセスのばらつきなどによらず、周期測定
回路３と時間変換回路７との間で伝達遅延時間のペア性
を良好に保持できるようになる。隣接の程度は本同期型
ＬＳＩ上の他の回路や配線レイアウトなどを考慮して決
める必要があるが、少なくとも、周期測定回路３の単位
遅延素子列と時間変換回路７の単位遅延素子列との間に
介在されるのは個数変換回路５のみに制限することが好
ましい。

【００３３】さらに、本実施形態では、周期測定回路３
の単位遅延素子列と時間変換回路７の単位素子列とを、
信号伝達方向が互いに逆向きになるように配置してい
る。これにより、個数変換回路５を介した周期測定回路
３と時間変換回路７との間の配線を簡単化することがで
きる。

【００３４】次に、パルス発生回路２、単位遅延素子
４、パルス出力回路６、論理回路８の具体的な構成例を
説明する。図３（Ａ）はパルス発生回路２の具体的構成
例である。２０１は入力と出力が逆相になる遅延時間τ
の遅延素子、２０２は論理積回路である。図３（Ｂ）は
このパルス発生回路の入出力波形のタイミング図であ
る。入力信号ＥＸＣＬＫ１の立ち上がりに応じて幅τの
パルスが生成される。また、図３（Ｃ）はパルス発生回
路２の他の構成例である。２０３は論理和回路である。
図３（Ｄ）はこのパルス発生回路の入出力波形のタイミ
ング図である。入力信号ＥＸＣＬＫ１の立ち下がりに応
じて幅τのパルスが生成される。

【００３５】図４は図３の遅延素子２０１の具体例であ
る。２０４はインバータであり、入力信号ＥＸＣＬＫ１
に対し、その反転信号ＥＸＣＬＫ１￣が生成される。図
５には、周期測定回路３および時間変換回路７で用いら
れる単位遅延素子４の構成例が示されている。

【００３６】図５（Ａ）は単位遅延素子４の第１の例で
ある。Ｍ４１はドレインが電源電圧Ｖddに接続され、ゲ
ートが入力端子ＩＮに接続され、ソースが出力端子ＯＵ
Ｔに接続されたｎチャネルＭＯＳＦＥＴ、Ｍ４２はドレ
インが接地電圧Ｖssに接続され、ゲートが入力端子ＩＮ
に接続され、ソースが出力端子ＯＵＴに接続されたｐチ
ャネルＭＯＳＦＥＴである。このように、通常のＣＭＯ
Ｓインバータの構成に対してｎチャネルＭＯＳＦＥＴと
ｐチャネルＭＯＳＦＥＴの接続の上下関係を逆にするこ
とにより、少ない素子数で入力と同相の出力を得ること
ができる。

【００３７】図５（Ｂ）は単位遅延素子４の第２の例で
ある。４０１，４０２はインバータであり、これらが入
力端子ＩＮと出力端子ＯＵＴの間に継続接続されてい
る。図５（Ｃ）は単位遅延素子４の第３の例である。こ
れは、遅延線におけるパルスの伝達を制御信号によって
イネーブル／ディスエーブル制御する必要がある場合に
対応する単位遅延素子４の構成例であり、入力端子ＩＮ
と出力端子ＯＵＴ間にクロックドインバータ４０３，４
０４が縦続接続されている。これらクロックドインバー
タ４０３，４０４の制御入力端には、信号伝達をイネー
ブル／ディスエーブル制御するための制御信号が入力さ
れる。なお、出力側のクロックドインバータ４０３は入
力端子ＩＮの信号と同相の信号を出力端子ＯＵＴに出力
するために設けられたものであるため、信号伝達をイネ
ーブル／ディスエーブル制御するための制御信号は基本
的には入力側のクロックドインバータ４０３にのみ供給
し、出力側のクロックドインバータ４０３についてはそ
の制御入力端を正電源に接続することによって常にイネ
ーブル状態に設定しておくこともできる。

【００３８】図５（Ｄ）は単位遅延素子４の第４の例で
ある。これも、遅延線におけるパルスの伝達を制御信号
によってイネーブル／ディスエーブル制御する必要があ
る場合に対応する単位遅延素子４の構成例であり、入力
端子ＩＮと出力端子ＯＵＴ間に２入力ＮＡＮＤゲート４
０５，４０６が縦続接続されている。入力側の２入力Ｎ
ＡＮＤゲート４０５の第１入力は入力端子ＩＮが接続さ
れ、第２入力には制御信号が入力される。制御信号が
“１”の時、ＮＡＮＤゲート４０５はインバータとして
機能する。出力側の２入力ＮＡＮＤゲート４０６の第１
入力はＮＡＮＤゲート４０５の出力に接続され、第２入
力には制御信号が入力されるか、あるいは正電源に接続
にされる。

【００３９】出力側の２入力ＮＡＮＤゲート４０６は入
力端子ＩＮの信号と同相の信号を出力端子ＯＵＴに出力
するために設けられたものであるため、通常のＣＭＯＳ
インバータを使用することも原理的には可能である。し
かし、このようにすると、遅延線を伝搬する毎にパルス
信号のパルス幅が変化し、パルスが伝わらなくなること
がある。ＣＭＯＳインバータやＮＡＮＤゲートは製造バ
ラツキによって“１”出力時と“０”出力時とでその電
流駆動能力が必ずしも同じにならないため、ＮＡＮＤゲ
ート４０５をインバータ動作させた場合とＣＭＯＳイン
バータとではその入出力特性が異なる。このため、互い
に入出力特性が異なるインバータが縦続接続された構成
となるため、遅延線を伝搬する毎にパルス幅が増加した
り、減少したりするのである。

【００４０】これに対し、図５（Ｄ）のように、２つの
ＮＡＮＤゲート４０５，４０６をそれぞれインバータ動
作させた場合には、同一の入出力特性を持つインバータ
が縦続接続された形式となり、立ち上がり時間と立ち下
がり時間のずれが補償し合うので、図５（Ｂ）のＣＭＯ
Ｓインバータの縦続接続と同様にして、遅延線を伝搬す
るパルス信号のパルス幅の変化をなくすことができる。

【００４１】なお、出力側の２入力ＮＡＮＤゲート４０
６の第１および第２入力を入力側の２入力ＮＡＮＤゲー
ト４０５の出力に共通接続しても、２入力ＮＡＮＤゲー
ト４０６をインバータとして動作させることができる。

【００４２】単位遅延素子４として図５（Ａ）〜（Ｄ）
のどの回路構成を適用することも可能であるが、周期測
定回路３で使用する単位遅延素子４の構成と、同じ構成
のものが時間変換回路７の単位遅延素子４にも用いられ
る。さらに、その単位遅延素子で用いられるトランジス
タサイズ、たとえばＦＥＴのゲート幅なども周期測定回
路３と時間変換回路７とで同一に設定される。これは、
前述したように、周期測定回路３と時間変換回路７とで
１単位遅延素子当たりのパルスの伝達遅延時間を同一に
して、周期測定回路３で測定した周期の１／２倍に相当
する時間を時間変換回路７にて精度よく再現できるよう
にするためである。

【００４３】図６（Ａ）はパルス出力回路６の第１の構
成例である。６１は周期測定回路３からの２つの出力Ｄ
1 （ｊ）、Ｄ1 （ｊ＋１）（ｊ＝１，…Ｎ）が入力する
論理和回路、６２は論理和回路６１の出力とパルスＥＸ
１が入力する論理積回路、Ｍ６０１はドレインにパルス
ＥＸ１が入力し、ゲートが論理積回路６２の出力に接続
され、ソースが出力Ｄ2 （（ｊ＋１）／２）に接続され
たｎチャネルＭＯＳＦＥＴである。この回路の動作を図
２を用いて説明する。

【００４４】まず、Ｄ1 （１）、Ｄ1 （２）が入力する
パルス出力回路では、パルスＥＸ１が立つときにはどち
らの入力も論理０であるため、論理和回路６１の出力は
論理０である。したがって、論理積回路６２の出力はパ
ルスＥＸ１によらず論理０である。その結果、ＭＯＳＦ
ＥＴＭ６０１は非導通になり出力Ｄ2 （１）にはデータ
は出力されない。次に、Ｄ1 （５）、Ｄ1 （６）が入力
するパルス出力回路では、パルスＥＸ１が立つときには
入力Ｄ1 （５）は論理０、入力Ｄ1 （６）は論理１であ
るため、論理和回路６１の出力は論理１である。したが
って、パルスＥＸ１が立ったとき論理積回路６２の出力
は論理１になる。その結果、ＭＯＳＦＥＴＭ６０１は
導通し出力Ｄ2 （３）にはパルスＥＸ１が出力される。
このように、パルスＥＸ１が立ったときに２つの入力Ｄ
1 （ｊ）、Ｄ1 （ｊ＋１）のどちらかにパルスＥＸが伝
達されていると、パルス出力回路６はパルスＥＸ１を出
力し、パルスＥＸが伝達されていないと何も出力されな
い。

【００４５】図６（Ｂ）〜（Ｄ）は図６（Ａ）の変形例
であり、以下では、図６（Ａ）との違いのみについて説
明する。図６（Ｂ）はパルス出力回路６の第２の構成例
である。

【００４６】６３は論理和回路６１の出力とパルスＥＸ
１が入力する否定論理積回路、Ｍ６０２はソースにパル
スＥＸ１が入力し、ゲートが論理積回路６３の出力に接
続され、ドレインが出力Ｄ2 （（ｊ＋１）／２）に接続
されたｐチャネルＭＯＳＦＥＴである。この例も図６
（Ａ）と全く同様に動作する。

【００４７】図６（Ｃ）はパルス出力回路６の第３の例
である。６４は周期測定回路３からの２つの出力Ｄ1
（ｊ）、Ｄ1 （ｊ＋１）が入力する否定論理和回路、６
５はパルスＥＸ１が入力するインバータ回路、６６は否
定論理和回路６４の出力とインバータ回路６５の出力が
入力する否定論理和回路である。この例も図６（Ａ）と
全く同様に動作する。

【００４８】図６（Ｄ）はパルス出力回路６の第４の例
である。６７は周期測定回路３からの２つの出力Ｄ1
（ｊ）、Ｄ1 （ｊ＋１）が入力する排他的論理和回路で
ある。この例も図６Ａと全く同様に動作する。

【００４９】図７は図１の論理回路８の具体的構成例で
ある。８１はパルスＥＸと信号ＲＳＬＴが入力する論理
積回路、８２は論理積回路８１の出力が論理１になる度
に出力ＩＮＣＬＫ１の状態が変化するＴ−ＦＦである。
図２に示すように、ＩＮＣＬＫ１はパルスＥＸまたは信
号ＲＳＬＴが入力される度に論理０と論理１の状態を繰
り返す。

【００５０】次に、本発明の第２実施形態を説明する。
第１実施形態では遅延素子４として入力と出力が同相の
ものを用いたが、第２実施形態では逆相のものが用いら
れている。

【００５１】逆相の単位遅延素子を用いて、デューティ
比５０％の内部クロックを生成する場合の構成例を図８
に示す。図１と異なるのは単位遅延素子１０は入力と出
力が逆相になっていることと、パルスＥＸ１からパルス
ＥＸ２とその逆相のＥＸ２￣を生成するパルス発生回路
１１が加わっていることと、個数変換回路５を構成する
パルス出力回路１２がパルスＥＸ２またはＥＸ２￣で制
御されること、論理回路１３の構成である。

【００５２】この回路の動作概念を図９のタイミング図
を使って説明する。図９はデューティ比３３％、周期Ｔ
の外部クロックＥＸＣＬＫが入力した場合の各信号のタ
イミングを示す。なお、ここでも図２と同様に、回路の
動作概念を説明するため動作タイミングだけに注目し、
周期測定回路３および時間変換回路７を除いて他の各回
路の遅延時間を無視している。

【００５３】また、パルスＥＸ１は外部クロックの立ち
上がりとずれのない信号であると仮定し、個数変換回路
５はパルスＥＸと同じタイミングのＥＸ２とＥＸ２￣と
で制御されるものとする。

【００５４】レシーバ１の遅延時間を無視しているた
め、外部クロックＥＸＣＬＫとレシーバ１の出力ＥＸＣ
ＬＫ１は同じタイミングになる。パルスＥＸはＥＸＣＬ
Ｋ１の立ち上がりに応じてパルス発生回路２によって生
成され、時間測定回路３に入力し遅延線を伝搬する。こ
こで、遅延素子１０は入力に対し逆相の出力であり、そ
の遅延時間はｔunitである。図９の場合、ｔunit＝Ｔ／
６であり、各遅延素子の出力Ｄ1 （１）、Ｄ1 （２）、
Ｄ1 （３）、Ｄ1 （４）、Ｄ1 （５）、Ｄ1 （６）、Ｄ
1 （７）は、パルスＥＸに対し反転しながらｔunitづつ
遅れた波形になる。

【００５５】パルスＥＸの入力時に周期測定回路３の２
つの出力Ｄ1 （ｉ）、Ｄ1 （ｉ＋１）が両方共論理０ま
たは両方共論理１になるときの最小の自然数ｉ、言い換
えれば、周期測定回路３の出力Ｄ1 （ｉ）とパルスＥＸ
２が両方とも論理１あるいは周期測定回路３の出力Ｄ1
（ｉ）とパルスＥＸ２￣が両方とも論理０になるときの
ｉ、が測定すべき時間に対する単位遅延素子の個数とな
る。図９の例ではｉ＝６である。

【００５６】次に、このようにして測定された個数ｉを
個数変換回路５によってｉ／２に変換し、出力Ｄ2 （ｉ
／２）としてパルスＥＸ２またはＥＸ２￣を出力する。
パルスＥＸ２とＥＸ２￣はパルス発生回路１１によって
パルスＥＸ１（＝ＥＸ）から生成される。Ｄ2 （ｉ／
２）は時間変換回路７のｉ／２番目の単位遅延素子に入
力し、遅延線を伝搬する。図９の例ではｉ＝６であるた
めＤ2 （４）は変化せず、Ｄ2 （３）はＤ1 （６）と同
じタイミングでパルスが立ち、各遅延素子の出力Ｄ2
（２）、Ｄ2 （１）、および時間変換回路７の出力ＲＳ
ＬＴは、パルスＥＸに対し反転しながらｔunitづつ遅れ
た波形になる。

【００５７】次に、論理回路１３によりパルスＥＸが論
理１になるとき、または時間変換回路７の出力信号ＲＳ
ＬＴが論理０になるときに変化する信号ＩＮＣＬＫ１を
生成する。信号ＲＳＬＴはパルスＥＸに対し半周期遅れ
ているため、ＩＮＣＬＫ１はデューティ５０％の信号と
なる。したがって、バッファ９の遅延時間を無視する
と、デューティ５０％の内部クロックＩＮＣＬＫが得ら
れる。

【００５８】なお、図９の例では、パルスＥＸはＥＸＣ
ＬＫ１の立ち上がりで生成したが、立ち下がりで生成し
ても本発明は有効である。図１０は単位遅延素子４の具
体例である。２０４はインバータであり、入力信号ＩＮ
に対し、反転信号ＯＵＴが生成される。

【００５９】図１１（Ａ）はパルス出力回路１２の具体
的構成例である。１２１は周期測定回路３からの２つの
出力Ｄ1 （ｊ）、Ｄ1 （ｊ＋１）（ｊ＝１，…Ｎ）が入
力する排他的否定論理和回路、１２２は排他的否定論理
和回路１２１の出力とパルスＥＸ２またはパルスＥＸ２
￣が入力する否定論理積回路、Ｍ１２１はソースにパル
スＥＸ２またはパルスＥＸ２￣が入力し、ゲートが否定
論理積回路１２２の出力に接続され、ドレインが出力Ｄ
2 （（ｊ＋１）／２）に接続されたｐチャネルＭＯＳＦ
ＥＴである。この回路の動作を図９を用いて説明する。

【００６０】まず、Ｄ1 （１）、Ｄ1 （２）が入力する
パルス出力回路はパルスＥＸ２によって制御される。パ
ルスＥＸ２が立つときにはＤ1 （１）は論理１、Ｄ1
（２）は論理０であるため、排他的否定論理和回路１２
１の出力は論理０である。したがって、論理積回路１２
２の出力はパルスＥＸ２によらず論理１である。その結
果、ＭＯＳＦＥＴＭ１２１は非導通になり出力Ｄ2
（１）にはデータは出力されない。次に、Ｄ1 （３）、
Ｄ1 （４）が入力するパルス出力回路はパルスＥＸ２￣
によって制御される。パルス／ＥＸ２が下がるときには
Ｄ1 （３）は論理１、Ｄ1 （４）は論理０であるため、
排他的否定論理和回路１２１の出力は論理０である。し
たがって、論理積回路１２２の出力はパルスＥＸ２￣に
よらず論理１である。その結果、ＭＯＳＦＥＴＭ１２
１は非導通になり出力Ｄ2 （２）にはデータは出力され
ない。次に、Ｄ1 （５）、Ｄ1 （６）が入力するパルス
出力回路はパルスＥＸ２によって制御される。パルスＥ
Ｘ２が立つときには入力Ｄ1 （５）は論理１、入力Ｄ1
（６）は論理１であるため、排他的否定論理和回路１２
１の出力は論理１である。したがって、パルスＥＸ２が
立ったとき論理積回路１２２の出力は論理０になる。そ
の結果、ＭＯＳＦＥＴＭ１２１は導通し出力Ｄ2
（３）にはパルスＥＸ２が出力される。このように、こ
のパルス出力回路１２は、パルスＥＸ２またはパルスＥ
Ｘ２￣が立ったとき、２つの入力Ｄ1 （ｊ）、Ｄ1 （ｊ
＋１）のどちらかに周期測定回路３に入力されたパルス
ＥＸが伝達されているとパルスＥＸ２またはＥＸ２￣を
出力し、パルスＥＸ２またはＥＸ２￣が伝達されていな
いと何も出力されない。

【００６１】図１１（Ｂ）〜（Ｄ）は図１１（Ａ）の変
形例であり、以下では、図１１（Ａ）との違いのみにつ
いて説明する。図１１（Ｂ）はパルス出力回路１２の第
２の例である。

【００６２】１２３は排他的否定論理和回路１２１の出
力とパルスＥＸ２またはＥＸ２￣が入力する論理積回
路、Ｍ１２２はドレインにパルスＥＸ２またはＥＸ２￣
が入力し、ゲートが論理積回路１２３の出力に接続さ
れ、ソースが出力Ｄ2 （（ｊ＋１）／２）に接続された
ｎチャネルＭＯＳＦＥＴである。この例も図１１（Ａ）
と全く同様に動作する。

【００６３】図１１（Ｃ）はパルス出力回路１２の第３
の例である。１２４は周期測定回路３からの２つの出力
Ｄ1 （ｊ）、Ｄ1 （ｊ＋１）が入力する排他的論理和回
路、１２５はパルスＥＸ２またはＥＸ２￣が入力するイ
ンバータ回路、１２６は排他的論理和回路１２４の出力
とインバータ回路１２５の出力が入力する否定論理和回
路である。この例も図１１（Ａ）と全く同様に動作す
る。

【００６４】図１１（Ｄ）はパルス出力回路１２の第４
の例である。１２７は排他的論理和回路１２４の出力と
インバータ回路１２５の出力が入力する論理和回路、Ｍ
１２３はソースにパルスＥＸ２またはパルスＥＸ２￣が
入力し、ゲートが論理和回路１２４の出力に接続され、
ドレインが出力Ｄ2 （（ｊ＋１）／２）に接続されたｐ
チャネルＭＯＳＦＥＴである。この例も図１１（Ａ）と
全く同様に動作する。

【００６５】図１２（Ａ）は論理回路１３の第１の例で
ある。１３１は信号ＲＳＬＴが入力するインバータ回
路、１３２はパルスＥＸとインバータ回路１３１の出力
が入力する論理積回路、１３３は論理積回路１３２の出
力が論理１になる度に出力ＩＮＣＬＫ１の状態が変化す
るＴ−ＦＦである。図９に示すように、ＩＮＣＬＫ１は
パルスＥＸまたは信号ＲＳＬＴが入力される度に論理０
と論理１の状態を繰り返す。

【００６６】図１２Ｂは論理回路１３の他の例である。
１３４はパルスＥＸが入力するインバータ回路、１３５
はインバータ回路１３４の出力と出力ＲＳＬＴが入力す
る否定論理積回路、１３６は論理積回路１３４の出力が
論理１になる度に出力ＩＮＣＬＫ１の状態が変化するＴ
−ＦＦである。図９に示すように、ＩＮＣＬＫ１はパル
スＥＸまたは信号ＲＳＬＴが入力される度に論理０と論
理１の状態を繰り返す。

【００６７】図１３はパルス生成回路１１の具体的例で
ある。Ｍ１１１はドレインにパルスＥＸ１が入力し、ゲ
ートが電源電圧Ｖddに接続され、ソースが出力ＥＸ２に
接続されたｎチャネルＭＯＳＦＥＴ、Ｍ１１２はドレイ
ンにパルスＥＸ１が入力し、ゲートが接地電圧Ｖssに接
続され、ソースが出力ＥＸ２に接続されたｐチャネルＭ
ＯＳＦＥＴ、１１１はパルスＥＸ１を入力し、ＥＸ２￣
を出力するインバータ回路である。このとき、Ｍ１１１
とＭ１１２のゲート幅を調整し、これらによる遅延時間
とインバータ回路１１１の遅延時間が同じになるように
する。

【００６８】以上、第１および第２実施形態では、５０
％のデューティ比を得る場合について説明したが、どち
らの実施形態についても、２^-K×１００％（Ｋ：自然
数）のデューティ比を得る回路として実現することがで
きる。すなわち、図１または図８において、パルスＥＸ
１として、外部クロックに対してＴ／２ずれたパルスを
使うことによって、２５％デューティ比の信号を得るこ
とができる。また、パルスＥＸ１として、外部クロック
に対してＴ／４ずれたパルスを使うことによって、１
２．５％デューティ比の信号を得ることができる。この
ように、パルスＥＸ１を外部クロックに対して周期Ｔの
２^-K+1倍ずれたパルスを使うことによって、２^-K×１０
０％のデューティ比の信号を得ることができる。また、
個数変換回路５にて単位遅延素子数を１／２倍に変換す
るのではなく、１／４倍、１／８倍とすることによって
も、２５％デューティ比の信号、および１２．５％デュ
ーティ比の信号を得ることができる。

【００６９】以下、本発明の第３実施形態として、デュ
ーティ比２５％の内部クロックを生成する回路について
説明する。図１３は第３実施形態の基本回路構成であ
る。

【００７０】図１と異なるのは、個数変換回路５を構成
するパルス出力回路１４の入力がＤ1 （ｊ−２）、Ｄ1
（ｊ−１）、Ｄ1 （ｊ）、Ｄ1 （ｊ＋１）であることで
ある。

【００７１】この回路の動作概念を図１５のタイミング
図を使って説明する。図１５はデューティ比３７．５
％、周期Ｔの外部クロックＥＸＣＬＫが入力した場合の
各信号のタイミングを示す。なお、ここでも図２と同様
に、回路の動作概念を説明するため、動作タイミングだ
けに注目し、周期測定回路３および時間変換回路７を除
いて各回路の遅延時間を無視している。また、パルスＥ
Ｘ１は外部クロックの立ち上がりとずれのない信号であ
ると仮定し、個数変換回路５はパルスＥＸで制御される
ものとする。

【００７２】レシーバ１の遅延時間を無視しているた
め、外部クロックＥＸＣＬＫとレシーバ１の出力ＥＸＣ
ＬＫ１は同じタイミングになる。パルスＥＸはＥＸＣＬ
Ｋ１の立ち上がりに応じてパルス発生回路２によって生
成され、時間測定回路３に入力し遅延線を伝搬する。こ
こで、遅延素子１０は入力に対し同相の出力であり、そ
の遅延時間はｔunitである。図１５の場合、ｔunit＝Ｔ
／８であり、各遅延素子の出力Ｄ1 （１）、Ｄ1
（２）、Ｄ1 （３）、Ｄ1 （４）、Ｄ1 （５）、Ｄ
（６）、Ｄ1 （７）、Ｄ1 （８）、Ｄ1 （９）は、パル
スＥＸに対しｔunitづつ遅れた波形になる。パルスＥＸ
の入力時に周期測定回路３の４つの出力Ｄ1 （ｉ−
２）、Ｄ1 （ｉ−１）、Ｄ1 （ｉ）、Ｄ1 （ｉ＋１）の
どれか１つが論理１になるときの最小の自然数ｉ、言い
換えれば周期測定回路３の出力Ｄ1 （ｉ）とパルスＥＸ
１（＝ＥＸ）が共に論理１になるときの最小の自然数
ｉ、が測定すべき時間に対する単位遅延素子の個数とな
る。図１５の例ではｉ＝８である。

【００７３】次に、このようにして測定された個数ｉを
個数変換回路５によってｉ／４に変換し、出力Ｄ2 （ｉ
／４）にパルスＥＸ１＝ＥＸを与える。Ｄ2 （ｉ／４）
は時間変換回路７のｉ／４番目の単位遅延素子に入力
し、遅延線を伝搬する。図１５の例ではｉ＝８であるた
めＤ2 （３）は変化せず、Ｄ2 （２）はＤ1 （８）と同
じタイミングでパルスが立ち、各遅延素子の出力Ｄ2
（１）および時間変換回路７の出力ＲＳＬＴは、パルス
ＥＸに対しｔunitづつ遅れた波形になる。

【００７４】次に、論理回路１３によりパルスＥＸと時
間変換回路７の出力信号ＲＳＬＴのどちらかが論理１に
なるときに変化する信号ＩＮＣＬＫ１を生成する。信号
ＲＳＬＴはパルスＥＸに対し１／４周期遅れているた
め、ＩＮＣＬＫ１はデューティ２５％の信号となる。し
たがって、バッファ９の遅延時間を無視すると、デュー
ティ２５％の内部クロックＩＮＣＬＫが得られる。

【００７５】なお、図１５の例では、パルスＥＸはＥＸ
ＣＬＫ１の立ち上がりで生成したが、立ち下がりで生成
しても本発明は有効である。図１６はパルス出力回路１
４の具体的実施例である。１４１は個数変換回路からの
４つの出力Ｄ1 （ｊ−２）、Ｄ1 （ｊ−１）、Ｄ1
（ｊ）、Ｄ1 （ｊ＋１）が入力する論理和回路、１４２
は論理和回路１４１の出力とパルスＥＸ１が入力する論
理積回路、Ｍ１４１はドレインにパルスＥＸ１が入力
し、ゲートが論理積回路１４２の出力に接続され、ソー
スが出力Ｄ2 （ｊ／４）に接続されたｎチャネルＭＯＳ
ＦＥＴである。この回路の動作を図１５を用いて説明す
る。まず、Ｄ1 （２）、Ｄ1 （３），Ｄ1 （４）、Ｄ1
（５）が入力するパルス出力回路では、パルスＥＸ１が
立つときにはどちらの入力も論理０であるため、論理和
回路１４１の出力は論理０である。したがって、論理積
回路１４２の出力はパルスＥＸ１によらず論理０であ
る。その結果、ＭＯＳＦＥＴＭ１４１は非導通になり
出力Ｄ2 （１）にはデータは出力されない。次に、Ｄ1
（６）、Ｄ1 （７）、Ｄ1（８）、Ｄ1 （９）が入力す
るパルス出力回路では、パルスＥＸ１が立つときには入
力Ｄ1 （６）、Ｄ1 （７）、Ｄ1 （９）は論理０、入力
Ｄ1 （８）は論理１であるため、論理和回路１４１の出
力は論理１である。したがって、パルスＥＸ１が立った
とき論理積回路１４２の出力は論理１になる。その結
果、ＭＯＳＦＥＴＭ１４１は導通し出力Ｄ2 （２）に
はパルスＥＸ１が出力される。このように、パルスＥＸ
１が立ったときに４つの入力Ｄ1 （ｊ−２）、Ｄ1 （ｊ
−１）、Ｄ1 （ｊ）、Ｄ1 （ｊ＋１）のどちらかにパル
スＥＸが伝達されていると、パルス出力回路１４はパル
スＥＸ１を出力し、パルスＥＸが伝達されていないと何
も出力されない。その他、図６で説明したように、４入
力のパルス出力回路１４の具体的回路に対して、さまざ
まな変形例が考えられる。また、パルス出力回路を２^K
入力にすることで、デューティ比２^-K×１００％のクロ
ックを得る回路に拡張することは容易である。

【００７６】次に、本発明の第４実施形態として、図１
においてレシーバ２、パルス発生回路３、論理回路８、
バッファ回路９の遅延時間を考慮したときに、外部クロ
ックＥＸＣＬＫと同期のとれたデューティ比が２^-K×１
００％の内部クロックＩＮＣＬＫを得る回路を説明す
る。

【００７７】図１７は第４実施形態の基本構成を示した
図である。図１と異なるのは、遅延調節回路１５と時間
測定回路１６が加えられていることである。ここで、レ
シーバ２の遅延時間をｔ１、パルス発生回路３の遅延時
間をｔ２、論理回路８の遅延時間をｔ３、バッファ回路
９の遅延時間をｔ４とする。

【００７８】この回路の動作概念を図１８のタイミング
図を使って説明する。図１８はデューティ比３３％、周
期Ｔの外部クロックＥＸＣＬＫが入力した場合の主要信
号のタイミングを示す。なお、個数変換回路５はパルス
ＥＸで制御されるものとする。

【００７９】レシーバ１とパルス発生回路３の遅延時間
を考慮すると、パルスＥＸはＥＸＣＬＫ１の立ち上がり
に対しｔ１＋ｔ２だけ遅れる。また、遅延調節回路１５
の出力ＥＸ３はさらに２Δだけ遅れたパルスになる。こ
こで２Δは遅延調節回路１５の遅延時間であり、２Δ＝
２（ｔ１＋ｔ２＋ｔ３＋ｔ４）に設定されている。ＥＸ
３は周期測定回路３に入力し遅延線を伝搬する。ここ
で、遅延素子１０は入力に対し同相の出力であり、その
遅延時間はｔunitである。図１８の場合、ｔunit＝Ｔ／
６であり、各遅延素子の出力Ｄ1 （１）、Ｄ1 （２）、
Ｄ1 （３）、Ｄ1（４）、Ｄ1 （５）は、パルスＥＸ３
に対しｔunitづつ遅れた波形になる。パルスＥＸ１（＝
ＥＸ）入力時に周期測定回路３の２つの出力Ｄ1
（ｉ）、Ｄ1 （ｉ＋１）のどちらかが論理１になるとき
の最小の自然数ｉ、言い換えれば周期測定回路３の出力
Ｄ1 （ｉ）とパルスＥＸ１（＝ＥＸ）が共に論理１にな
るときの最小の自然数ｉ、が測定すべき時間に対する単
位遅延素子の個数となる。パルスＥＸ３はパルスＥＸに
対し、２Δだけ遅れているため、測定される時間はＴ−
２Δとなる。図１５の例では、ｉ＝４である。

【００８０】次に、このようにして測定された個数ｉを
個数変換回路５によってｉ／２に変換し、出力Ｄ2 （ｉ
／２）にパルスＥＸ１（＝ＥＸ）を与える。Ｄ2 （ｉ／
２）は周期変換回路７のｉ／２番目の単位遅延素子に入
力し、遅延線を伝搬する。図１８の例ではｉ＝４である
ため、Ｄ2 （３）は変化せず、Ｄ2 （２）はＤ1 （４）
と同じタイミングでパルスが立ち、各遅延素子の出力Ｄ
2 （１）および時間変換回路７の出力ＲＳＬＴは、パル
スＥＸに対しｔunitづつ遅れた波形になる。その結果、
ＲＳＬＴはパルスＥＸに対し、（Ｔ−２Δ）／２＝Ｔ／
２−Δだけ遅れる。

【００８１】次に、時間測定回路１６によってパルスＥ
Ｘに対し、Ｔ−Δだけ遅れた信号ＲＳＬＴ１を生成す
る。論理回路８により信号ＲＳＬＴ１と時間変換回路７
の出力信号ＲＳＬＴのどちらかが論理１になるときに変
化する信号ＩＮＣＬＫ１を生成する。論理回路８とバッ
ファ９の遅延時間の和はｔ３＋ｔ４であるため、内部ク
ロックＩＮＣＬＫは外部クロックと同期がとれ、さらに
デューティ比は５０％となる。これにより、外部クロッ
クと内部クロックとの位相ずれによって例えばＬＳＩ間
の信号伝達などに誤動作が生じるといった不具合を招く
ことなく、同期型ＬＳＩの動作性能を高めることが可能
となる。

【００８２】なお、遅延調節回路１５の遅延時間を２Δ
（ここで、Δ＝ｔ１＋ｔ２＋ｔ３＋ｔ４）としたのは、
外部クロックＥＸＣＬＫに対する内部クロックＩＮＣＬ
Ｋの遅れを外部クロックＥＸＣＬＫの周期に合わせるた
めである。すなわち、外部クロックＥＸＣＬＫに対する
内部クロックＩＮＣＬＫの半周期までの遅れ時間の総計
Ｄｔｉｍｅは、Ｄｔｉｍｅ＝ｔ１＋ｔ２＋２Δ＋Ｔ−２Δ＋（Ｔ／２）
−Δ＋ｔ３＋ｔ４となる。この式にΔ＝ｔ１＋ｔ２＋ｔ３＋ｔ４を代入す
ると、Ｄｔｉｍｅ＝（３／２）Ｔとなる。

【００８３】なお、図１８の例では、パルスＥＸはＥＸ
ＣＬＫ１の立ち上がりで生成したが、立ち下がりで生成
しても本実施形態は有効である。また、単位遅延素子と
して入出力が逆相の場合、デューティ比が２^-K×１００
％の場合に拡張した場合にも本発明の各実施形態は有効
である。さらに、パルス出力回路６の遅延時間を考慮し
た分だけパルスＥＸ１をパルスＥＸからずらすことで、
パルス出力回路６による外部クロックと内部クロックの
同期のずれを補償することもできる。また、さらに、以
上の各実施形態で用いられる各論理ゲートとしは、パス
ゲートロジックを使用することも可能である。その他、
本発明の主旨を逸脱しない範囲で様々な半導体集積回路
に対しても本発明は有効である。

【００８４】図１９には、以上説明した各実施形態の回
路の適用例が示されている。すなわち、これまでの説明
では各実施形態の回路を同期型ＬＳＩの内部に設けてそ
の内部回路を所望のデューティ比の内部クロックで動作
させることについて説明したが、各実施形態の回路は、
外部の各種ＬＳＩに動作クロックを供給するための専用
のクロックデリバリＬＳＩとして実現されている。

【００８５】図１９は、コンピュータなどの情報機器の
構成例である。高速動作の必要性から、最近では、情報
機器を構成するデバイス群の中で特に高速動作が要求さ
れるプロセッサやメモリなどの同期型ＬＳＩについて
は、図１９に示すように、一枚のドータカード２００上
に集中的に設けるというシステム構成が注目されてい
る。ドータカード２００は、他の各種低速デバイスなど
が実装されたマザーボード１００上にソケットなどを介
して装着される。

【００８６】ドータカード２００上には、ＭＰＵ３０
０、シンクロナスＳＲＡＭ４００、ロジックＬＳＩ５０
０の他、これらＬＳＩに所望のデューティ比の動作クロ
ックを供給するためのクロックデリバリＬＳＩ６００と
して、図１、図８、図１４、図１７で説明した本発明の
回路が設けられている。クロックデリバリＬＳＩ６００
には、マザーボード１００またはドータカード２００上
に設けられたクロック発振器から供給されるシステムク
ロックが直接に、あるいは図示のようにクロック周波数
逓倍回路７００を介して高速クロックに変換された後の
システムクロックが、外部クロックＥＸＣＬＫとして入
力される。クロックデリバリＬＳＩ６００は、この外部
クロックＥＸＣＬＫからそれに同期した所望のデューテ
ィ比の内部クロックＩＮＣＬＫを生成し、それをＭＰＵ
３００、シンクロナスＳＲＡＭ４００、ロジックＬＳＩ
５００に動作クロックとして供給する。

【００８７】これにより、ＭＰＵ３００、シンクロナス
ＳＲＡＭ４００、およびロジックＬＳＩ５００にそれぞ
れ本発明の回路を別個に設けることなく、簡単な構成で
それらＬＳＩの動作性能を高めることが可能となる。

【００８８】

【発明の効果】以上詳述したように、本発明によれば、
任意のデューティ比のクロックからデューティ比が２^-K
×１００％（Ｋ：自然数）のクロックを得ることができ
る。特に、任意のデューティ比の外部クロックと同期し
たデューティ比が５０％の内部クロックを得ることがで
きるため、クロックの立ち上がりと立ち下がりの両方を
トリガとして処理を行うダブルエッジ同期型ＬＳＩにお
いて、より高い動作周波数が実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わる半導体集積回路
の構成を示すブロック図。

【図２】同第１実施形態の半導体集積回路の動作を説明
するタイミングチャート。

【図３】同第１実施形態の半導体集積回路に設けられる
パルス生成回路の具体的な回路構成を示す図。

【図４】同第１実施形態の半導体集積回路で使用される
入出力が同相の遅延回路の具体的な構成例を示す図であ
る。

【図５】同第１実施形態の半導体集積回路で使用される
単位遅延素子の具体的な構成例を示す図である。

【図６】同第１実施形態の半導体集積回路で使用される
パルス出力回路の具体的な構成例を示す図である。

【図７】同第１実施形態の半導体集積回路で使用される
論理回路の具体的な構成例を示す図。

【図８】本発明の第２実施形態に係わる半導体集積回路
の構成を示すブロック図。

【図９】同第２実施形態の半導体集積回路の動作を説明
するタイミングチャート。

【図１０】同第２実施形態の半導体集積回路で使用され
る入出力が逆相の単位遅延素子の具体的な構成例を示す
図。

【図１１】同第２実施形態の半導体集積回路で使用され
るパルス出力回路の構成例を示す図。

【図１２】同第２実施形態の半導体集積回路で使用され
る論理回路の具体的な構成例を示す図。

【図１３】同第２実施形態の半導体集積回路で使用され
るパルス生成回路の具体的構成例を示す図。

【図１４】本発明の第３実施形態に係わる半導体集積回
路の構成を示すブロック図。

【図１５】同第３実施形態の半導体集積回路の動作を説
明するタイミングチャート。

【図１６】同第３実施形態の半導体集積回路で使用され
るパルス出力回路の構成例を示す図。

【図１７】本発明の第４実施形態に係わる半導体集積回
路の構成を示すブロック図。

【図１８】同第４実施形態の半導体集積回路の動作を説
明するタイミングチャート。

【図１９】本発明の半導体集積回路の他の適用例を示す
図。

【図２０】従来の同期型ＬＳＩを示す図。

【図２１】図２０の同期型ＬＳＩの動作を説明するタイ
ミングチャート。

【符号の説明】

１，１８…レシーバ２…パルス発生回路３…周期測定回路４，１０…単位遅延素子５…個数変換回路６，１２，１４…パルス出力回路７…時間変換回路８，１３…論理回路９…バッファ回路１１…パルス生成回路１５…遅延調節回路１６…時間測定回路１７…同期型ＬＳＩ２００…ドータカード３００…ＭＰＵ４００…ＳＲＡＭ５００…ロジックＬＳＩ６００…クロックデリバリＬＳＩ

───────────────────────────────────────────────────── フロントページの続き (72)発明者大脇幸人神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内審査官江嶋清仁 (56)参考文献特開平８−237091（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/04

Claims

(57)【特許請求の範囲】

【請求項１】任意のデューティ比の第１のクロック信
号からそれと同周期の第１のパルス信号を生成するパル
ス生成回路と、前記第１のパルス信号が入力され、その第１のパルス信
号の周期を単位遅延素子の個数として測定する周期測定
回路と、この周期測定回路で測定された前記単位遅延素子の個数
を、１／２^K（Ｋは自然数）倍の単位遅延素子の個数に
変換する個数変換回路と、この個数変換回路によって前記１／２^K倍に変換された
単位遅延素子の個数を時間に変換し、その時間と同じ周
期の第２のパルス信号を出力する時間変換回路と、前記第１のパルス信号と前記第２のパルス信号との論理
演算によって第２のクロック信号を出力する回路とを具
備することを特徴とする半導体集積回路。
【請求項２】前記周期測定回路および前記時間変換回
路は、同一回路構成の単位遅延素子列からそれぞれ構成
されていることを特徴とする請求項１記載の半導体集積
回路。
【請求項３】前記周期測定回路の単位遅延素子列と前
記時間変換回路の単位遅延素子列は、半導体チップ上に
互いに隣接して設けられていることを特徴とする請求項
２記載の半導体集積回路。
【請求項４】前記周期測定回路の単位遅延素子列を構
成する各単位遅延素子の出力は、前記個数変換回路を介
して、前記時間変換回路の単位遅延素子列内の対応する
単位遅延素子の入力に結合されており、前記周期測定回路の単位遅延素子列と前記時間変換回路
の単位遅延素子列は、信号伝達方向が互いに逆向きにな
るように配置されていることを特徴とする請求項２また
は３記載の半導体集積回路。
【請求項５】任意のデューティ比の第１のクロック信
号を入力し、その第１のクロック信号に同期し且つ所定
のデューティ比を有する第２のクロック信号を生成する
半導体集積回路であって、前記第１のクロック信号からそれと同周期の第１のパル
ス信号を生成するパルス生成回路と、前記第１および第２クロック信号の入出力に伴う第１の
遅延時間の２倍の値の第２の遅延時間を有し、前記第１
のパルス信号を前記第２の遅延時間だけ遅延させて出力
する遅延回路と、前記第１のクロック信号と同周期で、且つ前記第１のク
ロック信号の周期から前記第１の遅延時間を引いた時間
だけ前記第１のクロック信号よりも遅れた第２のパルス
信号を発生する回路と、前記第１のパルス信号が入力され、前記第１のクロック
信号の周期から前記第１の遅延時間を引いた時間を単位
遅延素子の個数として測定する周期測定回路と、この周期測定回路で測定された前記単位遅延素子の個数
を、１／２^K（Ｋは自然数）倍の単位遅延素子の個数に
変換する個数変換回路と、この個数変換回路によって前記１／２^K倍に変換された
単位遅延素子の個数を時間に変換し、その時間と同じ周
期の第３のパルス信号を出力する時間変換回路と、前記第２のパルス信号と前記第３のパルス信号との論理
演算によって前記第２のクロック信号を出力する回路と
を具備することを特徴とする半導体集積回路。