JP3175634B2 - 半導体遅延回路 - Google Patents
半導体遅延回路Info
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- inverter circuit
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体遅延回路に
関し、特に、遅延時間を所望の値に調整する機能を具備
した半導体遅延回路に関する。
関し、特に、遅延時間を所望の値に調整する機能を具備
した半導体遅延回路に関する。
【０００２】
【従来の技術】半導体テクノロジーの進歩に伴い、半導
体集積回路（ＬＳＩ）の速度性能は、近年ますます高速
になってきている。例えば、現在では、動作クロック周
波数が２００ＭＨｚ以上のダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）が開発されるに至っており、今
後、動作クロック周波数が４００ＭＨｚ以上のＤＲＡＭ
も出てくるものと予想されている。
体集積回路（ＬＳＩ）の速度性能は、近年ますます高速
になってきている。例えば、現在では、動作クロック周
波数が２００ＭＨｚ以上のダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）が開発されるに至っており、今
後、動作クロック周波数が４００ＭＨｚ以上のＤＲＡＭ
も出てくるものと予想されている。
【０００３】このように半導体集積回路が高速になって
くると、従来に比べて、プリント基板上での信号の伝搬
遅延に対する配慮が、ますます重要となる。例えば、プ
リント基板上に、ＣＰＵなどのロジックＬＳＩや、複数
のＤＲＡＭを搭載しているシステムを考えてみると、一
般に、ロジックＬＳＩから個々のＤＲＡＭまでの距離は
異なるため、伝搬遅延時間はＤＲＡＭ毎で異なる。しか
しながら、高速のＤＲＡＭほど、外部からの信号タイミ
ングに対する余裕度は、小さくならざるを得ないため、
このようなシステムでは、或るＤＲＡＭ（例えば、ロジ
ックＬＳＩから最も遠いＤＲＡＭ）において信号タイミ
ングのずれによる誤動作が発生する可能性が生じる。
くると、従来に比べて、プリント基板上での信号の伝搬
遅延に対する配慮が、ますます重要となる。例えば、プ
リント基板上に、ＣＰＵなどのロジックＬＳＩや、複数
のＤＲＡＭを搭載しているシステムを考えてみると、一
般に、ロジックＬＳＩから個々のＤＲＡＭまでの距離は
異なるため、伝搬遅延時間はＤＲＡＭ毎で異なる。しか
しながら、高速のＤＲＡＭほど、外部からの信号タイミ
ングに対する余裕度は、小さくならざるを得ないため、
このようなシステムでは、或るＤＲＡＭ（例えば、ロジ
ックＬＳＩから最も遠いＤＲＡＭ）において信号タイミ
ングのずれによる誤動作が発生する可能性が生じる。
【０００４】上述の問題点に対する対策の一つとして、
半導体集積回路内部の遅延時間を調整することが考えら
れる。例えば、上述の例において、複数のＤＲＡＭの個
々の遅延時間をそれぞれ所望の値に調整することによ
り、タイミングのずれを補正するというものである。
半導体集積回路内部の遅延時間を調整することが考えら
れる。例えば、上述の例において、複数のＤＲＡＭの個
々の遅延時間をそれぞれ所望の値に調整することによ
り、タイミングのずれを補正するというものである。
【０００５】ところで、遅延時間を調整する技術として
は、従来、種々の提案がなされており、例えば特開平２
−１３９９５７号公報には、入力にｎ段の遅延回路を直
列に接続し、１段又は複数段毎に遅延回路の出力を取り
出してセレクタに入力し制御端子からの制御信号により
一つを選択し遅延時間を調整して内部回路に出力するよ
うにした半導体集積回路が提案されている。
は、従来、種々の提案がなされており、例えば特開平２
−１３９９５７号公報には、入力にｎ段の遅延回路を直
列に接続し、１段又は複数段毎に遅延回路の出力を取り
出してセレクタに入力し制御端子からの制御信号により
一つを選択し遅延時間を調整して内部回路に出力するよ
うにした半導体集積回路が提案されている。
【０００６】また例えば特開平８−２７４６０１号公報
には、直列に接続した複数の遅延回路の各出力をセレク
タに入力し一つを選択して遅延時間を調整する回路にお
いて、遅延調整端子に入力する信号はフリップフロップ
に入力され、遅延回路の各出力のうち最も遅延時間が大
きい信号で同期化してセレクタの選択信号とする回路構
成が提案されている。以下、従来の回路構成の一例を、
図６乃至図１０を用いて説明する。
には、直列に接続した複数の遅延回路の各出力をセレク
タに入力し一つを選択して遅延時間を調整する回路にお
いて、遅延調整端子に入力する信号はフリップフロップ
に入力され、遅延回路の各出力のうち最も遅延時間が大
きい信号で同期化してセレクタの選択信号とする回路構
成が提案されている。以下、従来の回路構成の一例を、
図６乃至図１０を用いて説明する。
【０００７】図６は、従来の半導体遅延回路の回路構成
の要部を示す図である。この遅延回路においては、選択
信号Ｓ１〜Ｓ４のうちのどれを選択（“Ｈ”レベル）す
るかによって、通過するインバータ段数が変化するの
で、入力信号ＩＮから出力信号ＯＵＴまでの伝搬遅延時
間も変化する。
の要部を示す図である。この遅延回路においては、選択
信号Ｓ１〜Ｓ４のうちのどれを選択（“Ｈ”レベル）す
るかによって、通過するインバータ段数が変化するの
で、入力信号ＩＮから出力信号ＯＵＴまでの伝搬遅延時
間も変化する。
【０００８】図７は、図６に示した選択信号Ｓ１〜Ｓ４
を発生する、選択信号発生部６０１の回路構成を示す図
である。図７から明らかなように、選択信号発生部６０
１は、一種のデコーダ回路であり、表１に示すように、
外部制御信号Ｃ１、Ｃ２の論理レベル（“Ｈ”または
“Ｌ”）の組み合わせによって、選択信号Ｓ１〜Ｓ４の
うちで“Ｈ”となるものが決定される。即ち、Ｓ１〜Ｓ
４のうち、所望の信号が選択される。表１に図７のデコ
ーダ回路の論理を表わす真理値表を掲げる。例えば、Ｃ
１＝“Ｈ”、Ｃ２＝“Ｌ”を与えた時、Ｓ２＝“Ｈ”、
Ｓ１＝Ｓ３＝Ｓ４＝“Ｌ”となって、Ｓ２が選択され
る。
を発生する、選択信号発生部６０１の回路構成を示す図
である。図７から明らかなように、選択信号発生部６０
１は、一種のデコーダ回路であり、表１に示すように、
外部制御信号Ｃ１、Ｃ２の論理レベル（“Ｈ”または
“Ｌ”）の組み合わせによって、選択信号Ｓ１〜Ｓ４の
うちで“Ｈ”となるものが決定される。即ち、Ｓ１〜Ｓ
４のうち、所望の信号が選択される。表１に図７のデコ
ーダ回路の論理を表わす真理値表を掲げる。例えば、Ｃ
１＝“Ｈ”、Ｃ２＝“Ｌ”を与えた時、Ｓ２＝“Ｈ”、
Ｓ１＝Ｓ３＝Ｓ４＝“Ｌ”となって、Ｓ２が選択され
る。
【０００９】選択信号Ｓ２が選択された結果、図６にお
いて、左から２番目のスイッチ回路を構成する、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ５２と、Ｎチャネル型Ｍ
ＯＳトランジスタＭＮ５２がオン状態となって、他のス
イッチ回路を構成するＭＯＳトランジスタＭＰ５１、Ｍ
Ｐ５３、ＭＰ５４、ＭＮ５１、ＭＮ５３、ＭＮ５４は、
全てオフ状態となる。従って、入力ＩＮから出力ＯＵＴ
に至る伝搬遅延時間は、インバータＩ５０１、Ｉ５０
２、Ｉ５０３、Ｉ５０４、Ｉ５１２、ＭＯＳトランジス
タＭＰ５２とＭＮ５２からなるスイッチ回路、インバー
タＩ５３１を通る伝搬遅延時間となる。
いて、左から２番目のスイッチ回路を構成する、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ５２と、Ｎチャネル型Ｍ
ＯＳトランジスタＭＮ５２がオン状態となって、他のス
イッチ回路を構成するＭＯＳトランジスタＭＰ５１、Ｍ
Ｐ５３、ＭＰ５４、ＭＮ５１、ＭＮ５３、ＭＮ５４は、
全てオフ状態となる。従って、入力ＩＮから出力ＯＵＴ
に至る伝搬遅延時間は、インバータＩ５０１、Ｉ５０
２、Ｉ５０３、Ｉ５０４、Ｉ５１２、ＭＯＳトランジス
タＭＰ５２とＭＮ５２からなるスイッチ回路、インバー
タＩ５３１を通る伝搬遅延時間となる。
【００１０】
【表１】
【００１１】ところで、図６において、インバータＩ５
０１〜Ｉ５０８、Ｉ５１０〜Ｉ５１４の所に、丸で囲ん
だ数字ｘが示されている。例えばインバータＩ５０１に
は、インバータＩ５０２には、インバータＩ５１１
にはが付されている。この丸で囲んだ数字は、図８か
らわかるように、インバータを構成しているトランジス
タのゲート幅の相対的な大きさを、便宜上、定義したも
のである。
０１〜Ｉ５０８、Ｉ５１０〜Ｉ５１４の所に、丸で囲ん
だ数字ｘが示されている。例えばインバータＩ５０１に
は、インバータＩ５０２には、インバータＩ５１１
にはが付されている。この丸で囲んだ数字は、図８か
らわかるように、インバータを構成しているトランジス
タのゲート幅の相対的な大きさを、便宜上、定義したも
のである。
【００１２】図８を参照して、ゲート幅２０μｍ（マイ
クロメータ）のＰチャネル型トランジスタＭＰ７１と、
ゲート幅１０μｍのＮチャネル型トランジスタＭＮ７１
Ｋから成るＣＭＯＳインバータを単位サイズとし、この
単位サイズと比較したインバータのサイズを、「ｘ」と
表している。以下、この数字ｘのことを、「相対サイ
ズ」と呼ぶことにする。例えば、相対サイズｘ＝１．５
のインバータは、Ｐチャネル型トランジスタのゲート幅
３０μｍ、Ｎチャネル型トランジスタのゲート幅１５μ
ｍのインバータを表すものとする。
クロメータ）のＰチャネル型トランジスタＭＰ７１と、
ゲート幅１０μｍのＮチャネル型トランジスタＭＮ７１
Ｋから成るＣＭＯＳインバータを単位サイズとし、この
単位サイズと比較したインバータのサイズを、「ｘ」と
表している。以下、この数字ｘのことを、「相対サイ
ズ」と呼ぶことにする。例えば、相対サイズｘ＝１．５
のインバータは、Ｐチャネル型トランジスタのゲート幅
３０μｍ、Ｎチャネル型トランジスタのゲート幅１５μ
ｍのインバータを表すものとする。
【００１３】なお、図８に示したインバータは、Ｐチャ
ネル型トランジスタとＮチャネル型トランジスタの電流
能力（電流駆動能力、もしくはドライブ能力ともいう）
の比が、１：２の場合の例である。即ち、インバータの
出力が立ち上がる場合と、立ち下がる場合のそれぞれの
伝搬遅延時間を等しくするように、Ｐ−Ｎチャネル型の
トランジスタのゲート幅ＷｐとＷｎの比を、２：１とし
ている。なお、一般に、Ｐ−Ｎチャネル型のトランジス
タの電流能力比を１：ｒとするには、Ｐ−Ｎチャネル型
のトランジスタゲート幅比をｒ：１とすればよい。
ネル型トランジスタとＮチャネル型トランジスタの電流
能力（電流駆動能力、もしくはドライブ能力ともいう）
の比が、１：２の場合の例である。即ち、インバータの
出力が立ち上がる場合と、立ち下がる場合のそれぞれの
伝搬遅延時間を等しくするように、Ｐ−Ｎチャネル型の
トランジスタのゲート幅ＷｐとＷｎの比を、２：１とし
ている。なお、一般に、Ｐ−Ｎチャネル型のトランジス
タの電流能力比を１：ｒとするには、Ｐ−Ｎチャネル型
のトランジスタゲート幅比をｒ：１とすればよい。
【００１４】また、図９は、相対サイズｘのインバータ
Ｉ８０１と、相対サイズｍ・ｘのインバータＩ８０２を
直列接続した回路を表しており、図９では、Ｉ８０１の
伝搬遅延時間をｔｐｄと定義している。
Ｉ８０１と、相対サイズｍ・ｘのインバータＩ８０２を
直列接続した回路を表しており、図９では、Ｉ８０１の
伝搬遅延時間をｔｐｄと定義している。
【００１５】さらに、図１０は、図９において定義され
た、ｍとｔｐｄの関係を表す。周知のように、一般に、
次段のサイズとの比率ｍが大きくなるほど、負荷容量を
充（放）電する時間が大きくなる。即ち、遅延時間ｔｐ
ｄは大きくなり、近似的に、例えば図１０のような直線
的関係が得られる。なお、一般に、ｍとｔｐｄの関係
は、ＭＯＳトランジスタの性能によって変わるものであ
り、当然ながら、図１０は、その一例を表すものであ
る。例えば、トランジスタのゲート長（チャネル長）が
短縮化されると、トランジスタ性能は高くなり、同じｍ
においてのｔｐｄは小さくなる。
た、ｍとｔｐｄの関係を表す。周知のように、一般に、
次段のサイズとの比率ｍが大きくなるほど、負荷容量を
充（放）電する時間が大きくなる。即ち、遅延時間ｔｐ
ｄは大きくなり、近似的に、例えば図１０のような直線
的関係が得られる。なお、一般に、ｍとｔｐｄの関係
は、ＭＯＳトランジスタの性能によって変わるものであ
り、当然ながら、図１０は、その一例を表すものであ
る。例えば、トランジスタのゲート長（チャネル長）が
短縮化されると、トランジスタ性能は高くなり、同じｍ
においてのｔｐｄは小さくなる。
【００１６】再び図６を参照して、インバータＩ５０１
の相対サイズが“１”、インバータＩ５０２の相対サイ
ズが“２”となっていることから、インバータＩ５０１
とＩ５０２の相対サイズの比は１：２である。従って、
図１０におけるｍ＝２のｔｐｄ、即ち、２００ｐｓｅｃ
（ピコ秒）が、Ｉ５０１の伝搬遅延時間となる。また、
インバータＩ５０２の負荷は、インバータＩ５０３とＩ
５１１であり、インバータＩ５０３（相対サイズ＝３）
とＩ５１１（相対サイズ＝１）の相対サイズの和は、１
＋３＝４となるから、Ｉ５０２（相対サイズ＝２）と、
Ｉ５０３＋Ｉ５１１（相対サイズの和＝４）との相対サ
イズの比は２：４＝１：２となる。
の相対サイズが“１”、インバータＩ５０２の相対サイ
ズが“２”となっていることから、インバータＩ５０１
とＩ５０２の相対サイズの比は１：２である。従って、
図１０におけるｍ＝２のｔｐｄ、即ち、２００ｐｓｅｃ
（ピコ秒）が、Ｉ５０１の伝搬遅延時間となる。また、
インバータＩ５０２の負荷は、インバータＩ５０３とＩ
５１１であり、インバータＩ５０３（相対サイズ＝３）
とＩ５１１（相対サイズ＝１）の相対サイズの和は、１
＋３＝４となるから、Ｉ５０２（相対サイズ＝２）と、
Ｉ５０３＋Ｉ５１１（相対サイズの和＝４）との相対サ
イズの比は２：４＝１：２となる。
【００１７】従って、インバータＩ５０２の遅延時間
も、インバータＩ５０１と同じく、２００ｐｓｅｃとな
る。以下、同様にして、インバータＩ５０３乃至Ｉ５０
８の個々の遅延時間は、全て２００ｐｓｅｃとなる。な
お、インバータＩ５１０は、インバータＩ５０８のｔｐ
ｄを、他と同じにするために設けられた、負荷調整用イ
ンバータである。
も、インバータＩ５０１と同じく、２００ｐｓｅｃとな
る。以下、同様にして、インバータＩ５０３乃至Ｉ５０
８の個々の遅延時間は、全て２００ｐｓｅｃとなる。な
お、インバータＩ５１０は、インバータＩ５０８のｔｐ
ｄを、他と同じにするために設けられた、負荷調整用イ
ンバータである。
【００１８】次に、選択信号Ｓ１〜Ｓ４によって制御さ
れるスイッチ回路について説明する。図６において、ト
ランジスタＭＰ５１、ＭＰ５２、ＭＰ５３、ＭＰ５４は
全て、同一のサイズとする。また、トランジスタＭＮ５
１、ＭＮ５２、ＭＮ５３、ＭＮ５４も全て同一サイズと
する。さらに、インバータＩ５２１、Ｉ５２２、Ｉ５２
３、Ｉ５２４も全て同一のサイズとする。このように構
成することにより、インバータＩ５１１からＩ５３１に
至る経路、Ｉ５１２からＩ５３１に至る経路、Ｉ５１３
からＩ５３１に至る経路、Ｉ５１４からＩ５３１に至る
経路の伝搬遅延時間は、全て同一になる。この時間を、
便宜上、Ａ（ｐｓｅｃ）とする。
れるスイッチ回路について説明する。図６において、ト
ランジスタＭＰ５１、ＭＰ５２、ＭＰ５３、ＭＰ５４は
全て、同一のサイズとする。また、トランジスタＭＮ５
１、ＭＮ５２、ＭＮ５３、ＭＮ５４も全て同一サイズと
する。さらに、インバータＩ５２１、Ｉ５２２、Ｉ５２
３、Ｉ５２４も全て同一のサイズとする。このように構
成することにより、インバータＩ５１１からＩ５３１に
至る経路、Ｉ５１２からＩ５３１に至る経路、Ｉ５１３
からＩ５３１に至る経路、Ｉ５１４からＩ５３１に至る
経路の伝搬遅延時間は、全て同一になる。この時間を、
便宜上、Ａ（ｐｓｅｃ）とする。
【００１９】以上のことから、例えば、選択信号Ｓ１が
選ばれた場合の入力ＩＮから出力ＯＵＴまでのトータル
伝搬遅延時間は、Ｉ５０１、Ｉ５０２、Ｉ５１１〜Ｉ５
３１の各遅延時間の和であるから、 ２００＋２００＋Ａ＝４００＋Ａ（ｐｓｅｃ） となる。
選ばれた場合の入力ＩＮから出力ＯＵＴまでのトータル
伝搬遅延時間は、Ｉ５０１、Ｉ５０２、Ｉ５１１〜Ｉ５
３１の各遅延時間の和であるから、 ２００＋２００＋Ａ＝４００＋Ａ（ｐｓｅｃ） となる。
【００２０】同様に、選択信号Ｓ２が選ばれた場合に
は、Ｉ５０１、Ｉ５０２、Ｉ５０３、Ｉ５０４、Ｉ５１
２〜Ｉ５３１の各遅延時間の和であるから、 ２００＋２００＋２００＋２００＋Ａ＝８００＋Ａ（ｐ
ｓｅｃ） となる。
は、Ｉ５０１、Ｉ５０２、Ｉ５０３、Ｉ５０４、Ｉ５１
２〜Ｉ５３１の各遅延時間の和であるから、 ２００＋２００＋２００＋２００＋Ａ＝８００＋Ａ（ｐ
ｓｅｃ） となる。
【００２１】以下、同様にして、選択信号Ｓ３が選ばれ
た場合には、 １２００＋Ａ（ｐｓｅｃ）、 選択信号Ｓ４が選ばれた場合には、 １６００＋Ａ（ｐｓｅｃ） となる。
た場合には、 １２００＋Ａ（ｐｓｅｃ）、 選択信号Ｓ４が選ばれた場合には、 １６００＋Ａ（ｐｓｅｃ） となる。
【００２２】従って、選択信号Ｓ１→Ｓ２→Ｓ３→Ｓ４
と切り替えていけば、４００ｐｓｅｃずつ遅延時間が増
加していくことがわかる。即ち、インバータ２段分の遅
延時間である、４００ｐｓｅｃの時間刻みで、遅延時間
の設定を行うことができる。
と切り替えていけば、４００ｐｓｅｃずつ遅延時間が増
加していくことがわかる。即ち、インバータ２段分の遅
延時間である、４００ｐｓｅｃの時間刻みで、遅延時間
の設定を行うことができる。
【００２３】
【発明が解決しようとする課題】しかしながら上記従来
技術は下記記載の問題点を有している。
技術は下記記載の問題点を有している。
【００２４】（１）第１の問題点は、遅延時間を調整す
る時間刻みを、余り小さくできない、ということであ
る。例えば、数１００ピコ秒より小さくすることができ
ない。
る時間刻みを、余り小さくできない、ということであ
る。例えば、数１００ピコ秒より小さくすることができ
ない。
【００２５】その理由は、時間刻み（最小単位）が、イ
ンバータ２段分の遅延時間とされているためである。
ンバータ２段分の遅延時間とされているためである。
【００２６】（２）第２の問題点は、調整ステップ数
（選択信号Ｓｉの個数）を、余り増やすことができな
い、ということである。
（選択信号Ｓｉの個数）を、余り増やすことができな
い、ということである。
【００２７】その理由は、上記第１の問題点とも関連し
ているが、時間刻みがインバータ２段分の遅延時間であ
るため、調整ステップ数を増やす（セレクタに入力され
る信号本数を増やす）と、最長の遅延時間が大きくなり
すぎてしまうためである。
ているが、時間刻みがインバータ２段分の遅延時間であ
るため、調整ステップ数を増やす（セレクタに入力され
る信号本数を増やす）と、最長の遅延時間が大きくなり
すぎてしまうためである。
【００２８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、遅延時間を調整
する時間刻みを十分小さくし、かつ、調整ステップ数も
所望の個数にすることができる、半導体遅延回路を提供
することにある。
てなされたものであって、その目的は、遅延時間を調整
する時間刻みを十分小さくし、かつ、調整ステップ数も
所望の個数にすることができる、半導体遅延回路を提供
することにある。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体遅延回路は、遅延時間差が等間隔の
複数個（ｍ個）の伝達経路を有するインバータツリー回
路を、複数個（ｎ個）直列接続し、複数個（ｍ×ｎ個）
の前記伝達経路の出力を、スイッチ回路によって、選択
的に外部に伝達するように構成していることを特徴とし
ている。
に、本発明の半導体遅延回路は、遅延時間差が等間隔の
複数個（ｍ個）の伝達経路を有するインバータツリー回
路を、複数個（ｎ個）直列接続し、複数個（ｍ×ｎ個）
の前記伝達経路の出力を、スイッチ回路によって、選択
的に外部に伝達するように構成していることを特徴とし
ている。
【００３０】本発明においては、前記インバータツリー
回路を、ＣＭＯＳで構成し、Ｐチャネル型トランジスタ
およびＮチャネル型トランジスタのゲート幅を調整する
ことにより、等間隔の遅延時間差を実現していることを
特徴としている。
回路を、ＣＭＯＳで構成し、Ｐチャネル型トランジスタ
およびＮチャネル型トランジスタのゲート幅を調整する
ことにより、等間隔の遅延時間差を実現していることを
特徴としている。
【００３１】また、本発明においては、前記インバータ
ツリー回路のｍ個の伝達経路のインバータ段数の最大値
をｋ個とした時、ｋ＜ｍとなるように、インバータツリ
ー回路を構成することで、前記遅延時間差を小さくして
いることを特徴としている。
ツリー回路のｍ個の伝達経路のインバータ段数の最大値
をｋ個とした時、ｋ＜ｍとなるように、インバータツリ
ー回路を構成することで、前記遅延時間差を小さくして
いることを特徴としている。
【００３２】さらに、本発明においては、スイッチ回路
の選択信号を、Ｌ個の外部制御信号を入力とするデコー
ダ回路の、２のＬ乗個の出力信号とすることにより、複
数のスイッチ回路のうちのただ一つだけがオンとなるよ
うに構成していることを特徴としている。
の選択信号を、Ｌ個の外部制御信号を入力とするデコー
ダ回路の、２のＬ乗個の出力信号とすることにより、複
数のスイッチ回路のうちのただ一つだけがオンとなるよ
うに構成していることを特徴としている。
【００３３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、遅延時間差が等間隔の複数個（ｍ個）の伝達経路を
有するインバータツリー回路を、複数個（ｎ個）直列接
続し、複数個（ｎ×ｎ個）の前記伝達経路の出力を、ス
イッチ回路によって、選択的に外部に伝達するように構
成している。本発明は、その好ましい実施の形態におい
て、インバータツリー回路を、ＣＭＯＳで構成し、ＣＭ
ＯＳインバータの相対サイズを調整することにより、等
間隔の遅延時間差を実現している。そして、信号伝達経
路間の遅延時間をＣＭＯＳインバータ２段分の遅延時間
よりも小とし、最長の遅延時間を大きくすることなく調
整ステップ数を増やすことを可能としている。
に説明する。本発明は、その好ましい実施の形態におい
て、遅延時間差が等間隔の複数個（ｍ個）の伝達経路を
有するインバータツリー回路を、複数個（ｎ個）直列接
続し、複数個（ｎ×ｎ個）の前記伝達経路の出力を、ス
イッチ回路によって、選択的に外部に伝達するように構
成している。本発明は、その好ましい実施の形態におい
て、インバータツリー回路を、ＣＭＯＳで構成し、ＣＭ
ＯＳインバータの相対サイズを調整することにより、等
間隔の遅延時間差を実現している。そして、信号伝達経
路間の遅延時間をＣＭＯＳインバータ２段分の遅延時間
よりも小とし、最長の遅延時間を大きくすることなく調
整ステップ数を増やすことを可能としている。
【００３４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００３５】［実施例１］図１は、本発明の第１の実施
例の半導体遅延回路の要部構成を示す図である。図２
は、本発明の第１の実施例における選択信号発生部の回
路構成を示す図である。
例の半導体遅延回路の要部構成を示す図である。図２
は、本発明の第１の実施例における選択信号発生部の回
路構成を示す図である。
【００３６】まず、選択信号発生部は、図２に示すよう
に、外部制御信号Ｃ１〜Ｃ３を入力とし、選択信号Ｓ１
〜Ｓ８を発生している。回路構成的には、図７に示し
た、従来例の選択信号発生部６０１と同様であるが、外
部制御信号を２個から３個へ増やすことにより、発生す
る選択信号を４個から８個に増やしている。調整ステッ
プ数を、図７に示した構成の２倍にしている。
に、外部制御信号Ｃ１〜Ｃ３を入力とし、選択信号Ｓ１
〜Ｓ８を発生している。回路構成的には、図７に示し
た、従来例の選択信号発生部６０１と同様であるが、外
部制御信号を２個から３個へ増やすことにより、発生す
る選択信号を４個から８個に増やしている。調整ステッ
プ数を、図７に示した構成の２倍にしている。
【００３７】外部制御信号Ｃ１〜Ｃ３の論理レベルの８
通りの組み合わせに対する、選択信号Ｓ１〜Ｓ８の論理
レベルを、表２に示す。Ｃ１〜Ｃ３の各組み合わせに対
し、Ｓ１〜Ｓ８のうちのただ一つだけが“Ｈ”レベルと
なることがわかる。
通りの組み合わせに対する、選択信号Ｓ１〜Ｓ８の論理
レベルを、表２に示す。Ｃ１〜Ｃ３の各組み合わせに対
し、Ｓ１〜Ｓ８のうちのただ一つだけが“Ｈ”レベルと
なることがわかる。
【００３８】
【表２】
【００３９】次に、図１の遅延回路要部において、最初
のインバータツリー回路１０１の中の各インバータの伝
搬遅延時間ｔｐｄについて説明する。図１において、各
インバータに付記した、丸囲みの数字は、図６と同様、
相対サイズを表している。
のインバータツリー回路１０１の中の各インバータの伝
搬遅延時間ｔｐｄについて説明する。図１において、各
インバータに付記した、丸囲みの数字は、図６と同様、
相対サイズを表している。
【００４０】図１を参照すると、まず、インバータＩ１
０１は、自身の相対サイズが０．９で、負荷となってい
るインバータＩ１０２、Ｉ１０３の相対サイズがそれぞ
れ１．５、１であるから、相対サイズの比は、０．９：
（１．５＋１）＝０．９：２．５≒１：２．８となる。
即ち、ｍ＝２．８となるから、図１０より、ｔｐｄ＝２
４０ｐｓｅｃ（ピコ秒）となる。
０１は、自身の相対サイズが０．９で、負荷となってい
るインバータＩ１０２、Ｉ１０３の相対サイズがそれぞ
れ１．５、１であるから、相対サイズの比は、０．９：
（１．５＋１）＝０．９：２．５≒１：２．８となる。
即ち、ｍ＝２．８となるから、図１０より、ｔｐｄ＝２
４０ｐｓｅｃ（ピコ秒）となる。
【００４１】同様に、インバータＩ１０３については、
自身と負荷（インバータＩ１０７とＩ１１２）との相対
サイズの比が、１：（２．２＋３）＝１：５．２、即ち
ｍ＝５．２となって、ｔｐｄ＝３６０ｐｓｅｃとなる。
自身と負荷（インバータＩ１０７とＩ１１２）との相対
サイズの比が、１：（２．２＋３）＝１：５．２、即ち
ｍ＝５．２となって、ｔｐｄ＝３６０ｐｓｅｃとなる。
【００４２】以下、Ｉ１０４、Ｉ１０５、Ｉ１０６につ
いて、同様の計算を行うと、それぞれのｔｐｄは、３５
０ｐｓｅｃ、３７０ｐｓｅｃ、４９０ｐｓｅｃとなる。
いて、同様の計算を行うと、それぞれのｔｐｄは、３５
０ｐｓｅｃ、３７０ｐｓｅｃ、４９０ｐｓｅｃとなる。
【００４３】また、インバータＩ１０２については、負
荷となるのが、Ｉ１１１と、次段のインバータツリー回
路１０１（前段のインバータツリー回路と同様の構成）
のＩ１０１とＩ１０４である。従って、インバータＩ１
０２自身と負荷の相対サイズの比は、１．５：（３＋
０．９＋０．３）＝１．５：４．２＝１：２．８とな
り、ｔｐｄ＝２４０（ｐｓｅｃ）となる。
荷となるのが、Ｉ１１１と、次段のインバータツリー回
路１０１（前段のインバータツリー回路と同様の構成）
のＩ１０１とＩ１０４である。従って、インバータＩ１
０２自身と負荷の相対サイズの比は、１．５：（３＋
０．９＋０．３）＝１．５：４．２＝１：２．８とな
り、ｔｐｄ＝２４０（ｐｓｅｃ）となる。
【００４４】なお、従来技術と同様、選択信号により制
御されるスイッチ回路において、トランジスタＭＰ１
１、ＭＰ１２、ＭＰ１３、ＭＰ１４は全て同一のサイ
ズ、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ
１４も全て同一のサイズ、さらに、インバータＩ１２
１、Ｉ１２２、Ｉ１２３、Ｉ１２４も全て同一のサイズ
とする。従って、Ｉ１１１からＩ１３１に至る経路、Ｉ
１１２からＩ１３１に至る経路、Ｉ１１３からＩ１３１
に至る経路、Ｉ１１４からＩ１３１に至る経路の伝搬遅
延時間は、全て同一になる。この時間を、便宜上、Ｂ
（ｐｓｅｃ）とする。
御されるスイッチ回路において、トランジスタＭＰ１
１、ＭＰ１２、ＭＰ１３、ＭＰ１４は全て同一のサイ
ズ、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ
１４も全て同一のサイズ、さらに、インバータＩ１２
１、Ｉ１２２、Ｉ１２３、Ｉ１２４も全て同一のサイズ
とする。従って、Ｉ１１１からＩ１３１に至る経路、Ｉ
１１２からＩ１３１に至る経路、Ｉ１１３からＩ１３１
に至る経路、Ｉ１１４からＩ１３１に至る経路の伝搬遅
延時間は、全て同一になる。この時間を、便宜上、Ｂ
（ｐｓｅｃ）とする。
【００４５】以上より、例えば、選択信号Ｓ１が選ばれ
た場合（信号Ｓ１がＨｉｇｈレベルの時）、入力ＩＮか
ら出力ＯＵＴまでのトータル伝搬遅延時間を計算する
と、Ｉ１０１、Ｉ１０２、Ｉ１１１〜Ｉ１３１の各遅延
時間の和であるから、 ２４０＋２４０＋Ｂ＝４８０＋Ｂ（ｐｓｅｃ） となる。
た場合（信号Ｓ１がＨｉｇｈレベルの時）、入力ＩＮか
ら出力ＯＵＴまでのトータル伝搬遅延時間を計算する
と、Ｉ１０１、Ｉ１０２、Ｉ１１１〜Ｉ１３１の各遅延
時間の和であるから、 ２４０＋２４０＋Ｂ＝４８０＋Ｂ（ｐｓｅｃ） となる。
【００４６】同様に、選択信号Ｓ２が選ばれた場合、Ｉ
ＮからＯＵＴまでのトータル遅延時間は、Ｉ１０１、Ｉ
１０３、Ｉ１１２〜Ｉ１３１の各遅延時間の和であるか
ら、 ２４０＋３６０＋Ｂ＝６００＋Ｂ（ｐｓｅｃ） となる。
ＮからＯＵＴまでのトータル遅延時間は、Ｉ１０１、Ｉ
１０３、Ｉ１１２〜Ｉ１３１の各遅延時間の和であるか
ら、 ２４０＋３６０＋Ｂ＝６００＋Ｂ（ｐｓｅｃ） となる。
【００４７】また、選択信号Ｓ３の場合は、Ｉ１０４、
Ｉ１０５、Ｉ１１３〜Ｉ１３１の遅延時間の和であるか
ら、 ３５０＋３７０＋Ｂ＝７２０＋Ｂ（ｐｓｅｃ） となり、Ｓ４では、Ｉ１０４、Ｉ１０６、Ｉ１１４〜Ｉ
１３１の遅延時間の和より、 ３５０＋４９０＋Ｂ＝８４０＋Ｂ（ｐｓｅｃ） となる。
Ｉ１０５、Ｉ１１３〜Ｉ１３１の遅延時間の和であるか
ら、 ３５０＋３７０＋Ｂ＝７２０＋Ｂ（ｐｓｅｃ） となり、Ｓ４では、Ｉ１０４、Ｉ１０６、Ｉ１１４〜Ｉ
１３１の遅延時間の和より、 ３５０＋４９０＋Ｂ＝８４０＋Ｂ（ｐｓｅｃ） となる。
【００４８】次に、選択信号Ｓ５が選ばれた場合を考え
ると、この場合、入力ＩＮを出発点として、Ｉ１０１、
Ｉ１０２を通った信号が、次のインバータツリー回路の
中のＩ１０１、Ｉ１０２、Ｉ１１１〜Ｉ１３１を通っ
て、出力ＯＵＴに至る。
ると、この場合、入力ＩＮを出発点として、Ｉ１０１、
Ｉ１０２を通った信号が、次のインバータツリー回路の
中のＩ１０１、Ｉ１０２、Ｉ１１１〜Ｉ１３１を通っ
て、出力ＯＵＴに至る。
【００４９】従って、トータル伝搬遅延時間は、 ２４０＋２４０＋２４０＋２４０＋Ｂ＝９６０＋Ｂ（ｐ
ｓｅｃ） となる。
ｓｅｃ） となる。
【００５０】選択信号Ｓ５、Ｓ７、Ｓ８については、同
様の計算で、それぞれ、 ２４０＋２４０＋２４０＋３６０＋Ｂ＝１０８０＋Ｂ
（ｐｓｅｃ） ２４０＋２４０＋３５０＋３７０＋Ｂ＝１２００＋Ｂ
（ｐｓｅｃ） ２４０＋２４０＋３５０＋４９０＋Ｂ＝１３２０＋Ｂ
（ｐｓｅｃ） となる。
様の計算で、それぞれ、 ２４０＋２４０＋２４０＋３６０＋Ｂ＝１０８０＋Ｂ
（ｐｓｅｃ） ２４０＋２４０＋３５０＋３７０＋Ｂ＝１２００＋Ｂ
（ｐｓｅｃ） ２４０＋２４０＋３５０＋４９０＋Ｂ＝１３２０＋Ｂ
（ｐｓｅｃ） となる。
【００５１】なお、図１において、右端のインバータＩ
１１０は、負荷調整用インバータである。
１１０は、負荷調整用インバータである。
【００５２】以上の計算結果を表にまとめると、表３の
ようになる。
ようになる。
【００５３】
【表３】
【００５４】表３より、選択信号をＳ１→Ｓ２→Ｓ３→
…と切り替えていくと、１２０（ｐｓｅｃ）ずつ、遅延
時間が増加していくことがわかる。言い換えると、１２
０（ｐｓｅｃ）の時間刻みで、遅延時間の調整ができる
ことがわかる。即ち、上記した従来例の時間刻み４００
（ｐｓｅｃ）の３０％と、著しく小さくなっている。
…と切り替えていくと、１２０（ｐｓｅｃ）ずつ、遅延
時間が増加していくことがわかる。言い換えると、１２
０（ｐｓｅｃ）の時間刻みで、遅延時間の調整ができる
ことがわかる。即ち、上記した従来例の時間刻み４００
（ｐｓｅｃ）の３０％と、著しく小さくなっている。
【００５５】ところで、上述の説明から明らかなよう
に、本実施例の遅延回路では、２段のインバータから成
る４つの伝達経路を備えたインバータツリー回路１０１
を有し、各インバータの相対サイズを調整することによ
って、１２０（ｐｓｅｃ）という、小さい等時間間隔で
遅延時間の調整ができるようにしているとともに、この
インバータツリー回路を２個直列に接続することによ
り、調整ステップ数を増やしている。なお、Ｓ４選択時
とＳ５選択時の遅延時間の差も、他と同様の１２０（ｐ
ｓｅｃ）となるようにするため、インバータＩ１０１と
Ｉ１０２の遅延時間の和が、１２０ｐｓｅｃのちょうど
４倍の４８０ｐｓｅｃになるように、各インバータの相
対サイズを設定しているという特徴もある。
に、本実施例の遅延回路では、２段のインバータから成
る４つの伝達経路を備えたインバータツリー回路１０１
を有し、各インバータの相対サイズを調整することによ
って、１２０（ｐｓｅｃ）という、小さい等時間間隔で
遅延時間の調整ができるようにしているとともに、この
インバータツリー回路を２個直列に接続することによ
り、調整ステップ数を増やしている。なお、Ｓ４選択時
とＳ５選択時の遅延時間の差も、他と同様の１２０（ｐ
ｓｅｃ）となるようにするため、インバータＩ１０１と
Ｉ１０２の遅延時間の和が、１２０ｐｓｅｃのちょうど
４倍の４８０ｐｓｅｃになるように、各インバータの相
対サイズを設定しているという特徴もある。
【００５６】一般に、 （インバータツリー回路の中で最も速い伝達経路の遅延時間） ＝（時間刻み幅）×（インバータツリー内の伝達経路数） …(1) となるように、インバータの相対サイズ（具体的には、
トランジスタ寸法）を設定すれば、インバータツリー回
路を、複数個、直列に接続した場合においても、全ての
伝達経路の遅延時間を等時間間隔にできることがわか
る。
トランジスタ寸法）を設定すれば、インバータツリー回
路を、複数個、直列に接続した場合においても、全ての
伝達経路の遅延時間を等時間間隔にできることがわか
る。
【００５７】本実施例に、上式を適用すれば、 ４８０（ｐｓｅｃ）＝１２０（ｐｓｅｃ）×４ となっていることが確認できる。
【００５８】ところで、上述のように、各インバータの
相対サイズを設計するのは、比較的容易である。特に、
負荷専用のインバータＩ１０７、Ｉ１０８、Ｉ１０９の
相対サイズは、他のインバータの相対サイズに従って、
自由に設定できるので、他のインバータの相対サイズさ
え、適宜に設定すれば、容易に設計できる。
相対サイズを設計するのは、比較的容易である。特に、
負荷専用のインバータＩ１０７、Ｉ１０８、Ｉ１０９の
相対サイズは、他のインバータの相対サイズに従って、
自由に設定できるので、他のインバータの相対サイズさ
え、適宜に設定すれば、容易に設計できる。
【００５９】また、実際の設計においては、各インバー
タ間をつなぐ金属配線の寄生容量などの効果を加味する
必要から、回路シミュレータＳＰＩＣＥなどのシミュレ
ータを使用して、設計精度を上げる必要も生じてくる。
但し、基本的設計は、上述の方法で可能であることはい
うまでもない。
タ間をつなぐ金属配線の寄生容量などの効果を加味する
必要から、回路シミュレータＳＰＩＣＥなどのシミュレ
ータを使用して、設計精度を上げる必要も生じてくる。
但し、基本的設計は、上述の方法で可能であることはい
うまでもない。
【００６０】［実施例２］図３は、本発明の第２の実施
例の半導体遅延回路の要部を示す図である。図４は、本
発明の第２の実施例における選択信号発生部の回路構成
を示す図である。
例の半導体遅延回路の要部を示す図である。図４は、本
発明の第２の実施例における選択信号発生部の回路構成
を示す図である。
【００６１】まず、図４を参照して、選択発生部は、図
７に示した、２個の外部制御信号から４個の選択信号を
発生する回路６０１を、２台有することにより構成され
ている。図４を参照して、左側の回路６０１は、外側制
御信号Ｃ１、Ｃ２を入力とし、選択信号Ｓ１〜Ｓ４を出
力とし、右側の回路６０１は、外部制御信号Ｃ３、Ｃ４
を入力とし、選択信号Ｓ１′〜Ｓ４′を出力とする。
７に示した、２個の外部制御信号から４個の選択信号を
発生する回路６０１を、２台有することにより構成され
ている。図４を参照して、左側の回路６０１は、外側制
御信号Ｃ１、Ｃ２を入力とし、選択信号Ｓ１〜Ｓ４を出
力とし、右側の回路６０１は、外部制御信号Ｃ３、Ｃ４
を入力とし、選択信号Ｓ１′〜Ｓ４′を出力とする。
【００６２】従って、外部制御信号Ｃ１、Ｃ２、Ｃ３、
Ｃ４の論理レベルの組み合わせにより、Ｓ１〜Ｓ４のう
ちのただ一つが“Ｈ”レベル、かつ、Ｓ１′〜Ｓ４′の
うちのただ一つが“Ｈ”レベルになる。
Ｃ４の論理レベルの組み合わせにより、Ｓ１〜Ｓ４のう
ちのただ一つが“Ｈ”レベル、かつ、Ｓ１′〜Ｓ４′の
うちのただ一つが“Ｈ”レベルになる。
【００６３】次に、図３を参照して、本発明の第２の実
施例の遅延回路について説明する。本実施例では、図１
に示した、インバータツリー回路１０１を、４個、直列
に接続して構成される。なお、図３において、右端に
は、負荷調整用インバータＩ３１０が接続されている。
施例の遅延回路について説明する。本実施例では、図１
に示した、インバータツリー回路１０１を、４個、直列
に接続して構成される。なお、図３において、右端に
は、負荷調整用インバータＩ３１０が接続されている。
【００６４】選択信号Ｓ１〜Ｓ４は、４台の各インバー
タツリー回路１０１に、共通に入力される。また、各イ
ンバータツリー回路のＳ１〜Ｓ４制御後の４本の出力
は、束ねられ、インバータＩ３０１（またはＩ３０２、
またはＩ３０３、またはＩ３０４）の入力に接続してい
る。
タツリー回路１０１に、共通に入力される。また、各イ
ンバータツリー回路のＳ１〜Ｓ４制御後の４本の出力
は、束ねられ、インバータＩ３０１（またはＩ３０２、
またはＩ３０３、またはＩ３０４）の入力に接続してい
る。
【００６５】インバータＩ３０１の出力は、選択信号Ｓ
１′を入力とし、Ｐチャネル型トランジスタＭＰ３１と
Ｎチャネル型トランジスタＭＮ３１、インバータＩ３１
１から成るスイッチ回路に接続している。インバータＩ
３０２〜Ｉ３０４の出力も、同様に、それぞれ、選択信
号Ｓ２′等で制御されたスイッチ回路に接続されてい
る。
１′を入力とし、Ｐチャネル型トランジスタＭＰ３１と
Ｎチャネル型トランジスタＭＮ３１、インバータＩ３１
１から成るスイッチ回路に接続している。インバータＩ
３０２〜Ｉ３０４の出力も、同様に、それぞれ、選択信
号Ｓ２′等で制御されたスイッチ回路に接続されてい
る。
【００６６】最後に、４つのスイッチ回路の先の配線は
束ねられ、インバータＩ３２１を経由して、出力ＯＵＴ
に至る。
束ねられ、インバータＩ３２１を経由して、出力ＯＵＴ
に至る。
【００６７】前述のように、Ｓ１〜Ｓ４のうちの一つが
選択され、かつ、Ｓ１′〜Ｓ４′のうちの一つが選択さ
れるから、４×４＝１６通りの伝達経路のうち、一つだ
けが、出力ＯＵＴに伝達されることがわかる。例えば、
Ｓ２と、Ｓ３′が選択されたなら、図３の左から３番目
のインバータツリー回路１０１の、左から２番目の出力
（図３のａの箇所）を通る、伝達経路が、出力ＯＵＴま
で至る。
選択され、かつ、Ｓ１′〜Ｓ４′のうちの一つが選択さ
れるから、４×４＝１６通りの伝達経路のうち、一つだ
けが、出力ＯＵＴに伝達されることがわかる。例えば、
Ｓ２と、Ｓ３′が選択されたなら、図３の左から３番目
のインバータツリー回路１０１の、左から２番目の出力
（図３のａの箇所）を通る、伝達経路が、出力ＯＵＴま
で至る。
【００６８】この場合の、入力ＩＮから出力ＯＵＴまで
のトータル伝搬遅延時間は、第１の実施例と同様の計算
によって、 ２４０＋２４０＋２４０＋２４０＋３５０＋３７０＋Ｃ
＝１６８０＋Ｃ（ｐｓｅｃ） となる。
のトータル伝搬遅延時間は、第１の実施例と同様の計算
によって、 ２４０＋２４０＋２４０＋２４０＋３５０＋３７０＋Ｃ
＝１６８０＋Ｃ（ｐｓｅｃ） となる。
【００６９】ここで、Ｃは、インバータツリー回路１０
１内のインバータＩ１１１（またはＩ１１２等）からＭ
ＯＳトランジスタＭＰ１１（またはＭＰ１２等）、ＭＮ
１１（またはＭＰ１２等）に至る伝搬遅延時間と、イン
バータＩ３０１（またはＩ３０２等）からＭＯＳトラン
ジスタＭＰ３１（またはＭＰ３２等）、ＭＮ３１（また
はＭＮ３２等）、インバータＩ３２１に至る伝搬遅延時
間の和とする。
１内のインバータＩ１１１（またはＩ１１２等）からＭ
ＯＳトランジスタＭＰ１１（またはＭＰ１２等）、ＭＮ
１１（またはＭＰ１２等）に至る伝搬遅延時間と、イン
バータＩ３０１（またはＩ３０２等）からＭＯＳトラン
ジスタＭＰ３１（またはＭＰ３２等）、ＭＮ３１（また
はＭＮ３２等）、インバータＩ３２１に至る伝搬遅延時
間の和とする。
【００７０】既に述べたように、インバータツリー回路
１０１内のインバータＩ１１１（またはＩ１１２等）以
降の伝達経路の遅延時間は、全て同一である。また、従
来例および第１の実施例と同様、インバータＩ３０１、
Ｉ３０２、Ｉ３０３、Ｉ３０４は全て同一のサイズ、ト
ランジスタＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４は
全て同一のサイズ、トランジスタＭＮ３１、ＭＮ３２、
ＭＮ３３、ＭＮ３４は全て同一のサイズ、さらに、イン
バータＩ３１１、Ｉ３１２、Ｉ３１３、Ｉ３１４も全て
同一のサイズとしている。
１０１内のインバータＩ１１１（またはＩ１１２等）以
降の伝達経路の遅延時間は、全て同一である。また、従
来例および第１の実施例と同様、インバータＩ３０１、
Ｉ３０２、Ｉ３０３、Ｉ３０４は全て同一のサイズ、ト
ランジスタＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４は
全て同一のサイズ、トランジスタＭＮ３１、ＭＮ３２、
ＭＮ３３、ＭＮ３４は全て同一のサイズ、さらに、イン
バータＩ３１１、Ｉ３１２、Ｉ３１３、Ｉ３１４も全て
同一のサイズとしている。
【００７１】従って、Ｉ３０１からＩ３２１に至る経
路、Ｉ３０２からＩ３２１に至る経路、Ｉ３０３からＩ
３２１に至る経路、Ｉ３０４からＩ３２１に至る経路の
伝搬遅延時間は、全て同一となる。従って、以上から、
上記のＣは、１６通りの全ての伝達経路に対して、同一
の大きさになる。
路、Ｉ３０２からＩ３２１に至る経路、Ｉ３０３からＩ
３２１に至る経路、Ｉ３０４からＩ３２１に至る経路の
伝搬遅延時間は、全て同一となる。従って、以上から、
上記のＣは、１６通りの全ての伝達経路に対して、同一
の大きさになる。
【００７２】なお、本実施例の半導体遅延回路の、選択
信号と遅延時間の関係を、表４に示す。
信号と遅延時間の関係を、表４に示す。
【００７３】
【表４】
【００７４】従って、本実施例では、時間刻み１２０ｐ
ｓｅｃ、調整ステップ数１６の半導体遅延回路を実現し
ている。
ｓｅｃ、調整ステップ数１６の半導体遅延回路を実現し
ている。
【００７５】［実施例３］図５は、本発明の第３の実施
例の要部（インバータツリー回路部）を示す図である。
本実施例は、前述の各実施例で用いていたインバータツ
リー回路１０１の代わりに、インバータツリー回路１０
２を用いた、半導体遅延回路である。例えば、インバー
タツリー回路１０２を、２個（または４個）、直列接続
すれば、１６通り（または３２通り）の伝達経路が得ら
れる。なお、インバータツリー回路以外の回路構成につ
いては、前述の各実施例と同様の構成により実現できる
ことは明らかである。
例の要部（インバータツリー回路部）を示す図である。
本実施例は、前述の各実施例で用いていたインバータツ
リー回路１０１の代わりに、インバータツリー回路１０
２を用いた、半導体遅延回路である。例えば、インバー
タツリー回路１０２を、２個（または４個）、直列接続
すれば、１６通り（または３２通り）の伝達経路が得ら
れる。なお、インバータツリー回路以外の回路構成につ
いては、前述の各実施例と同様の構成により実現できる
ことは明らかである。
【００７６】本実施例のインバータツリー回路１０２
は、図５に示すように、ツリーの分岐の個数を２個から
３個に増やすことで、２段のインバータ列から成る伝達
経路の個数を２×２＝４個から、３×３＝９個に増やし
ている。但し、本実施例では、選択回路系を容易にする
ため、９個の経路のうち、８個を使用するように構成し
ている。このように、インバータツリー回路の中の伝達
経路の個数を増やすことにより、遅延時間の刻みを、前
述の各実施例より小さくすることができる。例えば、前
述の各実施例の時間刻みが１２０ｐｓｅｃであったのに
対し、本実施例では７０ｐｓｅｃ程度にすることができ
る。
は、図５に示すように、ツリーの分岐の個数を２個から
３個に増やすことで、２段のインバータ列から成る伝達
経路の個数を２×２＝４個から、３×３＝９個に増やし
ている。但し、本実施例では、選択回路系を容易にする
ため、９個の経路のうち、８個を使用するように構成し
ている。このように、インバータツリー回路の中の伝達
経路の個数を増やすことにより、遅延時間の刻みを、前
述の各実施例より小さくすることができる。例えば、前
述の各実施例の時間刻みが１２０ｐｓｅｃであったのに
対し、本実施例では７０ｐｓｅｃ程度にすることができ
る。
【００７７】なお、上述の各実施例では、ＩＮ、ＯＵ
Ｔ、Ｃ１等を外部端子として説明したが、実際の応用例
としては、ＤＲＡＭなどのＬＳＩの内部に、本発明の半
導体遅延回路を搭載する場合が多いものと考えられる。
また、本発明は、上述した各実施例に限定されるもので
なく、本発明の原理の準ずる種々の応用を含むことは勿
論である。
Ｔ、Ｃ１等を外部端子として説明したが、実際の応用例
としては、ＤＲＡＭなどのＬＳＩの内部に、本発明の半
導体遅延回路を搭載する場合が多いものと考えられる。
また、本発明は、上述した各実施例に限定されるもので
なく、本発明の原理の準ずる種々の応用を含むことは勿
論である。
【００７８】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００７９】（１）本発明の第１の効果は、遅延時間の
調整時間刻み幅を著しく小さくできる、ということであ
る。
調整時間刻み幅を著しく小さくできる、ということであ
る。
【００８０】その理由は、インバータツリー回路を構成
し、各インバータの相対サイズ（具体的には、トランジ
スタ寸法）を変えることによって、等時間間隔の複数の
伝達経路を形成している、からである。
し、各インバータの相対サイズ（具体的には、トランジ
スタ寸法）を変えることによって、等時間間隔の複数の
伝達経路を形成している、からである。
【００８１】（２）本発明の第２の効果は、遅延時間を
調整するステップ数を増やすことができる、ということ
である。
調整するステップ数を増やすことができる、ということ
である。
【００８２】その理由は、上述のインバータツリー回路
を、複数個、直列に接続することにより、伝達経路の個
数を増やすことができ、かつ、上述のように、時間刻み
幅が小さいことにより、ステップ数を増しても遅延時間
が増えすぎる、ことがないからである。
を、複数個、直列に接続することにより、伝達経路の個
数を増やすことができ、かつ、上述のように、時間刻み
幅が小さいことにより、ステップ数を増しても遅延時間
が増えすぎる、ことがないからである。
【００８３】（３）本発明の第３の効果は、インバータ
ツリー回路を、複数個、直列に接続した場合において
も、全ての伝達経路を等時間間隔にできる、ということ
である。
ツリー回路を、複数個、直列に接続した場合において
も、全ての伝達経路を等時間間隔にできる、ということ
である。
【００８４】その理由は、インバータツリー回路の中で
最も速い伝達経路の遅延時間を、 （時間刻み幅）×（インバータツリー内の伝達経路数） となるように、各インバータの相対サイズ（具体的に
は、トランジスタ寸法）を設定しているからである。
最も速い伝達経路の遅延時間を、 （時間刻み幅）×（インバータツリー内の伝達経路数） となるように、各インバータの相対サイズ（具体的に
は、トランジスタ寸法）を設定しているからである。
【図１】本発明の第１の実施例の要部構成を示す回路図
である。
である。
【図２】本発明の第１の実施例の選択信号発生部の回路
構成を示す図である。
構成を示す図である。
【図３】本発明の第２の実施例の要部構成を示す回路図
である。
である。
【図４】本発明の第２の実施例の選択信号発生部の回路
構成を示す図である。
構成を示す図である。
【図５】本発明の第３の実施例の要部構成を示す回路図
である。
である。
【図６】従来例の要部構成を示す回路図である。
【図７】従来例の選択信号発生部の回路構成を示す図で
ある。
ある。
【図８】インバータの相対サイズの定義を示す回路図で
ある。
ある。
【図９】インバータのｍ、ｔｐｄの定義を示す回路図で
ある。
ある。
【図１０】インバータのｍとｔｐｄの関係を示す図であ
る。
る。
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 外部制御信号 ＩＮ 入力 Ｉ１０１〜Ｉ１１４、Ｉ１２１〜Ｉ１２４、Ｉ１３１、
Ｉ２０１〜Ｉ２０６、Ｉ２１１〜Ｉ２１８、Ｉ３０１〜
Ｉ３０４、Ｉ３１０〜Ｉ３１４、Ｉ３２１、Ｉ１５０１
〜Ｉ５０８、Ｉ５１０〜Ｉ５１４、Ｉ５２１〜Ｉ５２
４、Ｉ５３１、Ｉ６０１〜Ｉ６０４、Ｉ６１１〜Ｉ６１
４、Ｉ７０１、Ｉ８０１、Ｉ８０２ インバータ回路 ＭＮ１１〜ＭＮ１４、ＭＮ３１〜ＭＮ３４、ＭＮ５１〜
ＭＮ５４ スイッチ回路用Ｎチャネル型トランジスタ ＭＮ７１ インバータ回路用Ｎチャネル型トランジスタ ＭＰ１１〜ＭＰ１４、ＭＰ３１〜ＭＰ３４、ＭＰ５１〜
ＭＰ５４ スイッチ回路用Ｐチャネル型トランジスタ ＭＰ７１ インバータ回路用Ｐチャネル型トランジスタ Ｎ２０１〜Ｎ２０８、Ｎ６０１〜Ｎ６０４ ＮＡＮＤ回
路 ＯＵＴ 出力 Ｓ１〜Ｓ４、Ｓ５〜Ｓ８、Ｓ１′〜Ｓ４′ 選択信号 １０１、１０２ インバータツリー回路 ６０１ 選択信号発生部
Ｉ２０１〜Ｉ２０６、Ｉ２１１〜Ｉ２１８、Ｉ３０１〜
Ｉ３０４、Ｉ３１０〜Ｉ３１４、Ｉ３２１、Ｉ１５０１
〜Ｉ５０８、Ｉ５１０〜Ｉ５１４、Ｉ５２１〜Ｉ５２
４、Ｉ５３１、Ｉ６０１〜Ｉ６０４、Ｉ６１１〜Ｉ６１
４、Ｉ７０１、Ｉ８０１、Ｉ８０２ インバータ回路 ＭＮ１１〜ＭＮ１４、ＭＮ３１〜ＭＮ３４、ＭＮ５１〜
ＭＮ５４ スイッチ回路用Ｎチャネル型トランジスタ ＭＮ７１ インバータ回路用Ｎチャネル型トランジスタ ＭＰ１１〜ＭＰ１４、ＭＰ３１〜ＭＰ３４、ＭＰ５１〜
ＭＰ５４ スイッチ回路用Ｐチャネル型トランジスタ ＭＰ７１ インバータ回路用Ｐチャネル型トランジスタ Ｎ２０１〜Ｎ２０８、Ｎ６０１〜Ｎ６０４ ＮＡＮＤ回
路 ＯＵＴ 出力 Ｓ１〜Ｓ４、Ｓ５〜Ｓ８、Ｓ１′〜Ｓ４′ 選択信号 １０１、１０２ インバータツリー回路 ６０１ 選択信号発生部
Claims (6)
- 【請求項１】入力からツリー状に分岐し分岐経路上には
インバータ回路が設けられ複数個（ｍ個）の出力に至る
ｍ個の伝達経路を有するインバータツリー回路を複数段
（ｎ段）備え、 前段の前記インバータツリー回路の複数個（ｍ個）の出
力のうちの一つが後段の前記インバータツリー回路の入
力に接続されることで、複数段（ｎ段）の前記インバー
タツリー回路が直列形態に接続されており、 前記各インバータツリー回路をＣＭＯＳで構成し、ＣＭ
ＯＳインバータの相対サイズを調整することで、前記ｍ
個の伝達経路の 遅延時間の差が等間隔とされ、前記各伝
達経路間の遅延時間の時間刻みはＣＭＯＳインバータ２
段分の伝搬遅延時間よりも小とされ、前記複数段（ｎ段）のインバータツリー回路の 複数個
（ｍ×ｎ個）の前記伝達経路の出力を、スイッチ回路に
よって、選択的に外部に伝達する、ように構成したこと
を特徴とする半導体遅延回路。 - 【請求項２】入力端子に入力端が接続された第１のイン
バータ回路と、 入力端が第１のインバータ回路の出力端に接続され、出
力端が第１のトランスファゲートを介して出力端子に接
続され、第１の電流駆動能力を具備した第２のインバー
タ回路と、 入力端が前記第１のインバータ回路の出力端に接続さ
れ、出力端が第２のトランスファゲートを介して前記出
力端子に接続され、前記第１の電流駆動能力と相違した
第２の電流駆動能力を具備した第３のインバータ回路
と、 前記第２のインバータ回路と前記第１のトランスファゲ
ートとの間に挿入された第４のインバータ回路と、 前記第３のインバータ回路と前記第２のトランスファゲ
ートとの間に挿入された第５のインバータ回路と、を備
え、前記第４のインバータ回路と前記第５のインバータ
回路とは同一の電流駆動能力を具備し、 前記入力端子に入力端が接続された第６のインバータ回
路と、 入力端が前記第６のインバータ回路の出力端に接続さ
れ、出力端が第３のトランスファゲートを介して前記出
力端子に接続され、第３の電流駆動能力を具備した第７
のインバータ回路と、 入力端が前記第６のインバータ回路の出力端に接続さ
れ、出力端が第４のトランスファゲートを介して前記出
力端子に接続され、前記第３の電流駆動能力と相違した
第４の電流駆動能力を具備した第８のインバータ回路
と、 入力端が前記第３のインバータ回路の出力端に接続さ
れ、出力端がオープンの第９のインバータ回路と、 を備えたことを特徴とする半導体遅延回路。 - 【請求項３】入力端子に入力端が接続された第１のイン
バータ回路と、 入力端が第１のインバータ回路の出力端に共通接続され
た第２、第３のインバータ回路と、 入力端が前記第２のインバータ回路の出力端に共通接続
された第４、第５のインバータ回路と、 入力端が前記第３のインバータ回路の出力端に共通接続
された第６、第７のインバータ回路と、 前記第４のインバータ回路の出力端と出力端子との間に
挿入された第１のトランスファゲートと、 前記第６のインバータ回路の出力端と前記出力端子との
間に挿入された第２のトランスファゲートと、 を備え、前記第５のインバータ回路は前記第２のインバ
ータ回路の出力端の負荷を与えるダミー回路であり、前
記第７のインバータ回路は前記第３のインバータ回路の
出力端の負荷を与えるダミー回路である、ことを特徴と
する半導体遅延回路。 - 【請求項４】前記第１乃至第３のインバータ回路は、そ
れぞれ第１乃至第３の電流駆動能力を有し、前記第１の
電流駆動能力の前記第２の電流駆動能力との比は、前記
第１の電流駆動能力の前記第３の電流駆動能力との比と
相違している、ことを特徴と する請求項３記載の半導体
遅延回路。 - 【請求項５】前記第４乃至第７のインバータ回路は、そ
れぞれ第４乃至第７の電流駆動能力を有し、前記第４と
第５の電流駆動能力を加算した値に対応する第１の値に
対する前記第２の電流駆動能力の比は、前記第６と第７
の電流駆動能力を加算した値に対応する第２の値に対す
る前記第３の電流駆動能力との比と相違している、こと
を特徴とする請求項３記載の半導体遅延回路。 - 【請求項６】入力端子と出力端子を備え、前記入力端子に入力端が共通接続されそれぞれ出力端を
有する第１、第２のインバータ回路を含む第１インバー
タ群と、 入力端が前記第１のインバータ回路の前記出力端に共通
接続されそれぞれ出力端を有する第３、第４のインバー
タ回路と、入力端が前記第２のインバータ回路の前記出
力端に共通接続されそれぞれ出力端を有する第５、第６
のインバータ回路とを含む第２インバータ群と、 選択信号に応じて前記第３乃至第６のインバータ回路の
前記出力端の一つを前記出力端子に電気的に接続する選
択回路と、を備えたことを特徴とする半導体遅延回路。
Priority Applications (4)
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|---|---|---|---|
| JP11641597A JP3175634B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体遅延回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11641597A Expired - Fee Related JP3175634B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体遅延回路 |
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| KR100416793B1 (ko) * | 2001-04-03 | 2004-01-31 | 삼성전자주식회사 | 메모리 디바이스의 셀 리스토어 타임 컨트롤 장치 |
| US7629856B2 (en) * | 2006-10-27 | 2009-12-08 | Infineon Technologies Ag | Delay stage, ring oscillator, PLL-circuit and method |
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| JP2731875B2 (ja) * | 1991-07-31 | 1998-03-25 | 株式会社アドバンテスト | 可変遅延回路 |
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| JPH10290147A (ja) * | 1997-04-14 | 1998-10-27 | Mitsubishi Electric Corp | 遅延量可変回路 |
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1997
- 1997-04-18 JP JP11641597A patent/JP3175634B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-08 US US09/056,643 patent/US6130567A/en not_active Expired - Fee Related
- 1998-04-16 KR KR1019980013545A patent/KR100309636B1/ko not_active IP Right Cessation
- 1998-04-16 CN CN98101398A patent/CN1132311C/zh not_active Expired - Fee Related
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| KR100309636B1 (ko) | 2001-12-17 |
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| JPH10294655A (ja) | 1998-11-04 |
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