CN1197330A - 半导体延迟电路 - Google Patents

Abstract

本发明提供的半导体延迟电路能实现精细的延迟时间调整间隔,且能设置许多调整级。每个都具有多个传播路径的多个反相器树形电路串联连接,其中的多个传播路径具有相同间隔的不同延迟时间,而传播路径的输出由开关电路选择性地向外部传输。

Description

半导体延迟电路

本发明涉及半导体延迟电路，特点涉及具有把输出信号的延迟时间调整到所要求值功能的半导体延迟电路。

近年来，随着半导体技术的发展，半导体集成电路(LSI)的工作速度不断提高。例如，已经研制了具有200MHz或更高工作时钟频率的动态随机存取存储器(DRAM)，并且希望具有400MHz或更高工作时钟频率的DRAM在不久的将来成为现实。

随着半导体集成电路工作速度的提高，印刷电路板上的信号传播延迟变得越来越重要了。例如，如果一个系统中包含诸如CPU的逻辑LSI和多个DRAM安装在印刷电路板上，则逻辑LSI和各个ORAM之间的距离一般不相同。因此，从各个DRAM到逻辑LSI的传播延迟时间互不相同。所以，由于传播延迟时间的差别，就会出现这样的问题；DRAM的工作速度越高，则使输出定时的裕度越小。例如，由于信号定时的偏差，有可能导致某一DRAM的错误工作。

为解决该问题的措施之一，考虑调整半导体集成电路中的延迟时间。例如，在上述情况下，可以通过分别将PRAM的延迟时间调整到所要求值来校正时间偏差。

各种各样由于调整延迟时间的技术已经提出了。例如，日本专利申请特许公开No.H2-139957所公开的半导体集成电路，其中n个串联延迟电路与输入端相连，而从各个延迟电路获得的输出或者从多个延迟电路的每个获得的输出，输送给选择器，并且选择其中的一个输出，从而根据从控制端获得的控制信号来调整输出到内部电路的延迟时间。

另外一个例子，例如，日本专利申请特许公开No.H8-274601公开了一种通过下述方法调整延迟时间的电路，该方法为：将多个串联延迟电路的输出作用于选择器，并选择其中的一个，将输入到延迟调整端的信号输入触发器并与延迟电路的一个输出同步，该延迟电路的延迟时间作为选择器的选择信号是最长的。

这些现有技术存在下列问题：即第一个问题是，精细调整延迟时间非常困难。这是因为，由于多个这样的延迟电路串联连接，所以不可能使延迟输出之间的差别比对应于构成延迟电路的两串联反相器的延迟时间小。

第二个问题是，不可能充分增加调整级的数量。原因是，由于根据第一个问题不可能精细调整延迟时间，因此当调整级的数量增加时，最长的延迟时间就太长了。

因此，本发明的一个目的是提供能精细调整延迟时间的半导体延迟电路。

本发明另一目的是提供能够在不增加最长延迟时间的情况下而使调整级的数量符合要求的半导体延迟电路。

本发明的半导体延迟电路包括：具有耦合到输入端的输入节点和输出节点的第一反相器电路；具有耦合到所述第一反相器的所述输出节点的输入节点和通过第一转换门(transfer gate)耦合到输出端的输出节点的第二反相器电路，所述第二反相器电路具有第一电流驱动能力；以及具有耦合到所述第一反相器的所述输出节点的输入节点和通过第二转换门耦合到所述输出端的输出节点的第三反相器电路，所述第三反相器电路具有不同于所述第一电流驱动能力的第二电流驱动能力。

下面参照附图对本发明进行详细说明，从而使本发明的上述和其它目的、特点、和优点得以明确，其中：

图1是表示根据本发明的第一实施例的半导体延迟电路的电路图；

图2是表示用在第一实施例的半导体延迟电路中的选择信号发生器的电路图；

图3是根据本发明第二实施例的半导体延迟电路的电路图；

图4是表示用在第二实施例的半导体延迟电路中的选择信号发生器的电路图；

图5是图4中所示选择信号发生器601的电路图；

图6是根据本发明第三实施例的半导体延迟电路的电路图；

图7是现有技术半导体延迟电路的电路图；

图8是表示反相器的相对尺寸的定义的电路图；

图9是表示反相器的m和tpd的定义的电路图；

图10是表示反相器的m和tpd之间的关系曲线图；

图11是图5中所示选择信号发生器601的真实表；

图12是图2中所示选择信号发生器的真实表；

图13是表示根据本发明第一实施例的半导体延迟电路中的各个选择信号和延迟的量之间的关系表；以及

图14是表示根据本发明第二实施例的半导体延迟电路中的各个选择信号和延迟的量之间的关系表。

在说明根据本发明的半导体延迟电路之前，先描述常规半导体延迟电路的例子。与该例子相比，显然根据本发明的半导体延迟电路具有很大优势。

图7表示根据该例的半导体延迟电路的电路结构图。在这个半导体延迟电路中，反相器的数量取决于所选择的选择信号S1，S2，S3或S4，即“H”电平，因此从输入信号到输出信号的传播延迟时间取决于被选择的选择信号。

图7中圆圈标号1，2，3附于反相器I501到I508和I510到I514上。例如：圆圈标号1附于反相器I501上，圆圈标号2附于反相器I502上，圆圈标号3附于反相器I511上。为方便起见，每个圆圈标号表示构成相应反相器的晶体管的相对栅宽度。

参见图8，由20m栅宽度的P沟道晶体管MP71和10m栅宽的N沟道晶体管MN71构成的CMOS反相器具有单位反相器尺寸，而其它反相器的尺寸“x”通过与该单位尺寸相比较而确立。“x”则被称作“相对尺寸”。例如具有相对尺寸x＝1.5的反相器包括栅宽为30m的P沟道晶体管和栅宽为15m的N沟道晶体管。

顺便提及，图8所示反相器中，P沟道晶体管的电流驱动能力与N沟道晶体管的电流驱动能力的比率为1∶2。即：为了使在反相器的输出上升时的传播延迟时间等于其下降时的传播延迟时间，则所选择的P沟道晶体管的栅宽Wp和N沟道晶体管的栅宽Wn的比率为2∶1。一般情况下，为使P沟道晶体管的电流驱动能力和N沟道晶体管的电流驱动能力的比率为1∶r，则P沟道晶体管和N沟道晶体管的栅宽比率应为r∶1。

图9表示包括具有相对尺寸x的反相器I801和与反相器I801串联并且具有相对尺寸mx的反相器I802的电路。图9中，反相器I801的传播延迟时间用tpd表示。

另外，图10表示图9中定义的m和tpd之间的关系。众所周知，一般情况下，m与下一级的尺寸的比率越大，则容性负载的充电(放电)时间就越长，即：延迟时间tpd越长，而m和tpd之间越接近于线性关系，如图10中所示。m和tpd之间的关系一般取决于MOS晶体管的工作特性，图10表示其中的一个例子。例如，当减少晶体管的栅极长度(沟道长度)时，晶体管的工作特性提高，对于相同的m来说，则tpd变小。

再参见图7，由于反相器I501的相对尺寸是1，反相器I502的相对尺寸是2，则反相器I501的相对尺寸和反相器I502的相对尺寸比率为1∶2。因此，在图10中，m＝2时，反相器I501的传播延迟时间tpd为200psec。另外，由于反相器I502的负载是反相器I503和I511，反相器I503(m＝3)和反相器I511(m＝1)的相对尺寸的和为1+3＝4，所以反相器I502的相对尺寸与反相器I503和I511的相对尺寸比率为2∶4＝1∶2。

因此，反相器I502的延迟时间与反相器I501的延迟时间相同，即：200psec。同样，反相器I503到I508的延迟时间也分别为200psec。顺便提及，为将反相器I508的tpd调整为与其它反相器的相等的负载，调整提供了反相器I510。

下面说明由选择信号S1到S4控制的开关电路。图7中，假设晶体管MP51，MP52，MP53和MP54的尺寸相同。而且还假设晶体管MN51，MN52，MN53和MN54的尺寸也相同。另外，假设反相器I521，I522，I523和I524的尺寸也相同。在这种结构中，从反相器I511到反相器I531的路径，从反相器I513到反相器I531的路径以及从反相器I514到反相器I541的路径的传播延迟时间是相同的。为方便起见，这个传播延迟时间用A(psec)表示。

在选择信号S1被选择时，从输入端IN到输出端OUT的总传播延迟时间为反相器I501，I502，I511到I531的延迟时间的总和，表示如下。

200+200+A＝400+A(psec)

在选择信号S2被选择时，从输入端IN到输出端OUT的总传播延迟时间为反相器I501，I502，I503，I504和I512到I531的延迟时间的总和，表示如下。

200+200+200+200+A＝800+A(psec)

同样，在选择信号S3被选择时，总传播延迟时间是1200+A(pse)，而当选择信号S4被选择时，总传播延迟时间是1600+A(psec)。

因此，通过切换从S1到S2和S3到S4的选择信号，而使延迟时间以400psec的间隔逐步增长。即，可以设置400psec间隔的延迟时间，它对应于两个反相器。

下面参照附图详细描述根据本发明优选实施例的半导体延迟电路。

图1表示根据本发明第一实施例的半导体延迟电路的结构，而图2表示本发明第一实施例中的选择信号发生器的电路结构。

如图2所示的选择信号发生器电路根据外部控制信号C1到C3产生选择信号S1到S8。

图12表示对应外部控制信号C1到C3的逻辑电平的8种组合的选择信号S1到S8的逻辑电平。从图12中清楚可见，对于外部控制信号C1到C3的每种组合来说，选择信号S1到S8中仅有一个是“H”电平。

下面将描述图1中所示延迟电路的初级反相器树形电路101的每个反相器的传播延迟时间tpd。图1中，附于各个反相器的圆圈标号表示其相对尺寸，如上所述。

参见图1，反相器I201的相对尺寸为0.9，反相器I102和I103的相对尺寸分别为1.5和1。因此，相对尺寸的比率为0.9∶(1.5+1)＝0.9∶2.5＝1∶2.8，即m＝2.8，而从图10中可得出tpd＝240psec。

同样，对于反相器I103来说，该反相器与负载的相对尺寸的比率为1∶(2.2+3)＝1∶5.2，其中负载是反相器I107和I112。这样，m＝5.2，结果tpd＝360psec。

通过对反相器I104，I105和I106进行同样计算，得到tpd＝350psec，370psec和490psec。

此外，对反相器I102来说，其负载是反相器I111和反相器I101和I104，其中反相器I101和I104构成具有与前述反相器树形电路相同结构的下一个反相器树形电路101。因此，反相器I102本身与负载的相对尺寸比率为1.5∶(3+0.9+0.3)＝1.5∶4.2＝1∶2.8，结果tpd＝240psec。

与现有技术相同，在由选择信号控制的开关电路中，假设晶体管MP11，MP12，MP13和MP14的尺寸相同，晶体管MN11，MN12，MN13和MN14的尺寸相同，而反相器I121，I122，I123，I124的尺寸也相同。因此，从反相器I111到反相器I131的路径，从反相器I112到反相器I131的路径以及从反相器I114到反相器I131的路径的传播延迟时间是相同的。为方便起见，这个传播延迟时间将用(psec)表示。

所以，当选择信号S1被选择时，即，在选择信号S1是高电平时，从输入端IN到输出端OUT的总传播延迟时间为反相器I101，I102，I111到I131的延迟时间的总和，表示如下。

240+240+B＝480+B(psec)

同样，当选择信号S2被选择时，从输入端IN到输出端OUT的总传播延迟时间为反相器I101，I103，I112到I131的延迟时间的总和，结果如下：

240+360+B＝600+B(psec)

当选择信号S3被选择时，总传播延迟时间为反相器I104，I105，I113到I131的延迟时间的总和，结果如下：

350+370+B＝720+B(pse)

并且当选择信号S4被选择时，反相器I104，I106，I114到I131的延迟时间的总和为：

350+490+B＝840+B(psec)

当选择信号S5被选择的情况下，信号从输入端IN经过反相器I101和I102并经过下一个反相器树形电路的反相器I101，I102，I111到达输出端OUT。

因此，总的传播延迟时间为：

240+240+240+240+B＝960+B(psec)

对选择信号S6，S7和S8进行同样的计算，其结果如下：

240+240+240+360+B＝1080+B(Pse)

240+240+350+370+B＝1200+B(psec)

240+240+350+490+B＝1320+B(psec)

在图1中，最右端的反相器I110是用于调整负载的。

图13是列出了计算结果。

从图13中清楚可见，在选择信号从S1经过S2和S7到S8切换时，总延迟时间以120(psec)的间隔逐步增长。换言之，延迟时间能以间隔120进行调整。即，与现有技术延迟电路的间隔400(psec)相比，本发明的延迟电路的调整间隔基本上减到30％。

从上面的描述清楚可见，本发明的延迟电路中，反相器树形电路101具有四个传播路径，每个传播路径由两个反相器构成，并且能通过调整各个反相器的相对尺寸以120(psec)的小间隔调整其延迟时间。此外，通过串联连接两反相器树形电路，可以增加调整级的数量。另外，为使在选择信号S4被选择时和选择信号S5被选择时的延迟时间的调整间隔同样为120(psec)，各个反相器的相对尺寸应设置成使反相器I101和I102的延迟时间的和为480psec，即为120psec的四倍。

一般情况下，通过反相器的相对尺寸(即，晶体管尺寸)设置成使(反相器树形电路的传播路径的最短延迟时间)＝(延迟时间间隔)(反相器树形电路中的传播路径的数量)，就可以在即使多个反相器树形电路串联连接的情况下，也能以相同的间隔调整所有传输路径的延迟时间。

当上述等式用于本实施例时，可以证实延迟时间为480(psec)＝120(psec)×4。

如上所述，各个反相器的相对尺寸的设计相对比较简单。特别是，负载反相器I107，I108和I109的相对尺寸可以根据其它反相器的相对尺寸自由设置。因此，只要其它反相器的相对尺寸设置适当，则该设计就很简单。

在实际设计中，必须考虑连接在各个反相器之间的金属布线的寄生电容的影响。因此，通过使用诸如电路模拟器SPICE的模拟器可以提高设计准确度。但是，当然也可以在基本设计中使用上述方法。

下面说明根据本发明第二实施例的半导体延迟电路。

表示根据第二实施例的半导体延迟电路的主要部分，而图4则表示第二实施例中的选择信号发生器的电路结构。

参见图4，选择信号发生器由两电路601构成，每个电路根据两个外部控制信号可以产生四个选择信号。图4中，左边电路601根据外部控制信号C1和C2输出选择信号S1到S4，右边电路601根据外部控制信号C3和C4输出选择信号S1′到S4′。

图5表示产生图4中所示选择信号S1到S4或S1′到S4′的选择信号发生器601的电路结构。从图5中看出，选择信号发生器601是一种解码器电路，如图11所示，根据外部控制信号C1和C2的逻辑电平(“H”或“L”)的组合来确定选择信号S1到S4中哪个为“H”电平。图11是表示图5中所示解码器电路的逻辑真实表。例如，当外部控制信号C1＝“H”，而外部控制信号C2＝“L”时，选择信号S2＝“H”，选择信号S1＝选择信号S3＝选择信号S4＝“L”，由此选择选择信号S2。对外部控制信号C1′和C2′与选择信号S1′到S4′的关系来说，同样如此。

因此，根据外部控制信号C1，C2，C3和C4的逻辑电平的组合，选择信号S1到S4中只有一个为“H”电平，选择信号S1′到S4′中也只有一个为“H”电平。

现在参照图3说明根据本发明第二实施例的半导体延迟电路。在第二实施例中，四个如图1所示的反相器树形电路101串联连接。另外，在图3中，负载调整反相器I310与这些反相器树形电路的串联连接的右侧端相连。

选择信号S1到S4共同输入到四个反相器树形电路101中。每个反相器树形电路101的四个输出连在一起并连接到反相器I301(或I302，I303或I304)的输入端。

反相器I301的输出与接收选择信号S1′的开关电路相连，该开关电路由P沟道晶体管MP31，N沟道晶体管MN31和反相器I311构成。反相器I302到I304的输出分别与由选择信号S2′等控制的开关电路相连。

最后，开关电路的输出连在一起并通过反相器I321输出到输出端OUT。

如上所述，由于只能选择选择信号S1到S4中的一个，并只能选择选择信号S1′到S4′中的一个，所以16(4×4)条传播路径中只有一个与输出端OUT相连。例如，当选择了选择信号S2和S2′时，从图3中的左端穿过第三反相器树形电路101的第二输出(穿过图3中所示位置)的传播路径到达输出端OUT。

在后一情况下，通过与第一实施例相同的计算得出从输入端IN到输出端OUT的总延迟时间为：

240+240+240+240+350+370+C＝1680+C(psec)

其中C是从反相器树形电路101中的反相器I111穿过MOS晶体管MP11(或MP12等)和MOS晶体管MN11(或MN12等)到反相器I321的传播延迟时间和从反相器I301(或I302等)穿过MOS晶体管MP31(或MP32等)，和MOS晶体管MN31(或MN32等)到反相器I321的传播延迟时间的总和。

如上所述，反相器I111(或I112等)之后的传播路径的延迟时间是相同的。而且，反相器I301，I302，I303和I304的尺寸相同，晶体管MP31，MP32，MP33和MP34的尺寸相同，晶体管MN31，MN32，MN33，MN34的尺寸相同，以及反相器I311，I312，I313和I314的尺寸相同，与第一实施例中一样。

因此，从反相器I301到反相器I321，从反相器I302到反相器I321、从反相器I303到反相器I321，以及从反相器I304到反相器I321的传播路径的传播延迟时间相同。这样，就能通用于所有的16条传播路径。

图14表示根据第二实施例选择信号和半导体延迟电路的延迟时间的关系。

因此，根据本实施例，半导体延迟电路具有以120psec间隔的16个调整级。

下面说明根据本发明第三实施例的半导体延迟电路。

图6表示本发明第三实施例的主要部分(反相器树形电路)。虽然图6中只示出了一个反相器树形电路102，但通过串联连接两个(或四个)反相器树形电路102可得到16(或32)条传播路径。除了反相器树形电路102以外，其它电路结构与第一或第二实施例的相同。

如图6所示，反相器树形电路102的每个分支点分出3个分支，从而具有9(3×3)条传播路径。然而在本例中，为使选择电路系统的结构简单化，只使用了9条传播路径中的8条。通过用该方式增加反相器树形电路的传播路径的数量，可以使延迟时间调整的间隔比第一或第二实施例中的小。例如，在第三实施例中所得到的延迟时间调整间隔可以是70psec，这显然比第一或第二实施例中的120psec小。

在上述实施例中，虽然控制信号C1等是从外端供应的，但这种信号不限于这样的外部信号，还可以是由例如DRAM的LSI内部产生的信号。同样，输入端和输出端OUT可以是内部节点。本发明不限于上述实施例，应该注意到各种改进都应落入本发明的范围内。

如上所述，本发明具有如下效果：

本发明的第一效果是，可以基本上减小延迟时间调整间隔。

这是因为，具有相同间隔的不同延迟时间的多个传播路径是通过构造一个反相树形电路并改变反相器树形电路的各个反相器的相对尺寸(晶体管尺寸)而形成的。

本发明的第二效果是，可以增加延迟时间调整级的数量。

这是因为，由于传播路径的数量能够通过串联连接的多个反相器树形电路而增加，因此即使在延迟时间调整级的数量增加的情况下，延迟时间也没有增加，而且延迟时间调整间隔变小了。

本发明的第三效果是，当多个反相器树形电路串联连接时，可以使所有传播路径的不同的延迟时间具有相同的间隔。

这是因为，各个反相器的相对尺寸(晶体管尺寸)设置得使反相器树形电路中的传播路径的最短延迟时间为：(延迟时间调整间隔)×(反相器树形电路中传播路径的数量)。

Claims (6)

1.一种半导体延迟电路，包括：

具有耦合到输入端的输入节点和输出节点的第一反相器电路；

具有耦合到所述第一反相器电路的所述输出节点的输入节点和经过第一转换门耦合到输出端的输出节点的第二反相器电路，所述第二反相器电路具有第一电流驱动能力；以及

具有耦合到所述第一反相器电路的所述输出节点的输入节点和经过第二转换门耦合到所述输出端的输出节点的第三反相器，所述第三反相器具有不同于所述第一电流驱动能力的第二电流驱动能力。

2.如权利要求1的半导体延迟电路，还包括：置于所述第二反相器电路和所述第一转换门之间的第四反相器电路和置于所述第三反相器电路和所述第二转换门之间的第五反相器，每个所述第四和第五反相器电路具有相同的电流驱动能力。

3.如权利要求1的半导体延迟电路，还包括：具有耦合到所述输入端的输入节点和输出节点的第六反相器电路；

具有耦合到所述第六反相器电路的所述输出节点的输入节点和经过第三转换门耦合到所述输出端的输出节点的第七反相器，所述第七反相器电路具有第三反相器电流驱动能力；以及

具有耦合到所述第六反相器电路的所述输出节点的输入节点和经过第四转换门耦合到所述输出端的输出节点的第八反相器，所述第八反相器具有不同于所述第三驱动能力的第四电流驱动能力。

4.如权利要求2的半导体延迟电路，还包括具有耦合到所述第三反相器电路的所述输出节点的输入节点和输出节点的第九反相器电路，所述第九反相器电路的所述输出节点电开路。

5.一种半导体延迟电路，包括：

具有耦合到输入端的输入节点和输出节点的第一反相器电路；

具有耦合到所述第一反相器电路的所述输出节点的输入节点和输出节点的第二反相器电路，所述第二反相器电路具有第一栅极电容；

具有耦合到所述第一反相器电路的所述输出节点的输入节点和输出节点的第三反相器电路，所述第三反相器电路具有第二栅极电容；

具有耦合到所述第二反相器电路的所述输出节点的输入节点和输出节点的第四反相器电路，所述第四反相器电路具有第三栅极电容；以及

具有耦合到所述第三反相器电路的所述输出节点的输入节点和输出节点的第五反相器电路，所述第五反相器电路具有第四栅极电容；

所述第一和第三栅极电容之间的比率不同于所述第二和第四栅极电容的比率。

6.如权利要求5的半导体延迟电路，其中所述第四反相器电路的所述输出节点经过第一转换门耦合到输出端，所述第五反相器电路的所述输出节点通过第二转换门耦合到所述输出端。

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