CN110557013A - Pwm死区时间控制系统 - Google Patents

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Abstract

本发明特别涉及一种PWM死区时间控制系统，包括可控充放电电流生成模块、死区时间产生模块以及逻辑电路模块；可控充放电电流生成模块的输出端用于生成与电源电压相关的多组充放电电流源并输出给死区时间产生模块；死区时间产生模块的输入端接收原始PWM信号，并根据多组充放电电流源给其内部电容充放电从而输出带有延迟时间的延迟信号至逻辑电路模块；逻辑电路模块对原始PWM信号和延迟信号进行逻辑运算后输出至全桥或半桥栅极驱动芯片。这里利用模拟电路实现了PWM死区时间的产生、可控，该系统控制简单，摆脱了额外的软件开销；使用一路延时通路结合逻辑控制的方法，无需采用多路延迟电阻、电容，降低了硬件成本，同时本装置具有很高的电源稳定性。

Description

PWM死区时间控制系统
技术领域
本发明涉及电子技术领域，特别涉及一种PWM死区时间控制系统。
背景技术
功率器件一般都会因为结电容而产生开启/关闭时候的延迟效应，这种延迟效应可能导致前后功率器件同时开启，进而造成大电流损坏设备的情况，死区时间正是PWM为了避免前后功率器件同时开启而设计的保护时间。如果死区时间过小，依然存在由于片间差异造成大电流的风险；如果死区时间过大，则会降低功率器件的效率。
一个常用的功率器件的控制系统，例如无线充电控制、电机控制，通常包含微控制器(MCU)、全桥或半桥栅极驱动芯片和功率器件，PWM死区控制可以由MCU或者栅极驱动芯片完成。通常情况，栅极驱动芯片的死区由外接电阻进行设置或者由芯片内部产生一个固定的死区时间，例如瑞萨公司的全桥控制芯片HIP4081由外接电阻控制死区时间，德州仪器公司的半桥控制芯片LM5109B则不支持外接电阻死区控制。这种方案缺点明显：额外的电阻增加了成本，死区时间控制失去灵活性。另外一种控制方法，是通过软件方法由MCU产生带死区时间的PWM，但该方法需要复杂的程序支持，消耗MCU资源，并且根据需求调整死区时间也更加复杂，甚至存在程序错乱造成死区时间失效的风险。东南大学于2013年4月8日申请的实用新型专利《一种调节死区时间及高低电平的脉冲宽度调制波转换电路》(申请号：201320170513.8)中，公开了一种较为灵活的死区控制方法，然而该方案中需要多个比较器、多个电阻电容延时单元以及两路分压电阻电路，电路成本较高。
发明内容
本发明的目的在于提供一种PWM死区时间控制系统，成本低，易于控制，且能实现稳定准确的死区时间控制。
为实现以上目的，本发明采用的技术方案为：一种PWM死区时间控制系统，包括可控充放电电流生成模块、死区时间产生模块以及逻辑电路模块；所述的可控充放电电流生成模块的输出端用于生成与电源电压相关的多组充放电电流源并输出给死区时间产生模块；死区时间产生模块的输入端接收原始PWM信号，并根据多组充放电电流源给其内部电容充放电从而输出带有延迟时间的延迟信号至逻辑电路模块；逻辑电路模块对原始PWM信号和延迟信号进行逻辑运算后输出至全桥或半桥栅极驱动芯片。
与现有技术相比，本发明存在以下技术效果：这里主要利用模拟电路实现了PWM死区时间的产生、可控，该系统控制简单，摆脱了额外的软件开销；使用一路延时通路结合逻辑控制的方法，无需采用多路延迟电阻、电容，从而降低了硬件成本，同时本装置具有很高的电源稳定性，使用起来非常可靠。
附图说明
图1是本发明的原理框图；
图2是本发明中电流生成单元的电路图；
图3是本发明中死区时间产生模块的电路图；
图4是本发明中逻辑电路模块的电路图；
图5是本发明输入输出信号的波形图。
具体实施方式
下面结合图1至图5，对本发明做进一步详细叙述。
参阅图1，一种PWM死区时间控制系统，包括可控充放电电流生成模块、死区时间产生模块以及逻辑电路模块；所述的可控充放电电流生成模块的输出端用于生成与电源电压相关的多组充放电电流源并输出给死区时间产生模块；死区时间产生模块的输入端接收原始PWM信号，并根据多组充放电电流源给其内部电容充放电从而输出带有延迟时间的延迟信号至逻辑电路模块；逻辑电路模块对原始PWM信号和延迟信号进行逻辑运算后输出至全桥或半桥栅极驱动芯片。这里主要利用模拟电路实现了PWM死区时间的产生、可控；该方法控制简单，摆脱额外的软件开销，降低了硬件成本；同时，这种设计具有很高的电源稳定性产生的死区时间稳定准确。相比背景技术中提及的电路，本发明避免使用多个比较器，避免使用一路延时单元，避免多个延时电阻，从而进一步降低成本。本发明采用实时跟踪电源变化的充放电电流使得死区控制具有很高的电源噪声抑制能力，进而使得采用反相器即可达到较准确的死区时间控制，从而避免使用多个比较器；使用可缩放的充放电电流，避免了采用多个大电阻来实现死区控制，从而减少了电阻面积，降低了成本；使用一路延时通路结合逻辑控制的方法，避免了采用多路延时电阻、电容，从而降低了成本。
优选地，所述的死区时间产生模块包括由4N个延迟单元串联而成；可控充放电电流生成模块包括4N个电流生成单元，每个电流生成单元生成充电电流Icharge和放电电流Idischarge并输出至每个延迟单元。这里的N为设计参数，为整数，可以依据延迟时间需求增大或减小，设置4N个延迟单元和电流生成单元后，就可以通过调整N的数值来调节延迟时间，使用起来更方便，本发明中优选地，N取值为1。
参阅图2，电流生成单元的结构有很多，本发明中优选地，所述的电流生成单元包括电阻R1、R2、R3以及运算放大器以及PMOS管MP1、MP2、MP6以及NMOS管MN1、MN5、MN6；电阻R1和R2串联在电源和地之间构成分压电路，电阻R1和R2之间引出一条支路与运算放大器的正相输入端相连，运算放大器的输出端与NMOS管MN1的栅极相连，NMOS管MN1的源极、电阻R3的一端以及运算放大器的反相输入端相连通，电阻R3的另一端接地，NMOS管MN1的漏级、PMOS管MP1的漏级和栅极、PMOS管MP2和MP6的栅极相连通，PMOS管MP1和MP2的源极接电源，PMOS管MP2的漏级、NMOS管MN5的漏级和栅极、NMOS管MN6的栅极相连通，NMOS管MN5的源极接地，PMOS管MP6的源极接电源、漏级与PMOS管MP4的源极相连，NMOS管MN6的源极接地、漏级与NMOS管MN3的源极相连。
通过电阻R1和R2对电源进行分压得到参考电压VREF，VREF计算公式如下：
然后利用电流镜结构将电流镜像到PMOS管MP2得到IREF，IREF计算公式如下：
再利用电流镜结构镜像得到充电电流Icharge和放电电流Idischarge。
为了提高充放电电流源的可控性，本发明中优选地，所述电流生成单元中的PMOS管MP1、MP2、MP6单根管子尺寸相同且个数比为1∶1∶m，NMOS管MN5、MN6单根管子尺寸相同且个数比为1∶m；可控充放电电流生成模块接收2位的DeadZn[1∶0]控制信号用于控制m的值。由此可以得到充放电电流计算公式如下：
参阅图3，延迟单元的结构有很多种，本发明中优选地，所述的延迟单元包括PMOS管MP3、MP4、MP5以及NMOS管MN2、MN3、MN4以及电容C；PMOS管MP3的栅极和NMOS管MN2的栅极相连并作为延迟单元的输入端，PMOS管MP3的漏极、NMOS管MN2的漏极、PMOS管MP4的栅极以及NMOS管MN3的栅极相连通，PMOS管MP4的漏极、NMOS管MN3的漏极、PMOS管MP5的栅极、NMOS管MN4的栅极以及电容C的一端相连通，PMOS管MP5的漏极和NMOS管MN4的漏极相连并作为延迟单元的输出端，PMOS管MP3、MP5的源极接电源，NMOS管MN2、MN4的源极以及电容C的另一端接地，电流生成单元生成充电电流Icharge和放电电流Idischarge分别连接PMOS管MP4的源极和NMOS管MN3的源极；第一个延迟单元的输入端接收原始PWM信号，其他延迟单元的输入端与前一个延迟单元的输出端相连，第2N个延迟单元和第4N个延迟单元的输出端分别输出延迟信号PWM_half_DLY和PWM_DLY至逻辑电路模块。
输入信号PWM_IN是需要产生死区时间的PWM信号，经过MP3、MN2构成的反相器取反之后输入到MP4和MN3的栅极；当PWM_IN为1的时候，MP4打开，MN3关闭，上方Icharge给电容C充电；当PWN_IN为0的时候，MP4关闭，MN3打开，下方Idischarge给电容C放电。电容C上的电压给到由MP5、MN4构成的反相器，电流给电容充放电会使电压缓慢变化，不会立刻达到反相器的翻转电压，也就不会立刻翻转。只有电容上的电压达到翻转电压的时候，由MP5、MN4构成的反相器才会输出翻转信号，因此这里会产生一个延迟时间。反相器的翻转电平为K·VDD，K由反相器的P管MP5和N管MN4的尺寸大小来决定，通常将其设置在0.5左右，根据电荷守恒可知：
Icharge·T＝Idischarge·T＝C·K·VDD；
通过上式得到1个延迟单元充电和放电造成的延迟时间T：
从上式可以知道，延迟时间T是与电源电压VDD无关的函数。值得注意的是，实际情况中充电和放电时间并不能保证完全一致，本发明中为了保证输入信号的上升沿和下降沿经过死区时间产生模块后的延迟时间一致，将每组延迟单元的逻辑特性设计为反相特性，这样前一组的输入上升沿会是后一组的输入下降沿，前一组的输入下降沿会是后一组的输入上升沿；因此无论是输入信号的上升沿还是下降沿，每经过两个延迟单元后，产生的延迟时间是一致的。输入信号经过4N组延迟单元后，可以得到输出信号PWM_DLY，该信号相对PWM_IN的总的延迟时间t如下：
从第2N个延迟单元输出一个与PWM_IN同相的信号PWM_half_DLY，根据前面推导可知延迟时间为0.5t；因此PWM_half_DLY上升沿和下降沿对准PWM_DEADTIME低电平的中间位置。
参阅图4，同样逻辑电路模块的结构也有很多种，本发明中优选地，所述的逻辑电路模块按如下步骤进行逻辑处理：(S1)对原始PWM信号PWM_IN和死区时间产生模块输出的PWM_DLY进行“同或”逻辑处理得到PWM死区信号PWM_DEADTIME；(S2)将死区时间产生模块输出的PWM_half_DLYPWM和死区信号PWM_DEADTIME进行“与”逻辑处理得到PWM_A；(S3)将死区时间产生模块输出的PWM_half_DLYPWM进行“取反”逻辑处理后再和死区信号PWM_DEADTIME进行“与”逻辑处理得到PWM_B。对信号进行逻辑处理是很成熟的技术，可以直接使用各种逻辑门电路来实现，具体地，对于以上处理逻辑，可采用如下电路：所述的逻辑电路模块包括同或门电路、第一与门电路、非门电路和第二与门电路；第4N个延迟单元的输出端和同或门电路的一个输入端相连，同或门电路的另一个输入端接收原始PWM信号，同或门电路的输出端与第一与门电路、第二与门电路的输入端相连，第2N个延迟单元的输出端分别和第一与门电路的另一个输入端、非门电路的输入端相连，同或门电路的输出端输出的即为步骤S1中的PWM死区信号PWM_DEADTIME，第一与门电路的输出端输出的即为步骤S2中的PWM_A信号，第二与门电路的输出端输出的即为步骤S3中的PWM_B信号。这里的PWM_A和PWM_B形成一组互补的带死区时间t的PWM输出信号。
根据前面推导公式可知，通过设置DeadZn[1∶0]，可以控制m，从而控制不同的死区时间。此外通过设计不同的电容C、延时单元个数4N、反相器电平翻转比例K，也可以得到不同的死区范围，这几个参数是本系统设计时即设置好的，用于控制死区范围，前面的控制信号DeadZn[1∶0]是本系统使用时进行输入的，用于控制具体的死区时间。
需要注意的是，虽然所发明的方案中消除了电源的变化对死区时间的影响，但死区时间的精度还取决于集成电阻和电容的的工艺偏差，极端情况下大约为±30％的偏差，正常情况下大约为±10％的偏差。如果需要更高的精度，需要通过对电流发生器内的电阻、充放电电容等进行出厂前修调或者应用中修调(可参照死区时间表达式里的变量)。优选修调电阻R3。此外，选用通用的低温漂的电阻可以避免温度对死区时间的影响。
本发明中，其后续连接的栅极驱动芯片可能是半桥栅极驱动芯片，也可能是全桥栅极驱动芯片，后者还需要输入使能信号。故本发明中，若栅极驱动芯片为半桥栅极驱动芯片，则将逻辑电路模块输出的互补的PWM控制信号PWM_A、PWM_B作为半桥栅极驱动芯片的输入控制信号，即可实现半桥栅极驱动芯片的PWM死区时间可控。若栅极驱动芯片为全桥栅极驱动芯片，则将逻辑电路模块输出的互补的PWM控制信号PWM_A、PWM_B作为全桥栅极驱动芯片的输入控制信号，并将逻辑电路模块输出的PWM死区信号PWM_DEADTIME作为全桥栅极驱动芯片的使能信号，即可实现全桥栅极驱动芯片的PWM死区时间可控。图5是本发明的输入输出波形图，图中包括了控制信号DeadZn[1∶0]分别为01和11时的输出波形，两个控制信号对应的死区时间分别为100ns、290ns左右。

Claims (7)

1.一种PWM死区时间控制系统，其特征在于：包括可控充放电电流生成模块、死区时间产生模块以及逻辑电路模块；所述的可控充放电电流生成模块的输出端用于生成与电源电压相关的多组充放电电流源并输出给死区时间产生模块；死区时间产生模块的输入端接收原始PWM信号，并根据多组充放电电流源给其内部电容充放电从而输出带有延迟时间的延迟信号至逻辑电路模块；逻辑电路模块对原始PWM信号和延迟信号进行逻辑运算后输出至全桥或半桥栅极驱动芯片。
2.如权利要求1所述的PWM死区时间控制系统，其特征在于：所述的死区时间产生模块包括由4N个延迟单元串联而成；可控充放电电流生成模块包括4N个电流生成单元，每个电流生成单元生成充电电流Icharge和放电电流Idischarge并输出至每个延迟单元。
3.如权利要求2所述的PWM死区时间控制系统，其特征在于：所述的延迟单元包括PMOS管MP3、MP4、MP5以及NMOS管MN2、MN3、MN4以及电容C；PMOS管MP3的栅极和NMOS管MN2的栅极相连并作为延迟单元的输入端，PMOS管MP3的漏极、NMOS管MN2的漏极、PMOS管MP4的栅极以及NMOS管MN3的栅极相连通，PMOS管MP4的漏极、NMOS管MN3的漏极、PMOS管MP5的栅极、NMOS管MN4的栅极以及电容C的一端相连通，PMOS管MP5的漏极和NMOS管MN4的漏极相连并作为延迟单元的输出端，PMOS管MP3、MP5的源极接电源，NMOS管MN2、MN4的源极以及电容C的另一端接地，电流生成单元生成充电电流Icharge和放电电流Idischarge分别连接PMOS管MP4的源极和NMOS管MN3的源极；第一个延迟单元的输入端接收原始PWM信号，其他延迟单元的输入端与前一个延迟单元的输出端相连，第2N个延迟单元和第4N个延迟单元的输出端分别输出延迟信号PWM_half_DLY和PWM_DLY至逻辑电路模块。
4.如权利要求3所述的PWM死区时间控制系统，其特征在于：所述的电流生成单元包括电阻R1、R2、R3以及运算放大器以及PMOS管MP1、MP2、MP6以及NMOS管MN1、MN5、MN6；电阻R1和R2串联在电源和地之间构成分压电路，电阻R1和R2之间引出一条支路与运算放大器的正相输入端相连，运算放大器的输出端与NMOS管MN1的栅极相连，NMOS管MN1的源极、电阻R3的一端以及运算放大器的反相输入端相连通，电阻R3的另一端接地，NMOS管MN1的漏级、PMOS管MP1的漏级和栅极、PMOS管MP2和MP6的栅极相连通，PMOS管MP1和MP2的源极接电源，PMOS管MP2的漏级、NMOS管MN5的漏级和栅极、NMOS管MN6的栅极相连通，NMOS管MN5的源极接地，PMOS管MP6的源极接电源、漏级与PMOS管MP4的源极相连，NMOS管MN6的源极接地、漏级与NMOS管MN3的源极相连。
5.如权利要求4所述的PWM死区时间控制系统，其特征在于：所述电流生成单元中的PMOS管MP1、MP2、MP6单根管子尺寸相同且个数比为1∶1∶m，NMOS管MN5、MN6单根管子尺寸相同且个数比为1∶m；可控充放电电流生成模块接收2位的DeadZn[1∶0]控制信号用于控制m的值。
6.如权利要求3所述的PWM死区时间控制系统，其特征在于：所述的逻辑电路模块按如下步骤进行逻辑处理：
(S1)对原始PWM信号PWM_IN和死区时间产生模块输出的PWM_DLY进行“同或”逻辑处理得到PWM死区信号PWM_DEADTIME；
(S2)将死区时间产生模块输出的PWM_half_DLYPWM和死区信号PWM_DEADTIME进行“与”逻辑处理得到PWM_A；
(S3)将死区时间产生模块输出的PWM_half_DLYPWM进行“取反”逻辑处理后再和死区信号PWM_DEADTIME进行“与”逻辑处理得到PWM_B。
7.如权利要求6所述的PWM死区时间控制系统，其特征在于：若栅极驱动芯片为半桥栅极驱动芯片，则将逻辑电路模块输出的互补的PWM控制信号PWM_A、PWM_B作为半桥栅极驱动芯片的输入控制信号；若栅极驱动芯片为全桥栅极驱动芯片，则将逻辑电路模块输出的互补的PWM控制信号PWM_A、PWM_B作为全桥栅极驱动芯片的输入控制信号，并将逻辑电路模块输出的PWM死区信号PWM_DEADTIME作为全桥栅极驱动芯片的使能信号。
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