CN117833888A - 一种时延电路及其整流电路和整流芯片 - Google Patents

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Abstract

本申请提供一种时延电路及其整流电路和整流芯片，该时延电路包括：第一时延单元和第二时延单元；第一时延单元用于根据目标控制信号进行放电，在放电后的电压达到第一反相模块的第一阈值电压后，向第二时延单元输出第一控制信号；第二时延单元用于根据第一控制信号进行充电，并在充电后的电压达到第二反相模块的第二阈值电压后，输出第二控制信号；其中，第一时延单元放电达到第一阈值电压的第一时间与第二时延单元充电达到第二阈值电压的第二时间之和为目标固定值，目标固定值根据器件电学参数确定，进而通过第一时间和第二时间受到温度影响变化量互补的方式，使得时延电路的时延长度不会受到温度的影响，从而提高死区时间控制的准确性。

Description

一种时延电路及其整流电路和整流芯片
技术领域
本申请涉及电路设计技术领域，具体而言，涉及一种时延电路及其整流电路和整流芯片。
背景技术
在同步整流的DCDC芯片中，功率管和整流管交替开启或关闭，两者存在开启和关闭速度不一致的问题，导致出现功率管和整流管同时开启的情况，进而造成芯片烧毁。
为了解决上述问题，需要在整流电路设计中引入死区控制时间，以避免功率管和整流管同时开启。目前，死区时间控制一般采用时延控制电路，而目前设计的时延控制电路的时延时间会随着温度的变化而变化，进而造成整流电路的死区时间控制不准确。
发明内容
本申请实施例的目的在于提供一种时延电路及其整流电路和整流芯片，用以解决目前死区时间控制的时延控制电路的时延时间会随着温度的变化而变化，进而造成整流电路的死区时间控制不准确的问题。
第一方面，本发明提供一种时延电路，该时延电路包括：第一时延单元和第二时延单元；第一时延单元包括第一反相模块，第二时延单元包括第二反相模块；第一时延单元用于根据目标控制信号进行放电，在放电后的电压达到第一反相模块的第一阈值电压后，向第二时延单元输出第一控制信号；第二时延单元用于根据第一控制信号进行充电，并在充电后的电压达到第二反相模块的第二阈值电压后，输出第二控制信号；其中，第一时延单元放电后的电压达到第一反相模块的第一阈值电压的第一时间与第二时延单元充电后的电压达到第二反相模块的第二阈值电压的第二时间之和为目标固定值，目标固定值根据第一时延单元和第二时延单元的器件电学参数确定。
上述设计的时延电路，该时延电路包括第一时延单元和第二时延单元，第一时延单元包括第一反相模块，第二时延单元包括第二反相模块，第一时延单元根据目标控制信号进行放电，第二时延单元进行充电，第一时延单元放电后的电压达到第一反相模块的第一阈值电压的第一时间与第二时延单元充电后的电压达到第二反相模块的第二阈值电压的第二时间之和为目标固定值（例如，第一反相模块的第一阈值电压随着温度的变化增大导致放电达到第一阈值电压的第一时间变短，在此情况下，第二反相模块的第二阈值电压随着温度的变化也增大，进而导致充电达到第二阈值电压的第二时间变长，但二者之和整体不变均为目标固定值），进而通过第一时间（放电）和第二时间（充电）受到温度影响变化量互补的方式，从而使得时延电路的时延长度不会受到温度的影响，进而提高死区时间控制的准确性。
在第一方面的可选实施方式中，第一时延单元还包括第一控制模块、第一充放电模块和第三反相模块；第一控制模块的输出端分别与第一反相模块的输入端以及第一充放电模块电连接，第一反相模块的输入端还与第一充放电模块电连接，第一反相模块的输出端通过第三反相模块与第二时延单元电连接；第一控制模块用于根据目标控制信号控制第一充放电模块进行放电；第一反相模块用于在第一充放电模块放电后的电压达到第一阈值电压后，向第三反相模块输出目标控制信号的反相信号；第三反相模块用于根据目标控制信号的反相信号向第二时延单元输出第一控制信号。
在第一方面的可选实施方式中，第一控制模块包括第一PMOS管和第一NMOS管，第一充放电模块包括第一恒流电源和第一电容，第一反相模块包括第二PMOS管、第二NMOS管以及第一电阻；第一NMOS管的栅极和第一PMOS管的栅极用于接收目标控制信号，第一PMOS管的源极用于接收一电源电压，第一PMOS管的漏极分别与第一电容的第一端和第一NMOS管的漏极电连接，第一NMOS管的源极通过第一恒流电源接地，第一电容的第二端接地；第一电容的第一端还与第二PMOS管的栅极和第二NMOS管的栅极电连接，所述第二PMOS管的源极用于接收所述电源电压，所述第二NMOS管的源极接地，所述第二PMOS管的漏极与所述第一电阻的第一端连接，所述第一电阻的第二端分别与所述第二NMOS管的漏极以及所述第三反相模块电连接。
上述实施方式，本方案通过简单的场效应管、电容和恒流电源实现第一时延单元的设计，从而节约成本，简化电路结构。
在第一方面的可选实施方式中，第三反相模块包括第一反相器和第二反相器；第一反相器和第二反相器的输入端均与第一电阻的第二端电连接，第一反相器和第二反相器的输出端均与第二时延单元电连接。
在第一方面的可选实施方式中，第一时延单元还包括缓冲级；缓冲级设置于第一电阻与第三反相模块之间。
上述实施方式，本方案通过在第一电阻与第三反相模块之间设计放大器，从而对第一时延单元输出的第一控制信号进行放大，进而避免信号较小带来的干扰。
在第一方面的可选实施方式中，第二时延单元还包括第二控制模块、第二充放电模块以及第三反相器；第二控制模块的输入端与第三反相模块电连接，第二控制模块的输出端分别与第二充放电模块和第二反相模块电连接，第二反相模块的输出端与第三反相器电连接；第二控制模块用于根据第一控制信号控制第二充放电模块进行充电；第二反相模块用于在第二充放电模块充电后的电压达到第二阈值电压后，向第三反相器输出第一控制信号的反相信号；第三反相器用于根据第一控制信号的反相信号输出第二控制信号。
在第一方面的可选实施方式中，第二控制模块包括第三NMOS管和第三PMOS管，第二充放电模块包括第二恒流电源和第二电容，第二反相模块包括第四NMOS管、第四PMOS管以及第二电阻；第三NMOS管的栅极以及第三PMOS管的栅极分别与第三反相模块电连接；第三PMOS管的源极通过第二恒流电源与电源电压电连接，第三PMOS管的漏极分别与第三NMOS管的漏极以及第二电容的第一端电连接，第二电容的第二端接地，第三NMOS管的源极接地；第二电容的第一端还分别与第四NMOS管的栅极以及第四PMOS管的栅极电连接，第四PMOS管的源极与电源电压电连接，第四NMOS管的源极接地，第四PMOS管的漏极通过第二电阻分别与第四NMOS管的漏极以及第三反相器的输入端电连接。
上述实施方式，本方案通过简单的场效应管、电容和恒流电源实现第二时延单元的设计，从而节约成本，简化电路结构。
在第一方面的可选实施方式中，第二PMOS管与第四PMOS管的电学参数相同，第二NMOS管与第四NMOS管的电学参数相同，第一电阻与第二电阻的电学参数相同，第一电容与第二电容的电学参数相同，第一恒流电源与第二恒流电源的电学参数相同。
上述实施方式，本方案通过设计第二PMOS管与第四PMOS管的电学参数相同，第二NMOS管与第四NMOS管的电学参数相同，第一电阻与所述第二电阻的电学参数相同，从而使得设计的第一反相模块和第二反相模块相同，进而使得第一阈值电压和第二阈值电压相同，并且第一反相模块和第二反相模块的阈值电压随着温度变化的变化量也相同，同时设计第一电阻与第二电阻的电学参数相同，第一电容与第二电容的电学参数相同，第一恒流电源与第二恒流电源的电学参数相同，进而使得在温度影响下，第二时延单元的充电时间的变化量可与第一时延单元的放电时间的变化量互补，进而使得时延电路的总延时不变，即延时电路的总延时阈值电压无关，提高死区时间的精准性和可控性。
第二方面，本发明提供一种整流电路，该整流电路包括功率管、整流管、电感、第四反相器、第一时延电路和第二时延电路；其中，第一时延电路和第二时延电路均包括第一方面中任一可选实施方式的时延电路；功率管的栅极与第一时延电路的输出端电连接，第一时延电路的输入端用于接收PWM信号；整流管的栅极与第二时延电路的输出端电连接，第二时延电路的输入端与第四反相器的输出端电连接，第四反相器的输入端用于接收PWM信号；功率管的漏极用于接收一目标电压，功率管的源极分别与整流管的漏极和电感电连接，整流管的源极接地。
上述设计的整流电路，由于其包含前文描述的时延电路，因此，设计的整流电路的死区时间不会受到温度的影响，进而提高死区时间控制的准确性。
第三方面，本发明提供一种整流芯片，所述整流芯片包括第一方面中任一可选实施方式的时延电路。
上述设计的整流芯片，由于其包含前文描述的时延电路，因此，设计的整流电路的死区时间不会受到温度的影响，进而提高死区时间控制的准确性。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的时延电路的第一结构示意图；
图2为本申请实施例提供的时延电路的第二结构示意图；
图3为本申请实施例提供的时延电路的第三结构示意图；
图4为本申请实施例提供的时延电路的第四结构示意图；
图5为本申请实施例提供的时延电路的第五结构示意图；
图6为本申请实施例提供的时延电路的第六结构示意图；
图7为本申请实施例提供的整流电路的结构示意图；
图8为本申请实施例提供的整流芯片的结构示意图。
图标：1-整流芯片；10-第一时延单元；110-第一反相模块；120-第一控制模块；130-第一充放电模块；140-第三反相模块；1410-第一反相器；1420-第二反相器；150-缓冲级；20-第二时延单元；210-第二反相模块；220-第二控制模块；230-第二充放电模块；240-第三反相器；M1-第一PMOS管；M2-第一NMOS管；M3-第二PMOS管；M4-第二NMOS管；M5-第三PMOS管；M6-第三NMOS管；M7-第四PMOS管；M8-第四NMOS管；I1-第一恒流电源；I2-第二恒流电源；R1-第一电阻；R2-第二电阻；C1-第一电容；C2-第二电容；Q1-功率管；Q2-整流管；L1-电感；F1-第四反相器；A1-第一时延电路；A2-第二时延电路。
具体实施方式
下面将结合附图对本申请技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本申请的技术方案，因此只作为示例，而不能以此来限制本申请的保护范围。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。
在本申请实施例的描述中，技术术语“第一”“第二”等仅用于区别不同对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量、特定顺序或主次关系。在本申请实施例的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
在本申请实施例的描述中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请实施例的描述中，术语“多个”指的是两个以上（包括两个），同理，“多组”指的是两组以上（包括两组），“多片”指的是两片以上（包括两片）。
在本申请实施例的描述中，技术术语“中心”“纵向”“横向”“长度”“宽度”“厚度”“上”“下”“前”“后”“左”“右”“竖直”“水平”“顶”“底”“内”“外”“顺时针”“逆时针”“轴向”“径向”“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
在本申请实施例的描述中，除非另有明确的规定和限定，技术术语“安装”“相连”“连接”“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；也可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请实施例中的具体含义。
在同步整流的DCDC芯片中，功率管和整流管交替开启或关闭，两者存在开启和关闭速度不一致的问题，导致出现功率管和整流管同时开启的情况，进而造成芯片烧毁。
为了解决上述问题，需要在整流电路设计中引入死区控制时间，以避免功率管和整流管同时开启。目前，死区时间控制一般采用时延控制电路，而目前设计的时延控制电路的时延时间会随着温度的变化而变化，进而造成整流电路的死区时间控制不准确。
申请人发现，目前时延控制电路内一般具有场效应管构成的反相器结构，而场效应管构成的反相器结构的反向电压阈值随着温度的变化而变化，这就导致设计的时延控制电路的时延时间会随着温度的变化而变化，进而造成整流电路的死区时间控制不准确。
基于上述发现，本申请设计一种时延电路，该时延电路包括第一时延单元和第二时延单元，第一时延单元包括第一反相模块，第二时延单元包括第二反相模块，第一时延单元根据目标控制信号进行放电，第二时延单元进行充电，第一时延单元放电后的电压达到第一反相模块的第一阈值电压的第一时间与第二时延单元充电后的电压达到第二反相模块的第二阈值电压的第二时间之和为目标固定值（例如，第一反相模块的第一阈值电压随着温度的变化增大导致放电达到第一阈值电压的第一时间变短，在此情况下，第二反相模块的第二阈值电压随着温度的变化也增大，进而导致充电达到第二阈值电压的第二时间变长，但二者之和整体不变均为目标固定值），进而通过第一时间（放电）和第二时间（充电）受到温度影响变化量互补的方式，从而使得时延电路的时延长度不会受到温度的影响，进而提高死区时间控制的准确性。
基于上述思路，本申请首先提供一种时延电路，如图1所示，该时延电路包括第一时延单元10和第二时延单元20，第一时延单元10包括第一反相模块110，第二时延单元20包括第二反相模块210。
上述设计的时延电路，第一时延单元10可接收外部传输的目标控制信号IN，第一时延单元10则根据目标控制信号IN进行放电，在放电后的电压达到第一反相模块110的第一阈值电压后，向第二时延单元20输出第一控制信号。
第二时延单元20根据第一控制信号进行充电，并在充电后的电压达到第二反相模块210的第二阈值电压后，输出第二控制信号OUT，其中，本方案设计的时延电路中，第一时延单元10放电后的电压达到第一反相模块110的第一阈值电压的第一时间与第二时延单元20充电后的电压达到第二反相模块210的第二阈值电压的第二时间之和为目标固定值。
上述的第一阈值电压表示的是第一反相模块110将信号进行反相所需达到的电压阈值，第二阈值电压表示的是第二反相模块210将信号进行反相所需达到的电压阈值。
该目标固定值表达的含义是第一时间与第二时间之和不变。例如，第一反相模块110的第一阈值电压随着温度的变化而增大，导致放电达到第一阈值电压的第一时间变短，在此情况下，第二反相模块210的第二阈值电压也随着温度的变化而增大，但第二时延单元20充电达到第二阈值电压的第二时间则相应变长，从而使得二者之和整体不变均为目标固定值。再例如，第一反相模块110的第一阈值电压随着温度的变化而减小，导致放电达到第一阈值电压的第一时间变长，相应地，第二反相模块210的第二阈值电压也随着温度的变化而减小，这样使得第二时延单元20充电达到第二阈值电压的第二时间则相应变短，从而使得二者之和整体不变均为目标固定值，进而使得时延电路的时延长度不会受到温度的影响，进而提高死区时间控制的准确性。
作为一种可能的实施方式，本方案可将第一反相模块110和第二反相模块210以及充放电相关电路设计均为电路结构和器件电学参数均相同的电路结构，从而使得第一阈值电压等于第二阈值电压，并且由于电学参数相同，进而使得第一反相模块110和第二反相模块210的阈值电压受到温度影响的变化量也相同，进而使得第一时延单元10的放电时间的变化量与第二时延单元的充电时间的变化量互补，从而使得二者之和整体不变均为目标固定值。作为另一种可能的实施方式，本方案也可以将第一反相模块110和第二反相模块210以及充放电相关电路设计均为电路结构和器件电学参数设计成不相同的形式，进而通过其他手段保证第一时延单元10的放电时间的变化量与第二时延单元的充电时间的变化量互补，从而使得二者之和整体不变均为目标固定值的形式，例如，可增加其他形式的电路对第二时延单元进行充电时间调节，进而保障其第二时延单元由于温度造成的充电时间的变化量与第一时延单元10由于温度造成的放电时间的变化量互补。
作为一种可能的实施方式，上述的第一时延单元10可接收一电压电源，其初始电压为电源电压，即从电源电压开始放电；第二时延单元20初始电压可为0V，即从0V开始充电。
其中，上述设计的目标固定值可根据第一时延单元10和第二时延单元20的器件电学参数确定，即用户通过对第一时延单元10和第二时延单元20的器件电学参数选择从而对目标固定值进行调整。
上述设计的时延电路，该时延电路包括第一时延单元和第二时延单元，第一时延单元包括第一反相模块，第二时延单元包括第二反相模块，第一时延单元根据目标控制信号进行放电，第二时延单元进行充电，第一时延单元放电后的电压达到第一反相模块的第一阈值电压的第一时间与第二时延单元充电后的电压达到第二反相模块的第二阈值电压的第二时间之和为目标固定值（例如，第一反相模块的第一阈值电压随着温度的变化增大导致放电达到第一阈值电压的第一时间变短，在此情况下，第二反相模块的第二阈值电压随着温度的变化也增大，进而导致充电达到第二阈值电压的第二时间变长，但二者之和整体不变均为目标固定值），进而通过第一时间（放电）和第二时间（充电）受到温度影响变化量互补的方式，从而使得时延电路的时延长度不会受到温度的影响，进而提高死区时间控制的准确性。
在本实施例的可选实施方式中，如图2所示，第一时延单元10还可包括第一控制模块120、第一充放电模块130以及第三反相模块140，第一控制模块120的输出端分别与第一反相模块110的输入端以及第一充放电模块130电连接，第一反相模块110的输入端还与第一充放电模块130电连接，第一反相模块110的输出端通过第三反相模块140与第二时延单元20电连接。
上述设计的第一时延单元10，第一控制模块120用于根据目标控制信号控制第一充放电模块130进行放电；第一反相模块110用于在第一充放电模块130放电后的电压达到第一阈值电压后，向第三反相模块140输出目标控制信号的反相信号；第三反相模块140用于根据目标控制信号的反相信号向第二时延单元20输出第一控制信号。
作为一种具体的实施方式，如图3所示，本方案设计的第一控制模块120具体可包括第一PMOS管M1和第一NMOS管M2，第一充放电模块130包括第一恒流电源I1和第一电容C1，第一反相模块110包括第二PMOS管M3、第二NMOS管M4以及第一电阻R1。
其中，第一NMOS管M2的栅极和第一PMOS管M1的栅用于接收目标控制信号IN，第一PMOS管M1的源极用于接收一电源电压VDD，第一PMOS管M1的漏极分别与第一电容C1的第一端和第一NMOS管M2的漏极电连接，第一NMOS管M2的源极通过第一恒流电源I1接地，第一电容C1的第二端接地；第一电容C1的第一端还与第二PMOS管M3的栅极和第二NMOS管M4的栅极电连接，第二PMOS管M3的源极用于接收电源电压VDD，第二NMOS管M4的源极接地，第二PMOS管M3的漏极与第一电阻R1的第一端连接，第一电阻R1的第二端分别与第二NMOS管M4的漏极以及第三反相模块140电连接。
在上述设计的第一时延单元10基础上，如图4所示，本方案设计的第二时延单元20可包括第二控制模块220、第二充放电模块230以及第三反相器240；第二控制模块220的输入端与第三反相模块140电连接，第二控制模块220的输出端分别与第二充放电模块230和第二反相模块210电连接，第二反相模块210的输出端与第三反相器240电连接。
其中，第二控制模块220用于根据第一时延单元10发送的第一控制信号控制第二充放电模块230进行充电；第二反相模块210用于在第二充放电模块230充电后的电压达到第二阈值电压后，向第三反相器240输出第一控制信号的反相信号；第三反相器240用于根据第一控制信号的反相信号输出第二控制信号OUT。
具体地，如图5所示，第二控制模块220包括第三PMOS管M5和第三NMOS管M6，第二充放电模块230包括第二恒流电源I2和第二电容C2，第二反相模块210包括第四PMOS管M7、第四NMOS管M8以及第二电阻R2。
其中，第三PMOS管M5的栅极以及第三NMOS管M6的栅极分别与第三反相模块140电连接；第三PMOS管M5的源极通过第二恒流电源I2与电源电压VDD电连接，第三PMOS管M5的漏极分别与第三NMOS管M6的漏极以及第二电容C2的第一端电连接，第二电容C2的第二端接地，第三NMOS管M6的源极接地；第二电容C2的第一端还分别与第四PMOS管M7的栅极以及第四NMOS管M8的栅极电连接，第四PMOS管M7的源极与电源电压VDD电连接，第四NMOS管M8的源极接地，第四PMOS管M7的漏极通过第二电阻R2分别与第四NMOS管M8的漏极以及第三反相器240的输入端电连接。
上述设计的第一时延单元10和第二时延单元20，在工作的情况下，第一PMOS管M1和第一NMOS管M2接收目标控制信号IN（假设其为高电平信号），第一PMOS管M1截止，第一NMOS管M2导通，使得C1的第一端经过第一NMOS管M2和第一恒流电源I1到地端进行放电，C1的第一端的电压从电源电压VDD开始放电，当C1的第一端的电压下降到第一反相模块110的第一阈值电压的情况下，第一电阻R1的第二端输出目标控制信号的反相信号，该目标控制信号的反相信号传输给第三反相模块140，第三反相模块140则向第三PMOS管M5和第三NMOS管M6传输第一控制信号（其与目标控制信号的电平状态相同），这样使得第三PMOS管M5截止，第三NMOS管M6导通，从而使得第二恒流电源I2向第二电容C2从0V开始充电，当第二电容C2的第一端的电压充电达到第二阈值电压的情况下，第二反相模块210则向第三反相器240输出第一控制信号的反相信号，最终使得第三反相器240输出第二控制信号OUT（其与目标控制信号的电平状态相同）。
从上述原理和电路结构可知，假设电源电压为VDD，第一阈值电压为V1，第二阈值电压为V2，那么第一时延单元10从电压VDD放电达到第一反相模块110的第一阈值电压所需的第一时间t1可为如下计算方式：
t1=C1*（VDD-V1）/I1；
第二时延单元20从电压0充电达到第二反相模块210的第二阈值电压V2所需的第二时间t2可为如下计算方式：t2=C2*V2/I2；
在上述基础上，时延电路的总延时t则为：t=t1+t2；
在上述基础上，本方案设计第二PMOS管M3与第四PMOS管M7的电学参数相同，第二NMOS管M4与第四NMOS管M8的电学参数相同，本方案还设计第一电阻R1与第二电阻R2的电学参数相同，即第一反相模块110与第二反相模块210完全相同，即V1= V2；第一电容C1与第二电容C2的电学参数相同，即C1=C2；第一恒流电源I1与第二恒流电源I2的电学参数相同，即I1=I2。
那么上述公式t2则可以等效为：t2=C1*V1/I1；
相应的，总延时t则为：t=t1+t2=C1*VDD/I1；
基于上述分析可知，本方案设计的时延电路的总延时t与第一反相模块110和第二反相模块210的阈值电压无关，因此，本方案设计的时延电路的总延时不会受到温度变化带来的影响，提高死区时间的精准性和可控性，并且本方案设计的时延电路的总延时为目标固定值，目标固定值的大小根据电路中的电容、电源电压以及恒流电源的电流确定，具体可根据实际应用场景对电容、电源电压以及恒流电源的电流大小进行适应性调整，从而调整时延电路具备相应合适的死区时间。
这里需要说明的是，本方案上述设计的充放电模块可采用恒流电源以及其他可充电器件的形式，该可充电器件不仅仅是电容；本方案的控制模块也可以是其他控制开关形式，不仅仅是场效应管，例如还可以是晶闸管等，反相模块也可以是场效应管组成的其他电路结构形式的具有反相功能的模块，对此，本方案不作限定。
在本实施例的可选实施方式中，如图6所示，在上述设计的第二时延单元20基础上，本方案设计的第一时延单元10设计的第三反相模块140可包括第一反相器1410和第二反相器1420，第一反相器1410和第二反相器1420的输入端均与第一反相模块110的输出端连接，第一反相器1410的输出端与第三NMOS管M6的栅极连接，第二反相器1420的输出端与第三PMOS管M5的栅极连接。
在本实施例的可选实施方式中，如图6所示，本方案设计的第一时延单元10还可包括缓冲级150，缓冲级150可设置于第三反相模块140与第一反相模块110之间。
本申请还提供一种整流电路，如图7所示，该整流电路包括功率管Q1、整流管Q2、电感L1、第四反相器F1、第一时延电路A1和第二时延电路A2；其中，第一时延电路A1和第二时延电路A2包括前文任一可选实施方式描述的时延电路。
其中，功率管Q1的栅极与第一时延电路A1的输出端电连接，第一时延电路A1的输入端用于接收PWM信号；整流管Q2的栅极与第二时延电路A2的输出端电连接，第二时延电路A2的输入端与第四反相器F1的输出端电连接，第四反相器F1的输入端用于接收PWM信号；功率管Q1的漏极用于接收一目标电压VIN，功率管Q1的源极分别与整流管Q2的漏极和电感L1电连接，整流管Q2的源极接地，电感L1输出延迟后的控制信号VOUT。
上述设计的整流电路，当PWM信号为低电平时，功率管Q1截止，整流管Q2导通，此时电感L1经过整流管Q2后直接接地；当PWM信号从低电平变为高电平的情况下，PWM信号经过第四反相器F1，经过第二时延电路A2后控制整流管Q2关闭，由于第二时延电路A2为高电平时产生时延，因此，此路径的总延时仅为逻辑门的传输时延，因此，整流管Q2迅速截止，然而PWM信号经过第一时延电路A1的情况下，由于PWM信号为高电平，因此，第一时延电路A1产生总时延t1，进而使得功率管Q1在延时t1后导通，进而使得功率管Q1的导通滞后于整流管Q2的截止，从而产生死区时间。类似的，PWM信号从高电平变为低电平的情况下，与上述描述相反，在这里不再赘述。
上述设计的整流电路，由于其包含前文描述的时延电路，因此，设计的整流电路的死区时间不会受到温度的影响，进而提高死区时间控制的准确性。
本申请还提供一种整流芯片，如图8所示，该整流芯片1包括前文任一可选实施方式描述的时延电路。
上述设计的整流芯片，由于其包含前文描述的时延电路，因此，设计的整流电路的死区时间不会受到温度的影响，进而提高死区时间控制的准确性。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围，其均应涵盖在本申请的权利要求和说明书的范围当中。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本申请并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种时延电路，其特征在于，所述时延电路包括：第一时延单元和第二时延单元；所述第一时延单元包括第一反相模块，所述第二时延单元包括第二反相模块；
所述第一时延单元用于根据目标控制信号进行放电，在放电后的电压达到第一反相模块的第一阈值电压后，向所述第二时延单元输出第一控制信号；
所述第二时延单元用于根据所述第一控制信号进行充电，并在充电后的电压达到第二反相模块的第二阈值电压后，输出第二控制信号；
其中，所述第一时延单元放电后的电压达到第一反相模块的第一阈值电压的第一时间与所述第二时延单元充电后的电压达到第二反相模块的第二阈值电压的第二时间之和为目标固定值，所述目标固定值根据第一时延单元和第二时延单元的器件电学参数确定。
2.根据权利要求1所述的时延电路，其特征在于，所述第一时延单元还包括第一控制模块、第一充放电模块和第三反相模块；
所述第一控制模块的输出端分别与所述第一反相模块的输入端以及所述第一充放电模块电连接，所述第一反相模块的输入端还与所述第一充放电模块电连接，所述第一反相模块的输出端通过所述第三反相模块与所述第二时延单元电连接；
所述第一控制模块用于根据所述目标控制信号控制所述第一充放电模块进行放电；
所述第一反相模块用于在所述第一充放电模块放电后的电压达到第一阈值电压后，向所述第三反相模块输出所述目标控制信号的反相信号；
所述第三反相模块用于根据所述目标控制信号的反相信号向所述第二时延单元输出第一控制信号。
3.根据权利要求2所述的时延电路，其特征在于，所述第一控制模块包括第一NMOS管和第一PMOS管，所述第一充放电模块包括第一恒流电源和第一电容，所述第一反相模块包括第二NMOS管、第二PMOS管以及第一电阻；
所述第一NMOS管的基极和第一PMOS管的栅极用于接收所述目标控制信号，所述第一PMOS管的源极用于接收一电源电压，所述第一PMOS管的漏极分别与所述第一电容的第一端以及所述第一NMOS管的漏极电连接，所述第一NMOS管的源极通过所述第一恒流电源接地，所述第一电容的第二端接地；
所述第一电容的第一端还与所述第二NMOS管的栅极和第二PMOS管的栅极电连接，所述第二PMOS管的源极用于接收所述电源电压，所述第二NMOS管的源极接地，所述第二PMOS管的漏极与所述第一电阻的第一端连接，所述第一电阻的第二端分别与所述第二NMOS管的漏极以及所述第三反相模块电连接。
4.根据权利要求3所述的时延电路，其特征在于，第三反相模块包括第一反相器和第二反相器；
所述第一反相器和第二反相器的输入端均与所述第一电阻的第二端电连接，所述第一反相器和第二反相器的输出端均与所述第二时延单元电连接。
5.根据权利要求3所述的时延电路，其特征在于，所述第一时延单元还包括缓冲级；
所述缓冲级设置于所述第一电阻与所述第三反相模块之间。
6.根据权利要求3所述的时延电路，其特征在于，所述第二时延单元还包括第二控制模块、第二充放电模块以及第三反相器；
所述第二控制模块的输入端与所述第三反相模块电连接，所述第二控制模块的输出端分别与所述第二充放电模块和第二反相模块电连接，所述第二反相模块的输出端与所述第三反相器电连接；
所述第二控制模块用于根据所述第一控制信号控制所述第二充放电模块进行充电；
所述第二反相模块用于在所述第二充放电模块充电后的电压达到第二阈值电压后，向所述第三反相器输出所述第一控制信号的反相信号；
所述第三反相器用于根据所述第一控制信号的反相信号输出所述第二控制信号。
7.根据权利要求6所述的时延电路，其特征在于，所述第二控制模块包括第三NMOS管和第三PMOS管，所述第二充放电模块包括第二恒流电源和第二电容，所述第二反相模块包括第四NMOS管、第四PMOS管以及第二电阻；
所述第三NMOS管的栅极以及第三PMOS管的栅极分别与所述第三反相模块电连接；
所述第三PMOS管的源极通过所述第二恒流电源与所述电源电压电连接，所述第三PMOS管的漏极分别与所述第三NMOS管的漏极以及所述第二电容的第一端电连接，所述第二电容的第二端接地，所述第三NMOS管的源极接地；
所述第二电容的第一端还分别与所述第四NMOS管的栅极以及第四PMOS管的栅极电连接，所述第四PMOS管的源极与所述电源电压电连接，所述第四NMOS管的源极接地，所述第四PMOS管的漏极通过所述第二电阻分别与所述第四NMOS管的源极以及所述第三反相器的输入端电连接。
8.根据权利要求7所述的时延电路，其特征在于，所述第二PMOS管与所述第四PMOS管的电学参数相同，所述第二NMOS管与所述第四NMOS管的电学参数相同，所述第一电阻与所述第二电阻的电学参数相同，所述第一电容与所述第二电容的电学参数相同，所述第一恒流电源与所述第二恒流电源的电学参数相同。
9.一种整流电路，其特征在于，所述整流电路包括功率管、整流管、电感、第四反相器、第一时延电路和第二时延电路；其中，所述第一时延电路和第二时延电路均包括权利要求1-8中任一项所述的时延电路；
所述功率管的基极与所述第一时延电路的输出端电连接，所述第一时延电路的输入端用于接收PWM信号；
所述整流管的栅极与所述第二时延电路的输出端电连接，所述第二时延电路的输入端与所述第四反相器的输出端电连接，所述第四反相器的输入端用于接收所述PWM信号；
所述功率管的漏极用于接收一目标电压，所述功率管的源极分别与所述整流管的漏极和所述电感电连接，所述整流管的源极接地。
10.一种整流芯片，其特征在于，所述整流芯片包括权利要求1-8中任一项所述的时延电路。
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