JP4881582B2 - 遅延回路および駆動制御回路 - Google Patents

Description

本発明は、遅延回路および駆動制御回路に関する。

直列に接続された複数のトランジスタのオンオフを制御することにより、負荷の動作を制御するドライバ回路が一般的に用いられている。図７は、このようなドライバ回路の一般的な構成例を示す図である。ドライバ回路１００は、信号反転用のＣＭＯＳインバータ回路１１０、電流増幅用の複数のＣＭＯＳインバータ回路１２０，１３０及びＮ型ＭＯＳＦＥＴ１４０，１５０を用いて構成されている。制御回路１６０は、負荷１７０の駆動を制御するための信号をドライバ回路１００に出力する回路であり、例えば、エラーアンプやコンパレータ等である。また、負荷１７０は、Ｎ型ＭＯＳＦＥＴ１４０，１５０が相補的にオンオフされることにより動作が制御されるものであり、例えば、コイルやモータ等である。

図８は、ドライバ回路１００の動作を示すタイミングチャートである。時刻ｔ１においては、制御回路１６０からの出力信号（Ｎｏｄｅ１）がＬレベルとなっている。そのため、ＣＭＯＳインバータ回路１１０の出力信号（Ｎｏｄｅ２）がＨレベルとなっており、上段に設けられた偶数個のＣＭＯＳインバータ回路１２０を介して出力される信号（Ｎｏｄｅ３）もＨレベルとなっている。また、下段に設けられた偶数個のＣＭＯＳインバータ回路１３０への入力信号（Ｎｏｄｅ４）は、制御回路１６０からの出力信号（Ｎｏｄｅ１）となっているため、Ｌレベルとなっている。そして、ＣＭＯＳインバータ回路１３０の出力信号（Ｎｏｄｅ５）もＬレベルとなっている。つまり、時刻ｔ１においては、Ｎ型ＭＯＳＦＥＴ１４０がオン、Ｎ型ＭＯＳＦＥＴ１５０がオフとなっている。

時刻ｔ２に、Ｎｏｄｅ１がＨレベルに変化すると、Ｎｏｄｅ２がＬレベルに変化する。そして、Ｎｏｄｅ３は、Ｎｏｄｅ２が変化した後に、ＣＭＯＳインバータ回路１２０の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１４０の特性による遅延を持って変化することとなる。そして、時刻ｔ４に、Ｎｏｄｅ３がＮ型ＭＯＳＦＥＴ１４０の閾値電圧ＶＴより小さくなると、Ｎ型ＭＯＳＦＥＴ１４０がオフとなる。

一方、時刻ｔ２に、Ｎｏｄｅ２に合わせてＮｏｄｅ４がＨレベルに変化する。そして、Ｎｏｄｅ５は、Ｎｏｄｅ４が変化した後に、ＣＭＯＳインバータ回路１３０の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１５０の特性による遅延を持って変化することとなる。そして、時刻ｔ４より早い時刻ｔ３に、Ｎｏｄｅ５がＮ型ＭＯＳＦＥＴ１５０の閾値電圧ＶＴより大きくなると、Ｎ型ＭＯＳＦＥＴ１５０がオンとなる。

つまり、時刻ｔ３からｔ４の間は、Ｎ型ＭＯＳＦＥＴ１４０，１５０がともにオンの状態となり、電源からグランドへ流れる大電流である貫通電流が発生し、発熱等の問題が生じることとなる。

そこで、このような貫通電流を発生させないように、Ｎ型ＭＯＳＦＥＴ１４０，１５０をオンにするタイミングを遅らせる、つまり、デッドタイムを設けることが一般的に行われている（例えば、特許文献１）。図９は、貫通電流を防止するドライバ回路の構成例を示す図である。ドライバ回路２００は、図７に示したドライバ回路１００に加えて、ＯＮタイミング制御回路２１０を備えている。ＯＮタイミング制御回路２１０は、Ｎｏｄｅ２及びＮｏｄｅ４の立ち上がりを一定のデッドタイムだけ遅延させる回路である。

図１０は、ドライバ回路２００の動作を示すタイミングチャートである。時刻ｔ１の状態は、図８と同様であり、Ｎ型ＭＯＳＦＥＴ１４０がオン、Ｎ型ＭＯＳＦＥＴ１５０がオフとなっている。そして、時刻ｔ２に、Ｎｏｄｅ１がＨレベルに変化すると、ＯＮタイミング制御回路２１０は、Ｈレベルの信号をＣＭＯＳインバータ回路１１０に出力する。そのため、時刻ｔ２に、Ｎｏｄｅ２はＬレベルとなる。そして、Ｎｏｄｅ３は、Ｎｏｄｅ２が変化した後に、ＣＭＯＳインバータ回路１２０の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１４０の特性による遅延を持って変化し、時刻ｔ４に、Ｎｏｄｅ３がＮ型ＭＯＳＦＥＴ１４０の閾値電圧ＶＴより小さくなると、Ｎ型ＭＯＳＦＥＴ１４０がオフとなる。

一方、ＯＮタイミング制御回路２１０は、時刻ｔ２にＮｏｄｅ１がＨレベルに変化してからデッドタイムＴｄ後の時刻ｔ３に、Ｈレベルの信号をＮｏｄｅ４に出力する。そして、Ｎｏｄｅ５は、Ｎｏｄｅ４が変化した後に、ＣＭＯＳインバータ回路１３０の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１５０の特性による遅延を持って変化し、時刻ｔ５にＮｏｄｅ５がＮ型ＭＯＳＦＥＴ１５０の閾値電圧ＶＴより大きくなると、Ｎ型ＭＯＳＦＥＴ１５０がオンとなる。つまり、デッドタイムＴｄが設けられたことにより、Ｎ型ＭＯＳＦＥＴ１４０がオフとなった時刻ｔ４より後の時刻ｔ５にＮ型ＭＯＳＦＥＴ１５０がオンとなり、貫通電流が発生しない。

そして、時刻ｔ６に、Ｎｏｄｅ１がＬレベルに変化すると、ＯＮタイミング制御回路２１０は、Ｌレベルの信号をＮｏｄｅ４に出力する。そして、Ｎｏｄｅ５は、Ｎｏｄｅ４が変化した後に、ＣＭＯＳインバータ回路１３０の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１５０の特性による遅延を持って変化し、時刻ｔ８に、Ｎｏｄｅ５がＮ型ＭＯＳＦＥＴ１５０の閾値電圧ＶＴより小さくなると、Ｎ型ＭＯＳＦＥＴ１５０がオフとなる。

また、ＯＮタイミング制御回路２１０は、時刻ｔ６にＮｏｄｅ１がＬレベルに変化してからデッドタイムＴｄ後の時刻ｔ７に、Ｌレベルの信号をＣＭＯＳインバータ回路１１０に出力する。そのため、時刻ｔ７に、Ｎｏｄｅ２はＨレベルとなる。そして、Ｎｏｄｅ３は、Ｎｏｄｅ２が変化した後に、ＣＭＯＳインバータ回路１２０の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１４０の特性による遅延を持って変化し、時刻ｔ９にＮｏｄｅ３がＮ型ＭＯＳＦＥＴ１４０の閾値電圧ＶＴより大きくなると、Ｎ型ＭＯＳＦＥＴ１４０がオンとなる。つまり、デッドタイムＴｄが設けられたことにより、Ｎ型ＭＯＳＦＥＴ１５０がオフとなった時刻ｔ８より後の時刻ｔ９にＮ型ＭＯＳＦＥＴ１４０がオンとなり、貫通電流が発生しない。

このように、ＯＮタイミング制御回路２１０を用いて一定のデッドタイムＴｄを生成することにより、Ｎ型ＭＯＳＦＥＴ１４０，１５０のオンタイミングが遅らされ、貫通電流が発生しないように制御されている。
特開２００５−８６３８０号公報

ところで、ドライバ回路２００に用いられるＣＭＯＳインバータ回路１２０，１３０及びＮ型ＭＯＳＦＥＴ１４０，１５０は、駆動電圧が低下すると、ＭＯＳＦＥＴの電流駆動能力が低下する。ＣＭＯＳインバータ回路１２０の駆動電圧ＶＨ、ＣＭＯＳインバータ回路１３０の駆動電圧ＶＬ、及びＮ型ＭＯＳＦＥＴ１４０，１５０の駆動電圧ＶＭは、電源電圧ＶＣＣに応じて変動するため、ＣＭＯＳインバータ回路１２０，１３０による遅延時間Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１４０，１５０の駆動遅延時間は電源電圧ＶＣＣが低下するに連れて長くなることとなる。

図１１は、ＣＭＯＳインバータ回路１２０，１３０の電源電圧ＶＣＣに応じた遅延時間Ｔｄｉの変化の一例を示す図である。この例では、電源電圧ＶＣＣの使用範囲を２．５Ｖ〜５Ｖとすると、遅延時間Ｔｄｉはこの範囲においてリニアに変化しており、２．５Ｖの時の遅延時間Ｔｄｉは、５Ｖの時の遅延時間Ｔｄｉの１．５倍となっている。

図１０に示したように、貫通電流を防止するためには、ＣＭＯＳインバータ回路１２０，１３０の遅延時間Ｔｄｉ及びＮ型ＭＯＳＦＥＴ１４０，１５０の駆動遅延時間に応じたデッドタイムＴｄを設定する必要がある。つまり、電源電圧ＶＣＣが低下して、ＣＭＯＳインバータ回路１２０，１３０の遅延時間Ｔｄｉが長くなると、貫通電流を防止するためには、デッドタイムＴｄも長くする必要がある。

そこで、ＣＭＯＳインバータ回路１２０，１３０の遅延時間Ｔｄｉが図１１に示したように変化する場合においては、例えば、２．５Ｖの時の遅延時間Ｔｄｉである３０ｎｓよりも長い４０ｎｓを一定のデッドタイムＴｄとすることにより、全使用範囲において貫通電流を防止することが可能となる。

そのため、電源電圧ＶＣＣが５Ｖの時は、例えば、２５ｎｓのデッドタイムで十分であるにもかかわらず、２．５Ｖの時の遅延時間Ｔｄｉに合わせたデッドタイムＴｄ（例えば４０ｎｓ）が設定されることとなる。つまり、電源電圧ＶＣＣが２．５Ｖの時の遅延時間Ｔｄｉに合わせてデッドタイムＴｄを設定すると、電源電圧ＶＣＣが５Ｖの時には、必要以上にＮ型ＭＯＳＦＥＴ１４０，１５０がともにオフになっていることとなる。そして、Ｎ型ＭＯＳＦＥＴ１４０，１５０がともにオフとなっている状態では、負荷１７０に全く電流を供給することができないか、あるいは、例えば負荷１７０がコイルの場合であれば、Ｎ型ＭＯＳＦＥＴ１４０，１５０の寄生ダイオードを介して電流が流れることとなり、駆動効率が低下してしまうこととなる。

本発明は上記課題を鑑みてなされたものであり、主として貫通電流を防止するためのデッドタイム生成に用いる遅延回路であって、電源電圧が低下するに連れて遅延時間が長くなる遅延回路を提供することを目的とする。

上記目的を達成するため、本発明の遅延回路は、直列に接続され、相補的にオンオフすることにより負荷の駆動を制御する第１及び第２トランジスタと、入力信号を遅延させた出力信号を出力する遅延回路と、前記入力信号の論理値の変化に応じて、前記第１及び第２トランジスタの一方をオフにする信号を出力し、前記出力信号の論理値の変化に応じて前記第１及び第２トランジスタの他方をオンにする信号を出力するオンオフ制御回路と、前記オンオフ制御回路から出力される信号の電流を増幅して前記第１及び前記第２トランジスタに入力するインバータ回路と、を含んで構成される駆動制御回路における前記遅延回路であって、電源電圧より低い定電圧を生成する定電圧生成回路と、前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、前記電源電圧から前記定電圧を減じた電圧に比例した第２電流を出力する第２電流源と、前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、前記入力信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、前記キャパシタに充電された電圧に応じて動作し、前記入力信号より遅延した前記出力信号を出力する遅延生成回路と、を備えることとする。

また、前記スイッチは、前記入力信号が一方の論理値の場合に前記第１電流源と前記キャパシタとを電気的に接続する充電用トランジスタと、前記入力信号が他方の論理値の場合に前記第２電流源と前記キャパシタとを電気的に接続する放電用トランジスタと、を有することとすることができる。

また、前記遅延生成回路は、前記キャパシタに充電された電圧に応じて動作し、前記出力信号を出力するインバータ回路であることとすることができる。

そして、前記第１電流源及び前記第２電流源は、前記電源電圧から前記定電圧を減じた電圧に比例し、前記第１電流及び前記第２電流を生成するための電圧を生成する電圧生成回路を含んで構成されることとすることができる。

さらに、前記定電圧生成回路は、カソードが前記電源電圧側に接続され、アノードが接地側に接続されたツェナーダイオードであり、前記電圧生成回路は、前記電源電圧と前記ツェナーダイオードとの間に直列に接続され、前記電源電圧から前記定電圧を減じた電圧に比例した電圧を生成する複数の抵抗と、前記抵抗により生成された電圧が印加される第１の入力端子と、前記第１電流及び前記第２電流を生成するための前記電圧が帰還入力される第２の入力端子と、を有するオペアンプと、を含んで構成されることとすることができる。

また、本発明の駆動制御回路は、直列に接続され、相補的にオンオフすることにより負荷の駆動を制御する第１及び第２トランジスタと、入力信号を遅延させた出力信号を出力する遅延回路と、前記入力信号の論理値の変化に応じて、前記第１及び第２トランジスタの一方をオフにする信号を出力し、前記出力信号の論理値の変化に応じて前記第１及び第２トランジスタの他方をオンにする信号を出力するオンオフ制御回路と、前記オンオフ制御回路から出力される信号の電流を増幅して前記第１及び前記第２トランジスタに入力するインバータ回路と、を含んで構成され、前記遅延回路は、電源電圧より低い定電圧を生成する定電圧生成回路と、前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、前記電源電圧から前記定電圧を減じた電圧に比例した第２電流を出力する第２電流源と、前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、前記入力信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、前記キャパシタに充電された電圧に応じて動作し、前記入力信号より遅延した前記出力信号を出力する遅延生成回路と、を備えることとすることができる。

電源電圧が低下するに連れて遅延時間が長くなる遅延回路を提供することができる。

＝＝回路構成＝＝
図１は、本発明の一実施形態である遅延回路の構成を示す図である。遅延回路１０は、ツェナーダイオード１１、抵抗１２〜１４、オペアンプ１５、ＮＰＮ型トランジスタ１６、Ｐ型ＭＯＳＦＥＴ２１〜２７、Ｎ型ＭＯＳＦＥＴ３１〜３５、及びコンデンサ（キャパシタ）４１を備えている。

ツェナーダイオード１１（定電圧生成回路）は、アノードが接地され、カソードが電源電圧ＶＣＣ側に接続されており、カソード側の電圧はツェナー降伏によって定電圧となる。そして、電源電圧ＶＣＣとツェナーダイオード１１との間には、抵抗１２，１３が直列に接続されており、抵抗１２，１３の接続点の電圧は、電源電圧ＶＣＣからツェナーダイオード１１によって生成される定電圧を減じた電圧に比例した電圧となり、この電圧がオペアンプ１５の非反転入力端子に印加されている。つまり、例えば、ツェナーダイオード１１によって生成される電圧を１．２５Ｖ、抵抗１２の抵抗値Ｒ１と抵抗１３の抵抗値Ｒ２との比を１：３とすると、オペアンプ１５の非反転入力端子に印加される電圧は、（ＶＣＣ−１．２５）／４となる。

そして、オペアンプ１５の出力がＮＰＮ型トランジスタ１６のベースに接続され、ＮＰＮ型トランジスタ１６のエミッタがオペアンプ１５の反転入力端子に帰還入力されている。したがって、オペアンプ１５の特性により、オペアンプ１５の反転入力端子の電圧、つまり、Ａ点の電圧が（ＶＣＣ−１．２５）／４となるように制御される。そして、ＮＰＮ型トランジスタ１６のエミッタと、抵抗１４の一端とが接続され、抵抗１４の他端が接地されている。抵抗１４の抵抗値をＲとすると、Ａ点の電流Ｉは（Ｖｃｃ−１．２５）／４Ｒとなり、電流Ｉは電源電圧ＶＣＣからツェナーダイオード１１による定電圧を減じた電圧（ＶＣＣ−１．２５）に比例して変化することとなる。

なお、抵抗１２，１３、オペアンプ１５、及びＮＰＮ型トランジスタ１６が本発明の電圧生成回路に該当する。また、遅延回路１０を集積化する場合は、端子１７を設けることにより、抵抗１４を遅延回路１０の外部に接続することとしてもよい。このように抵抗１４を外部に設けることにより、抵抗１４の抵抗値を変更することが可能となり、電流Ｉを調整することができる。

Ｐ型ＭＯＳＦＥＴ２１，２２のソースには、電源電圧ＶＣＣが印加され、ゲートは接地されており、常にオンの状態となっている。そして、Ｐ型ＭＯＳＦＥＴ２４のソースは、Ｐ型ＭＯＳＦＥＴ２１のドレインと接続され、Ｐ型ＭＯＳＦＥＴ２５のソースは、Ｐ型ＭＯＳＦＥＴ２２のドレインと接続されている。また、Ｐ型ＭＯＳＦＥＴ２４，２５のゲート同士が接続され、Ｐ型ＭＯＳＦＥＴ２４のゲートとドレインとが接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４，２５は電流ミラー回路を構成しており、電流Ｉが流れることとなる。

また、Ｐ型ＭＯＳＦＥＴ２３のソースには、電源電圧ＶＣＣが印加され、ゲートには入力信号が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ２３は、入力信号がＬレベルのときにオンとなる。そして、Ｐ型ＭＯＳＦＥＴ２６のソースは、Ｐ型ＭＯＳＦＥＴ２３のドレインと接続され、Ｐ型ＭＯＳＦＥＴ２６のゲートは、Ｐ型ＭＯＳＦＥＴ２４のゲートと接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４，２６は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ２３がオンのときに、電流Ｉ（第１電流）がＰ型ＭＯＳＦＥＴ２６を流れることとなる。

また、Ｎ型ＭＯＳＦＥＴ３１は、ドレインがＮ型ＭＯＳＦＥＴ３３のソースと接続され、ゲートには電源電圧ＶＣＣが印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３１は常にオンの状態となっている。また、Ｎ型ＭＯＳＦＥＴ３２は、ドレインがＮ型ＭＯＳＦＥＴ３４のソースと接続され、ゲートに入力信号が印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３２は、入力信号がＨレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ３３のドレインは、Ｐ型ＭＯＳＦＥＴ２５のドレインと接続され、Ｎ型ＭＯＳＦＥＴ３４のドレインは、Ｐ型ＭＯＳＦＥＴ２６のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ３３，３４のゲート同士が接続され、Ｎ型ＭＯＳＦＥＴ３３のゲートとドレインとが接続されている。つまり、Ｎ型ＭＯＳＦＥＴ３３，３４は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ３２がオンのときに、電流Ｉ（第２電流）がＮ型ＭＯＳＦＥＴ３４を流れることとなる。

コンデンサ４１は、一端がＰ型ＭＯＳＦＥＴ２６のドレイン及びＮ型ＭＯＳＦＥＴ３４のドレインと接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ２３がオン、Ｎ型ＭＯＳＦＥＴ３２がオフとなることにより、Ｐ型ＭＯＳＦＥＴ２６を流れる電流Ｉがコンデンサ４１に流れ込み、コンデンサ４１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ２３がオフ、Ｎ型ＭＯＳＦＥＴ３２がオンとなることにより、コンデンサ４１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３４を流れる電流Ｉにより放電される。

そして、Ｐ型ＭＯＳＦＥＴ２７のソースに電源電圧ＶＣＣが印加され、ドレインがＮ型ＭＯＳＦＥＴ３５のドレインと接続されている。そして、Ｎ型ＭＯＳＦＥＴ３５のソースは接地され、Ｐ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５のゲートにコンデンサ４１の一端が接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５はＣＭＯＳインバータ回路を構成している。そのため、コンデンサ４１の電圧がＣＭＯＳインバータ回路の閾値電圧よりも大きくなると、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ３５がオンとなり、遅延回路１０の出力信号であるＰ型ＭＯＳＦＥＴ２７のドレインとＮ型ＭＯＳＦＥＴ３５のドレインとの接続点の電圧は、Ｌレベルとなる。また、コンデンサ４１の電圧がＣＭＯＳインバータ回路の閾値電圧よりも小さくなると、Ｐ型ＭＯＳＦＥＴ２７がオン、Ｎ型ＭＯＳＦＥＴ３５がオフとなり、Ｐ型ＭＯＳＦＥＴ２７のドレインとＮ型ＭＯＳＦＥＴ３５のドレインとの接続点の電圧は、Ｈレベルとなる。

＝＝動作説明＝＝
次に、遅延回路１０の動作について説明する。図２は、本実施形態の遅延回路１０の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ２３がオンとなり、Ｐ型ＭＯＳＦＥＴ２６を流れる電流Ｉによりコンデンサ４１が充電され、コンデンサ４１の電圧はＶＣＣとなっている。そのため、Ｐ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５により構成されるインバータの出力、すなわち、遅延回路１０の出力信号はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２３がオフとなり、Ｎ型ＭＯＳＦＥＴ３２がオンとなる。これにより、コンデンサ４１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３４を流れる電流Ｉにより放電されはじめ、コンデンサ４１の電圧が徐々に低下していく。時刻ｔ２に、コンデンサ４１の電圧がインバータの閾値電圧（例えばＶＣＣ／２）より小さくなると、インバータの出力、すなわち、遅延回路１０の出力信号がＨレベルとなる。つまり、時刻ｔ１から時刻ｔ２までが、入力信号がＬレベルからＨレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２３がオンとなり、Ｎ型ＭＯＳＦＥＴ３２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ２６を流れる電流Ｉによりコンデンサ４１が充電されはじめ、コンデンサ４１の電圧が徐々に上昇していく。そして、時刻ｔ２’に、コンデンサ４１の電圧がインバータの閾値電圧より大きくなると、インバータの出力、すなわち、遅延回路１０の出力信号がＬレベルとなる。つまり、時刻ｔ１’から時刻ｔ２’までが、入力信号がＨレベルからＬレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

そして、例えば、ツェナーダイオード１１により生成される定電圧を１．２５Ｖ、ＣＭＯＳインバータ回路の閾値電圧をＶＣＣ／２とすると、遅延回路１０の遅延時間Ｔｄｌｙは、次式（１）により求めることができる。

式（１）から明らかなように、遅延回路１０による遅延時間Ｔｄｌｙは、電源電圧ＶＣＣと電源電圧ＶＣＣから定電圧を減じた電圧（ＶＣＣ−１．２５）との比率であるＶＣＣ／（ＶＣＣ−１．２５）によって定まることがわかる。そして、この比率は、ＶＣＣが小さくなって定電圧（１．２５Ｖ）に近づくに連れて大きくなり、ＶＣＣが大きくなるに連れて小さくなる（１に近づく）ことがわかる。

例えば、電源電圧ＶＣＣの変動範囲を２．５Ｖ〜５Ｖとすると、式（１）より、電源電圧ＶＣＣが５Ｖの時の遅延時間Ｔｄｌｙは約２．６６ＣＲとなり、電源電圧ＶＣＣが２．５Ｖの時の遅延時間Ｔｄｌｙは４ＣＲとなる。つまり、遅延回路１０によれば、電源電圧ＶＣＣが低下するに連れて遅延時間Ｔｄｌｙを長くすることが可能となる。

＝＝適用例＝＝
次に、本実施形態の遅延回路１０の適用例について説明する。図３は、遅延回路１０を用いたドライバ回路５０（駆動制御回路）の一例を示す図である。ドライバ回路５０は、ＯＮタイミング制御回路５１、信号反転用のＣＭＯＳインバータ回路５２、電流増幅用の複数のＣＭＯＳインバータ回路５３，５４、及びＮ型ＭＯＳＦＥＴ５５，５６を用いて構成されている。制御回路６０は、負荷７０の駆動を制御するための信号をドライバ回路５０に出力する回路であり、例えば、エラーアンプやコンパレータ等である。また、負荷７０は、Ｎ型ＭＯＳＦＥＴ５５，５６が相補的にオンオフされることにより動作が制御されるものであり、例えば、コイルやモータ等である。

ＯＮタイミング制御回路５１は、制御回路６０からの信号に応じて、Ｎ型ＭＯＳＦＥＴ５５，５６のオンオフを制御する回路である。なお、ＯＮタイミング制御回路５１は、本実施形態の遅延回路１０を含んで構成されており、Ｎ型ＭＯＳＦＥＴ５５，５６がオンとなるタイミングを遅らせることにより、直列に接続されたＮ型ＭＯＳＦＥＴ５５，５６に貫通電流が流れるのを防止している。

図４は、本実施形態のＯＮタイミング制御回路５１の構成例を示す図である。ＯＮタイミング制御回路５１は、遅延回路１０、ＯＲ回路９１、及びＡＮＤ回路９２を用いて構成されている。遅延回路１０は、制御回路６０からの信号（Ｎｏｄｅ１）を遅延させた信号を出力する。ＯＲ回路９１は、制御回路６０からの信号と、遅延回路１０からの信号との論理和である信号をＣＭＯＳインバータ回路５２に出力する。また、ＡＮＤ回路９２は、制御回路６０からの信号と、遅延回路１０からの信号との論理積である信号をＣＭＯＳインバータ回路５４に出力する。

図５は、ＯＮタイミング制御回路５１の動作を示すタイミングチャートである。まず、時刻ｔａにおいては、Ｎｏｄｅ１がＬレベルであり、遅延回路１０の出力もＬレベルとなっている。そのため、ＯＲ回路９１の出力はＬレベルとなり、Ｎｏｄｅ２はＨレベルとなっている。また、ＡＮＤ回路９２の出力（Ｎｏｄｅ４）はＬレベルとなっている。

時刻ｔｂに、Ｎｏｄｅ１がＨレベルに変化すると、ＯＲ回路９１の出力がＨレベルに変化し、Ｎｏｄｅ２がＬレベルに変化する。ただし、この時点では遅延回路１０の出力がＬレベルのままであるため、ＡＮＤ回路９２の出力はＬレベルのままとなっている。

そして、時刻ｔｂから遅延時間（デッドタイム）Ｔｄ（図２のＴｄｌｙ）後の時刻ｔｃに、遅延回路１０の出力がＨレベルに変化する。このとき、Ｎｏｄｅ１及び遅延回路１０の出力がともにＨレベルとなり、ＡＮＤ回路９２の出力（Ｎｏｄｅ４）がＨレベルに変化する。つまり、Ｎｏｄｅ４は、Ｎｏｄｅ１がＨレベルに変化してから遅延時間Ｔｄ後にＨレベルに変化することとなる。

その後、時刻ｔｄに、Ｎｏｄｅ１がＬレベルに変化すると、ＡＮＤ回路９２の出力がＬレベルに変化する。ただし、この時点では遅延回路１０の出力がＨレベルのままであるため、ＯＲ回路９１の出力はＨレベルのままであり、Ｎｏｄｅ２はＬレベルのままとなっている。

そして、時刻ｔｄから遅延時間Ｔｄ後の時刻ｔｅに、遅延回路１０の出力がＬレベルに変化する。このとき、Ｎｏｄｅ１及び遅延回路１０の出力がともにＬレベルとなり、ＯＲ回路９１の出力がＬレベルに変化し、Ｎｏｄｅ２がＨレベルに変化する。つまり、Ｎｏｄｅ２は、Ｎｏｄｅ１がＬレベルに変化してから遅延時間Ｔｄ後にＨレベルに変化することとなる。

図６は、本実施形態のドライバ回路５０の動作を示すタイミングチャートである。時刻ｔ１においては、制御回路６０からの出力信号（Ｎｏｄｅ１）がＬレベルとなっている。そのため、ＣＭＯＳインバータ回路５２の出力信号（Ｎｏｄｅ２）がＨレベルとなっており、上段に設けられた偶数個のＣＭＯＳインバータ回路５３を介して出力される信号（Ｎｏｄｅ３）もＨレベルとなっている。また、下段に設けられた偶数個のＣＭＯＳインバータ回路５４への入力信号（Ｎｏｄｅ４）は、Ｌレベルとなっている。そして、ＣＭＯＳインバータ回路５４の出力信号（Ｎｏｄｅ５）もＬレベルとなっている。つまり、時刻ｔ１においては、Ｎ型ＭＯＳＦＥＴ５５がオン、Ｎ型ＭＯＳＦＥＴ５６がオフとなっている。

そして、時刻ｔ２に、Ｎｏｄｅ１がＨレベルに変化すると、Ｎｏｄｅ２がＬレベルに変化する。そして、Ｎｏｄｅ３は、Ｎｏｄｅ２が変化した後に、ＣＭＯＳインバータ回路５３の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ５５の特性による遅延を持って変化し、時刻ｔ４に、Ｎｏｄｅ３がＮ型ＭＯＳＦＥＴ５５の閾値電圧ＶＴより小さくなると、Ｎ型ＭＯＳＦＥＴ５５がオフとなる。

一方、時刻ｔ２にＮｏｄｅ１がＨレベルに変化してからデッドタイムＴｄ後の時刻ｔ３に、Ｎｏｄｅ４がＨレベルに変化する。そして、Ｎｏｄｅ５は、Ｎｏｄｅ４が変化した後に、ＣＭＯＳインバータ回路５４の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ５６の特性による遅延を持って変化し、時刻ｔ５にＮｏｄｅ５がＮ型ＭＯＳＦＥＴ５６の閾値電圧ＶＴより大きくなると、Ｎ型ＭＯＳＦＥＴ５６がオンとなる。つまり、デッドタイムＴｄが設けられたことにより、Ｎ型ＭＯＳＦＥＴ５５がオフとなった時刻ｔ４より後の時刻ｔ５にＮ型ＭＯＳＦＥＴ５６がオンとなり、貫通電流が発生しない。

そして、時刻ｔ６に、Ｎｏｄｅ１がＬレベルに変化すると、Ｎｏｄｅ４がＬレベルに変化する。そして、Ｎｏｄｅ５は、Ｎｏｄｅ４が変化した後に、ＣＭＯＳインバータ回路５４の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ５６の特性による遅延を持って変化し、時刻ｔ８に、Ｎｏｄｅ５がＮ型ＭＯＳＦＥＴ５６の閾値電圧ＶＴより小さくなると、Ｎ型ＭＯＳＦＥＴ５６がオフとなる。

また、時刻ｔ６にＮｏｄｅ１がＬレベルに変化してからデッドタイムＴｄ後の時刻ｔ７に、Ｎｏｄｅ２がＨレベルに変化する。そして、Ｎｏｄｅ３は、Ｎｏｄｅ２が変化した後に、ＣＭＯＳインバータ回路５３の遅延Ｔｄｉ及びＮ型ＭＯＳＦＥＴ５５の特性による遅延を持って変化し、時刻ｔ９にＮｏｄｅ３がＮ型ＭＯＳＦＥＴ５５の閾値電圧ＶＴより大きくなると、Ｎ型ＭＯＳＦＥＴ５５がオンとなる。つまり、デッドタイムＴｄが設けられたことにより、Ｎ型ＭＯＳＦＥＴ５６がオフとなった時刻ｔ８より後の時刻ｔ９にＮ型ＭＯＳＦＥＴ５５がオンとなり、貫通電流が発生しない。

ところで、ドライバ回路５０に用いられるＣＭＯＳインバータ回路５３，５４及びＮ型ＭＯＳＦＥＴ５５，５６は、駆動電圧が低下すると、ＭＯＳＦＥＴの電流駆動能力が低下する。ＣＭＯＳインバータ回路５３の駆動電圧ＶＨ、ＣＭＯＳインバータ回路５４の駆動電圧ＶＬ、及びＮ型ＭＯＳＦＥＴ５５，５６の駆動電圧ＶＭが、電源電圧ＶＣＣに応じて変動することとすると、図１１に例示したように、ＣＭＯＳインバータ回路５３，５４による遅延時間Ｔｄｉ及びＮ型ＭＯＳＦＥＴ５５，５６の駆動遅延時間は電源電圧ＶＣＣが低下するに連れて長くなることとなる。

一方、遅延回路１０によって生成されるデッドタイムＴｄは、前述したように、電源電圧ＶＣＣが低下するに連れて長くなる。例えば、ツェナーダイオード１１により生成される定電圧を１．２５Ｖ、抵抗１２，１３の抵抗比を１：３とすると、電源電圧ＶＣＣが５Ｖの時のデッドタイムＴｄは約２．６６ＣＲ、電源電圧ＶＣＣが２．５Ｖの時のデッドタイムＴｄは４ＣＲとなる。

つまり、電源電圧ＶＣＣが５Ｖから２．５Ｖに低下するとＣＭＯＳインバータ回路５３，５４の遅延時間Ｔｄｉが１．５倍に長くなる場合において、遅延時間Ｔｄｉの変化に応じてデッドタイムＴｄも１．５倍に長くなることとなる。

したがって、電源電圧ＶＣＣが２．５Ｖの時のＣＭＯＳインバータ回路５３，５４の遅延時間及びＮ型ＭＯＳＦＥＴ５５，５６の駆動遅延時間に応じて電源電圧ＶＣＣが５Ｖの時のデッドタイムＴｄを長くする必要がないこととなる。そのため、電源電圧ＶＣＣが低下した時の遅延時間Ｔｄｉに応じた一定のデッドタイムを設ける場合と比較して、Ｎ型ＭＯＳＦＥＴ５５，５６がともにオフになっている時間が短くなり、駆動効率を向上させることができる。

以上、本実施形態の遅延回路１０及び遅延回路１０を用いて貫通電流を防止するドライバ回路５０について説明した。前述したように、遅延回路１０においては、電源電圧ＶＣＣから定電圧（例えば１．２５Ｖ）を減じた電圧に比例して変化する電流Ｉによってコンデンサ４１を充放電している。そのため、遅延回路１０は、式（１）からも明らかなように、電源電圧ＶＣＣが低下するに連れて長くなる遅延時間Ｔｄｌｙを生成することが可能となる。

また、本実施形態においては、コンデンサ４１の電圧に応じて動作する回路としてＰ型ＭＯＳＦＥＴ２７及びＮ型ＭＯＳＦＥＴ３５により構成されるＣＭＯＳインバータ回路を用いることとしたが、コンデンサ４１の電圧に応じて動作する回路はこれに限られるものではない。例えば、ＣＭＯＳインバータ回路のかわりに、コンデンサ４１の電圧と閾値電圧との比較結果を出力するコンパレータを用いることも可能である。この場合においても、コンデンサ４１を充放電する電流Ｉが電源電圧ＶＣＣから定電圧を減じた電圧に比例して変化することにより、電源電圧ＶＣＣが低下するに連れて、遅延時間Ｔｄｌｙは長くなる。

ただし、ＣＭＯＳインバータ回路はコンパレータと比較して動作遅延が小さいため、コンデンサ４１の電圧に応じて動作する回路としてＣＭＯＳインバータ回路を用いることにより、より短い遅延時間Ｔｄｌｙを生成することができる。また、ＣＭＯＳインバータ回路はコンパレータと比較して回路規模が小さいため、ＣＭＯＳインバータ回路を用いることにより遅延回路１０の回路規模が小さくなり、集積化にも好適である。

そして、このような遅延回路１０を用いてドライバ回路５０におけるデッドタイムを生成することにより、電源電圧ＶＣＣが高い場合のデッドタイムを必要以上に長くする必要がなく、駆動効率を向上させることができる。また、遅延回路１０におけるコンデンサ４１の電圧に応じて動作する回路をＣＭＯＳインバータ回路とすることにより、例えばコンパレータ等を用いる場合と比較して短いデッドタイムを設定することが可能となり、駆動効率を更に向上させることが可能となる。

以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、本実施形態においては、定電圧を生成する回路としてツェナーダイオード１１を用いることとしたが、定電圧を生成する回路はこれに限られるものではない。また、本実施形態においては、ツェナーダイオード１１によって生成される定電圧を１．２５Ｖとしたが、定電圧の値はこれに限られるものではない。つまり、電源電圧ＶＣＣの使用範囲におけるＣＭＯＳインバータ回路５３，５４の遅延時間Ｔｄｉの変化率に応じて定電圧の値を変更することができる。また、遅延回路１０を集積化する場合においては、ツェナーダイオード１１を集積回路の外部に設けることとしてもよい。この場合、集積回路の外部に接続されるツェナーダイオード１１を変更することにより、ＣＭＯＳインバータ回路５３，５４の遅延時間Ｔｄｉの変化率等に応じて定電圧を変更することができる。

また、遅延回路１０を集積化する場合においては、コンデンサ４１を集積回路の外部に設けることとしてもよい。この場合、集積回路の外部に接続されるコンデンサ４１の容量を変更することにより、遅延回路１０により生成される遅延時間Ｔｄｌｙを調整することが可能となる。

本発明の一実施形態である遅延回路の構成を示す図である。 本実施形態の遅延回路の動作を示すタイミングチャートである。 本実施形態の遅延回路を用いたドライバ回路の一例を示す図である。 本実施形態のＯＮタイミング制御回路の構成例を示す図である。 本実施形態のＯＮタイミング制御回路の動作を示すタイミングチャートである。 本実施形態のドライバ回路の動作を示すタイミングチャートである。 従来のドライバ回路の一般的な構成例を示す図である。 従来のドライバ回路の動作を示すタイミングチャートである。 従来の貫通電流を防止するドライバ回路の構成例を示す図である。 従来の貫通電流を防止するドライバ回路の動作を示すタイミングチャートである。 ＣＭＯＳインバータ回路の電源電圧に応じた遅延時間の変化の一例を示す図である。

符号の説明

１０ 遅延回路 １１ ツェナーダイオード
１２〜１４ 抵抗 １５ オペアンプ
１６ ＮＰＮ型トランジスタ １７ 端子
２１〜２７ Ｐ型ＭＯＳＦＥＴ ３１〜３５ Ｎ型ＭＯＳＦＥＴ
４１ コンデンサ（キャパシタ） ５０ ドライバ回路
５１ ＯＮタイミング制御回路 ５２〜５４ ＣＭＯＳインバータ回路
５５，５６ Ｎ型ＭＯＳＦＥＴ ６０ 制御回路
７０ 負荷 ８１ Ｐ型ＭＯＳＦＥＴ
８２ Ｎ型ＭＯＳＦＥＴ ９１ ＯＲ回路
９２ ＡＮＤ回路

Claims (6)

1. 直列に接続され、相補的にオンオフすることにより負荷の駆動を制御する第１及び第２トランジスタと、
   入力信号を遅延させた出力信号を出力する遅延回路と、
   前記入力信号の論理値の変化に応じて、前記第１及び第２トランジスタの一方をオフにする信号を出力し、前記出力信号の論理値の変化に応じて前記第１及び第２トランジスタの他方をオンにする信号を出力するオンオフ制御回路と、
   前記オンオフ制御回路から出力される信号の電流を増幅して前記第１及び前記第２トランジスタに入力するインバータ回路と、
   を含んで構成される駆動制御回路における前記遅延回路であって、
   電源電圧より低い定電圧を生成する定電圧生成回路と、
   前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、
   前記電源電圧から前記定電圧を減じた電圧に比例した第２電流を出力する第２電流源と、
   前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、
   前記入力信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、
   前記キャパシタに充電された電圧に応じて動作し、前記入力信号より遅延した前記出力信号を出力する遅延生成回路と、
   を備えることを特徴とする遅延回路。
2. 請求項１に記載の遅延回路であって、
   前記スイッチは、
   前記入力信号が一方の論理値の場合に前記第１電流源と前記キャパシタとを電気的に接続する充電用トランジスタと、
   前記入力信号が他方の論理値の場合に前記第２電流源と前記キャパシタとを電気的に接続する放電用トランジスタと、
   を有することを特徴とする遅延回路。
3. 請求項１又は２に記載の遅延回路であって、
   前記遅延生成回路は、
   前記キャパシタに充電された電圧に応じて動作し、前記出力信号を出力するインバータ回路であること、
   を特徴とする遅延回路。
4. 請求項１〜３の何れか一項に記載の遅延回路であって、
   前記第１電流源及び前記第２電流源は、
   前記電源電圧から前記定電圧を減じた電圧に比例し、前記第１電流及び前記第２電流を生成するための電圧を生成する電圧生成回路を含んで構成されること、
   を特徴とする遅延回路。
5. 請求項４に記載の遅延回路であって、
   前記定電圧生成回路は、
   カソードが前記電源電圧側に接続され、アノードが接地側に接続されたツェナーダイオードであり、
   前記電圧生成回路は、
   前記電源電圧と前記ツェナーダイオードとの間に直列に接続され、前記電源電圧から前記定電圧を減じた電圧に比例した電圧を生成する複数の抵抗と、
   前記抵抗により生成された電圧が印加される第１の入力端子と、前記第１電流及び前記第２電流を生成するための前記電圧が帰還入力される第２の入力端子と、を有するオペアンプと、
   を含んで構成されること、
   を特徴とする遅延回路。
6. 直列に接続され、相補的にオンオフすることにより負荷の駆動を制御する第１及び第２トランジスタと、
   入力信号を遅延させた出力信号を出力する遅延回路と、
   前記入力信号の論理値の変化に応じて、前記第１及び第２トランジスタの一方をオフにする信号を出力し、前記出力信号の論理値の変化に応じて前記第１及び第２トランジスタの他方をオンにする信号を出力するオンオフ制御回路と、
   前記オンオフ制御回路から出力される信号の電流を増幅して前記第１及び前記第２トランジスタに入力するインバータ回路と、
   を含んで構成され、
   前記遅延回路は、
   電源電圧より低い定電圧を生成する定電圧生成回路と、
   前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、
   前記電源電圧から前記定電圧を減じた電圧に比例した第２電流を出力する第２電流源と、
   前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、
   前記入力信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、
   前記キャパシタに充電された電圧に応じて動作し、前記入力信号より遅延した前記出力信号を出力する遅延生成回路と、
   を備えることを特徴とする駆動制御回路。

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