JPH08213886A - 遅延回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】電源電圧が変動しても、電圧マージンが低下す
ることがないようにする。 【構成】 ＭＯＳ・ＦＥＴ１２，１３は、入力端子１１
に供給される電圧信号Ｖｉｎを反転する反転回路を構成
する。コンデンサ１４は、この反転回路の出力を積分す
る積分回路を構成する。ＭＯＳ・ＦＥＴ１５，１６は、
この積分回路の積分電圧を反転して、出力端子１７に供
給する反転回路を構成する。定電流源２３は、電源電圧
Ｖｃｃが０のときは、０の値を有し、電源電圧Ｖｃｃが
変化すると、これにほぼ正比例して変化するような値を
有する定電流Ｉを出力する。ＭＯＳ・ＦＥＴ１９，１８
は、この定電流ＩをＭＯＳ・ＦＥＴ１２に供給するカレ
ントミラー回路を構成する。ＭＯＳ・ＦＥＴ１９〜２２
は、この定電流ＩをＭＯＳ・ＦＥＴ１３に供給するカレ
ントミラ−回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、クロック発
生回路やパルス発生回路を構成する場合に用いられる遅
延回路に関する。

【０００２】

【従来の技術】一般に、クロック発生回路やパルス発生
回路を構成するためには、遅延回路が必要になる。

【０００３】この遅延回路としては、従来、相補型ＭＯ
Ｓ回路（以下、「Ｃ−ＭＯＳ回路」という）によって構
成される複数の反転回路を直接または積分回路を介して
直列に接続する回路が知られている。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
の遅延回路は、電源電圧が変動すると、遅延時間が変動
するという電圧依存性を有し、かつ、この依存性を適用
回路に合わせて自由に制御することができないため、適
用回路の電圧マージンを下げる場合があるという問題が
あった。

【０００５】以下、これを具体例を使って説明する。図
２は、上述したような遅延回路の一例の構成を示す回路
図である。図示の遅延回路は２つの反転回路を積分回路
を介して直列に接続するようにしたものである。

【０００６】図において、１は入力端子、２，３，６，
７はＭＯＳ形電界効果トランジスタ（以下、「ＭＯＳ・
ＦＥＴ」という）、４は抵抗、５はコンデンサ、８は出
力端子を示す。

【０００７】ここで、ＭＯＳ・ＦＥＴ２，３は一段目の
反転回路を構成し、ＭＯＳ・ＦＥＴ６，７は二段目の反
転回路を構成し、抵抗４とコンデンサ５は積分回路を構
成する。なお、以下の説明では、一段目の反転回路を第
１の反転回路（２，３）と記し、二段目の反転回路を第
２の反転回路（６，７）と記し、積分回路を積分回路
（４，５）と記す。

【０００８】上記構成においては、入力端子１に供給さ
れる電圧信号（パルス信号）Ｖｉｎは、その極性が変化
した時点から、積分回路（４，５）の積分電圧ＶＩが第
２の反転回路（６，７）のしきい値電圧ＶＴに達するま
での時間ＴＤだけ遅延される。

【０００９】ここで、積分電圧ＶＩは、

【数１】 と表される。

【００１０】但し、Ｉは、ＭＯＳ・ＦＥＴ２あるいは３
に流れる電流であり、Ｒは、抵抗４の抵抗値であり、Ｃ
は、コンデンサ５の容量値である。

【００１１】また、電流Ｉは、

【数２】 と表される。

【００１２】但し、βは、ＭＯＳ・ＦＥＴの能力を表す
係数（トランジスタサイズ等で決定される）であり、Ｖ
ＧＳは、ＭＯＳ・ＦＥＴのゲート・ソース間電圧であ
り、Ｖｔは、ＭＯＳ・ＦＥＴのしきい値電圧である。

【００１３】さらに、第２の反転回路（６，７）のしき
い値ＶＴは、

【数３】 と表される。

【００１４】但し、β６，β７は、ＭＯＳ・ＦＥＴ６，
７のコンダクタンス係数、Ｖｔ６，Ｖｔ７は、ＭＯＳ・
ＦＥＴ６，７のしきい値電圧である。

【００１５】式（１）に示すように、積分電圧ＶＩは、
ＭＯＳ・ＦＥＴ２あるいは３を流れる電流Ｉで表され
る。この電流Ｉは、式（２）に示すように、ＭＯＳ・Ｆ
ＥＴ２あるいは３のゲート・ソース間電圧ＶＧＳにより
表される。このゲートソース間電圧ＶＧＳは、それぞれ
−Ｖｃｃ，Ｖｃｃで表される。

【００１６】これにより、電流Ｉは、電源電圧Ｖｃｃが
変動すると変動する。その結果、積分電圧ＶＩがある値
に達する時間も、電源電圧Ｖｃｃが変動すると変動す
る。この時間は、電源電圧Ｖｃｃが低いと遅くなり、電
源電圧Ｖｃｃが高いと早くなる。これは、電源電圧Ｖｃ
ｃが低いと、電流Ｉが少なくなり、電源電圧Ｖｃｃが高
いと、電流Ｉが多くなるからである。

【００１７】また、式（２）に示すように、電流Ｉは、
ＭＯＳ・ＦＥＴ２あるいは３の素子特性（β，Ｖｔ）で
表される。これにより、この電流Ｉの電圧依存性は、Ｍ
ＯＳ・ＦＥＴ２あるいは３の素子特性（β，Ｖｔ）で表
される。

【００１８】その結果、積分電圧ＶＩの電圧依存性も、
ＭＯＳ・ＦＥＴ２あるいは３の素子特性（β，Ｖｔ）に
よって表される。これにより、この積分電圧ＶＩの電圧
依存性を自由に制御することができない。

【００１９】一方、式（３）に示すように、第２の反転
回路（６，７）のしきい値ＶＴは、電源電圧Ｖｃｃが変
化すると、これに正比例して変化する。

【００２０】また、式（３）に示すように、第２の反転
回路（６，７）のしきい値電圧ＶＴは、ＭＯＳ・ＦＥＴ
６，７の素子特性（Ｖｔ，β）により表される。これに
より、このしきい値電圧ＶＴの電圧依存性も自由に制御
することはできない。

【００２１】以上詳述したように、図２の遅延回路で
は、電源電圧Ｖｃｃが変動すると、積分電圧ＶＩとしき
い値電圧ＶＴが変動する。これにより、この遅延回路で
は、電源電圧Ｖｃｃが変動すると、遅延時間ＴＤが変動
する。

【００２２】しかも、この遅延回路では、積分電圧ＶＩ
としきい値電圧ＶＴの電圧依存性を自由に制御すること
ができない。これにより、この遅延回路では、遅延時間
ＴＤの電圧依存性を自由に制御することができない。

【００２３】以上から、図２の遅延回路では、適用回路
に合せて電圧依存性を自由に制御することができないた
め、適用回路の電圧マージンを下げることがある。

【００２４】この場合、設定する遅延時間ＴＤが短いと
（数十ｎｓオーダのとき）、この遅延時間ＴＤは、積分
電圧ＶＩの電圧依存性により支配される。これにより、
遅延時間ＴＤの電圧依存性は、図３に示すような特性に
なる。その結果、電源電圧Ｖｃｃが低下すると、遅延時
間ＴＤが長くなり、スピードマージン不足などの問題を
起こす場合がある。

【００２５】なお、詳細な説明は省略するが、以上の問
題は、３つ以上の反転回路を積分回路を介して直列に接
続する構成の遅延回路や２つ以上の反転回路を積分回路
を介さず直接接続する構成の遅延回路においても生じ
る。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、Ｃ−ＭＯＳ回路によって構成され、直
接または積分回路を介して直列接続される複数の反転回
路を有する遅延回路において、電源電圧が変化すると、
この変化にほぼ正比例して変化するような値を有する定
電流を出力する定電流源を設け、この定電流源から出力
される定電流を、複数の反転回路のうち、最終段の反転
回路を除く反転回路に供給するようにしたものである。

【００２７】

【作用】上記構成においては、定電流源として、電源電
圧が０のとき、出力電流が０となるような電圧依存性を
有する定電流源を用いれば、電圧依存性のない遅延時間
を設定することができる。また、この場合、この遅延時
間は、定電流源の電圧依存性を制御することにより、自
由に制御することができる。これにより、適用回路にあ
った遅延時間を設定することができるので、電源電圧の
変動に起因する電圧マージンの低下を防止することがで
きる。

【００２８】また、定電流源として、電源電圧が０のと
き、出力電流が０以外の値となるような電圧依存性を有
する定電流源を用いるようにすれば、遅延時間の電圧依
存性をなくすことはできないが、これを自由に制御する
ことができる。これにより、適用回路にあった遅延時間
を設定することができるので、電源電圧の変動に起因す
る電圧マージンの低下を防止することができる。

【００２９】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。図１は、この発明の一実施例の構
成を示す回路図である。

【００３０】図において、入力端子１１は、Ｐチャネル
形ＭＯＳ・ＦＥＴ１２とＮチャネル形ＭＯＳ・ＦＥＴ１
３のゲートに接続されている。このＭＯＳ・ＦＥＴＭＯ
Ｓ１２，１３のドレインは共通接続され、この共通接続
点は、コンデンサ１４を介して接地されるとともに、Ｐ
チャネル形ＭＯＳ・ＦＥＴ１５とＮチャネル形ＭＯＳ・
ＦＥＴ１６のゲートに接続されている。

【００３１】ＭＯＳ・ＦＥＴ１５，１６のドレインは共
通接続され、この共通接続点は、出力端子１７に接続さ
れている。また、ＭＯＳ・ＦＥＴ１５のソースは、電圧
Ｖｃｃを持つ電源に接続され、ＭＯＳ・ＦＥＴ１６のソ
ースは接地されている。

【００３２】上記ＭＯＳ・ＦＥＴ１２のソースは、Ｐチ
ャネル形ＭＯＳ・ＦＥＴ１８のドレインに接続されてい
る。このＭＯＳ・ＦＥＴ１８のソースは電源に接続さ
れ、ゲートは、Ｐチャネル形ＭＯＳ・ＦＥＴ１９のソー
スに接続されている。

【００３３】上記ＭＯＳ・ＦＥＴ１３のソースは、Ｎチ
ャネル形ＭＯＳ・ＦＥＴ２０のドレインに接続されてい
る。このＭＯＳ・ＦＥＴ２０のソースは接地され、ゲー
トはＮチャネル形ＭＯＳ・ＦＥＴ２１のゲートに接続さ
れている。このＭＯＳ・ＦＥＴ２１のゲートはそのドレ
インに接続され、このドレインはＰチャネル形ＭＯＳ・
ＦＥＴ２２のソースに接続され、ソースは接地されてい
る。

【００３４】上記ＭＯＳ・ＦＥＴ２２のソースは電源に
接続され、ゲートは上記ＭＯＳ・ＦＥＴ１９のドレイン
に接続されている。このＭＯＳ・ＦＥＴ１９のドレイン
は、そのゲートに接続されるとともに、定電流源２３に
接続されている。また、ＭＯＳ・ＦＥＴ１９のソースは
電源に接続されている。

【００３５】上記構成においては、ＭＯＳ・ＦＥＴ１
２，１３により、Ｃ−ＭＯＳ回路による反転回路が構成
される。以下、この反転回路を第１の反転回路（１２，
１３）と記す。同様に、ＭＯＳ・ＦＥＴ１５，１６によ
り、Ｃ−ＭＯＳ回路による反転回路が構成される。以
下、この反転回路を第２の反転回路（１５，１６）と記
す。

【００３６】また、コンデンサ１４により、第１の反転
回路（１２，１３）の出力を積分する積分回路が構成さ
れる。

【００３７】また、ＭＯＳ・ＦＥＴ１８，１９により、
定電流源２３の出力電流Ｉを上記ＭＯＳ・ＦＥＴ１２に
供給するためのカレントミラー回路が構成される。以
下、このカレントミラー回路を第１のカレントミラー回
路（１８，１９）と記す。

【００３８】同様に、ＭＯＳ・ＦＥＴ１９〜２２によ
り、定電流源２３から出力される電流Ｉを上記ＭＯＳ・
ＦＥＴ１３に供給するためのカレントミラー回路が構成
される。以下、このカレントミラー回路を第２のカレン
トミラー回路（１９〜２２）と記す。

【００３９】図４は、定電流源２３の電圧依存性を示す
特性図である。図示の如く、定電流源２３は、電源電圧
Ｖｃｃが０のときは、０の値を有し、電源電圧Ｖｃｃの
変化すると、この変化にほぼ正比例して変化するような
値を有する定電流Ｉを出力する。

【００４０】図５は、このような電圧依存性を有する定
電流源２３の構成の一例を示す回路図である。

【００４１】図示の定電流源２３は、Ｎチャネル形ＭＯ
Ｓ・ＦＥＴ２３１〜２３３と抵抗２３４〜２３７を有す
る。Ｎチャネル形ＭＯＳ・ＦＥＴ２３１のドレインは、
抵抗２３４を介して電源に接続され、ドレインは抵抗２
３５を介して接地され、ゲートは、Ｎチャネル形ＭＯＳ
・ＦＥＴ２３２のゲートに接続されている。

【００４２】ＭＯＳ・ＦＥＴ２３２のドレインは、上記
ＭＯＳ・ＦＥＴ１９（図１参照）のドレインに接続さ
れ、ソースは、抵抗２３７を介して接地されている。Ｍ
ＯＳ・ＦＥＴ２３３のゲートは、ＭＯＳ・ＦＥＴ２３１
のドレインに接続され、ドレインはＭＯＳ・ＦＥＴ２３
２のドレインに接続され、ソースは、ＭＯＳ・ＦＥＴ２
３２のゲートに接続されている。

【００４３】ここで、図５に示す定電流源２３が、図４
に示すような特性を有する理由を説明する。なお、以下
の説明では、説明を簡単にするために、ＭＯＳ・ＦＥＴ
の代わりに、バイポーラトトランジスタによって構成さ
れる定電流源を用いて説明する。

【００４４】このバイポーラトランジスタにより構成さ
れる定電流源２３を図６に示す。なお、図６において、
図５とほぼ同一機能を果たす部分には、同一符号を付
す。

【００４５】図６において、電源電圧Ｖｃｃは、

【数４】 と表される。

【００４６】但し、Ｒ１，Ｒ３は、抵抗２３４，２３５
の抵抗値、ＶＢＥは、トランジスタのベース・エミッタ
間電圧、Ｉ１，Ｉ２，Ｉ３は、トランジスタ２３１，２
３３，２３２のコレクタ電流である。なお、抵抗２３５
の抵抗値Ｒ３は、抵抗２３７の抵抗値Ｒ４と同じ値に設
定されている。

【００４７】また、トランジスタ２３１，２３２はカレ
ントミラー回路を構成するので、

【数５】 となる。

【００４８】一方、トランジスタ２３３は、トランジス
タ２３１，２３２のベース電流を補償する機能を有す
る。しかし、このトランジスタ２３３のコレクタ電流Ｉ
２は、この補償電流より十分大きくなるように設定され
ている。これにより、

【数６】 が成り立つ。但し、Ｒ２は、抵抗２３６の抵抗値であ
る。

【００４９】式（５），（６）より、トランジスタ２３
３のコレクタ電流Ｉ２を求めると、

【数７】 となる。

【００５０】よって、定電流源２３の出力電流Ｉは、

【数８】 と表される。

【００５１】式（８）において、Ｒ１＝Ｒ２＋Ｒ３とお
くと、ＶＢＥの項が消えて、出力電流Ｉは、

【数９】 と表される。

【００５２】つまり、図６の定電流源では、Ｒ１＝Ｒ２
＋Ｒ３とおくことにより、電源電圧Ｖｃｃが０のとき、
出力電流Ｉが０となり、電源電圧Ｖｃｃが変化すると、
出力電流Ｉがこれに正比例して変化するような電圧依存
性が得られる。

【００５３】なお、詳細な説明は省略するが、バイポー
ラトランジスタをＭＯＳ・ＦＥＴに置き換えても同様の
特性が得られる。

【００５４】以上が一実施例の構成である。上記構成に
おいて、動作を説明する。

【００５５】入力端子１１に印加される電圧信号Ｖｉｎ
が第１の反転回路（１２，１３）のしきい値電圧より高
くなると、ＭＯＳ・ＦＥＴ１２がオン状態となり、ＭＯ
Ｓ・ＦＥＴ１３がオフ状態となる。

【００５６】これにより、定電流源２３から第１のカレ
ントミラー回路（１８，１９）を介してＭＯＳ・ＦＥＴ
１２に定電流Ｉが供給される。その結果、コンデンサ１
４がこの定電流Ｉによって充電される。

【００５７】コンデンサ１４の充電電圧（積分電圧）が
第２の反転回路（１５，１６）のしきい値電圧より高く
なると、ＭＯＳ・ＦＥＴ１５がオン状態となり、ＭＯＳ
・ＦＥＴ１６がオフ状態になる。これにより、出力端子
１７に出力される電圧信号Ｖｏｕｔの電圧は、電源電圧
Ｖｃｃとほぼ等しくなる。

【００５８】一方、入力端子１１に印加される電圧信号
Ｖｉｎの電圧が第１の反転回路（１２，１３）のしきい
値電圧より低くなると、ＭＯＳ・ＦＥＴ１３がオン状態
となり、ＭＯＳ・ＦＥＴ１２がオフ状態となる。

【００５９】これにより、定電流源２３から第２のカレ
ントミラー回路（１９〜２２）を介してＭＯＳ・ＦＥＴ
１２に電流Ｉが供給される。その結果、コンデンサ１４
の充電電荷がこの電流Ｉに従って放電される。

【００６０】コンデンサ１４の充電電圧が第２の反転回
路（１５，１６）のしきい値電圧より低くなると、ＭＯ
Ｓ・ＦＥＴ１６がオン状態となり、ＭＯＳ・ＦＥＴ１５
がオフ状態になる。これにより、出力端子１７に出力さ
れる電圧信号Ｖｏｕｔの電圧は、アース電位とほぼ等し
くなる。

【００６１】以上から、電圧信号Ｖｉｎの立上りエッジ
は、その立上りタイミングから、コンデンサ１４の充電
電圧が第２の反転回路（１５，１６）のしきい値電圧よ
り高くなるまでの時間だけ遅延される。一方、電圧信号
Ｖｉｎの立下りエッジは、その立下りタイミングから、
コンデンサ１４の充電電圧が第２の反転回路（１５，１
６）のしきい値電圧より低くなるまでの時間だけ遅延さ
れる。

【００６２】この場合、コンデンサ１４の充電と放電は
同じ定電流Ｉでなされる。したがって、電圧信号Ｖｉｎ
の立上がりエッジと立下がりエッジの遅延時間は同じに
なる。この様子を図７に示す。

【００６３】図７において、ＴＤは遅延時間を示す。こ
の遅延時間ＴＤは、次のように求めることができる。

【００６４】まず、コンデンサ１４の充電電圧ＶＩを求
めると、この充電電圧ＶＩは、

【数１０】 と表される。

【００６５】また、ＭＯＳ・ＦＥＴ１５，１６の能力が
等しいとすると、第２の反転回路（１５，１６）のしき
い値電圧ＶＴは、

【数１１】 と表される。

【００６６】したがって、ＶＩ＝ＶＴとすると、遅延時
間ＴＤは、

【数１２】 と表される。

【００６７】式（９），（１２）より、遅延時間ＴＤ
は、

【数１３】 と書き替えられる。

【００６８】式（１３）より、遅延時間ＴＤは、コンデ
ンサ１４の容量値Ｃと抵抗２３６の抵抗値Ｒ２により表
され、電圧依存性を有しないことがわかる。例えば、コ
ンデンサ１４の容量値Ｃを１ｐＦとし、抵抗２３６の抵
抗値Ｒ２を３１．２ＫΩとすれば、遅延時間ＴＤは、３
１．２ｎｓとなり、電源電圧Ｖｃｃが変化しても変化し
ない。

【００６９】但し、遅延時間ＴＤは、定電流源２３の電
圧依存性の傾き（１／２Ｒ２）（式（９）参照）を制御
することにより、自由に制御することができる。

【００７０】以上詳述した実施例によれば、電源電圧Ｖ
ｃｃが０のときは、０の値を有し、電源電圧Ｖｃｃが変
化すると、これに正比例して変化するような値を有する
定電流Ｉを出力する定電流源２３を設け、この定電流源
２３の出力電流Ｉを第１の反転回路（１２，１３）に供
給するようにしたので、電圧依存性のない遅延時間ＴＤ
を設定することができる。

【００７１】この場合、遅延時間ＴＤは、定電流源２３
の電圧依存性の傾きを制御することにより、自由に制御
することができる。これにより、適用回路にあった遅延
時間を設定することができるので、電源電圧Ｖｃｃの変
動に起因する電圧マージンの低下を防止することができ
る。

【００７２】次に、この発明の第２の実施例を詳細に説
明する。先の実施例では、第１の反転回路（１２，１
３）のＰチャネル形ＭＯＳ・ＦＥＴ１２とＮチャネル形
ＭＯＳ・ＦＥＴ１３に、同じ電流を流すことにより、入
力電圧信号Ｖｉｎの立上りエッジと立下りエッジの遅延
時間を同じにする場合を説明した。

【００７３】これに対し、この実施例は、第１の反転回
路（１２，１３）のＰチャネル形ＭＯＳ・ＦＥＴ１２と
Ｎチャネル形ＭＯＳ・ＦＥＴ１３に、異なる電流を流す
ことにより、入力電圧信号Ｖｉｎの立上りエッジと立下
りエッジの遅延時間を異なるようにしたものである。

【００７４】図８は、第２の実施例の構成を示すブロッ
ク図である。なお、図８において、図１と同一部または
ほぼ同一機能を果たす部分は、同一符号を付して詳細な
説明を省略する。

【００７５】図において、３１，３２は、それぞれ図１
の定電流源２３と同じような電圧依存性を有する定電流
源である。但し、両者から出力される定電流Ｉ１１，Ｉ
１２の大きさは異なる。これは、定電流源３１，３２の
電圧依存性の傾きを異なる値に設置することにより、実
現することができる。

【００７６】定電流源３１から出力される定電流Ｉ１１
は、ＭＯＳ・ＦＥＴ１８，１９からなる第１のカレント
ミラー回路を介してＰチャンネル形ＭＯＳ・ＦＥＴ１２
に供給される。同様に、定電流源３２から出力される定
電流Ｉ１２は、ＭＯＳ・ＦＥＴ２０，２１からなる第２
のカレントミラー回路を介してＮチャンネル形ＭＯＳ・
ＦＥＴ１３に供給される。

【００７７】上記構成においては、ＭＯＳ・ＦＥＴ１２
を流れる電流（コンデンサ１４の充電電流）は、定電流
源３１により制御され、ＭＯＳ・ＦＥＴ１３を流れる電
流（コンデンサ１４の放電電流）は、定電流源３２によ
り制御される。

【００７８】これにより、定電流源３１と定電流源３２
の電圧依存性の傾きを異なる値に設定することにより、
図９に示すように、入力電圧信号Ｖｉｎの立上りエッジ
の遅延時間ＴＤ１と立下りエッジの遅延時間ＴＤ２を異
なる値に設定することができる。

【００７９】以上、詳述したこの実施例においても、先
の実施例と同様の効果を得ることができることは勿論、
さらに、次のような効果を得ることができる。

【００８０】すなわち、定電流源を２つ設け、第１の反
転回路（１２，１３）のＰチャネル形ＭＯＳ・ＦＥＴ１
２とＮチャネル形ＭＯＳ・ＦＥＴ１３に異なる電流を流
すようにしたので、入力電圧信号Ｖｉｎの立上りエッジ
の遅延時間ＴＤ１と立下りエッジの遅延時間ＴＤ２を異
なる値に設定することができる。

【００８１】これにより、例えば、入力電圧信号Ｖｉｎ
の立上りエッジと立下りエッジの遅延出力を別々の回路
で利用する場合、１つの入力電圧信号Ｖｉｎで、それぞ
れの適用回路にあった遅延時間を設定することができ
る。

【００８２】次に、この発明の第３の実施例を詳細に説
明する。先の第１，第２の実施例では、定電流源とし
て、電源電圧Ｖｃｃが０のときは、０の値を有し、電源
電圧が変化すると、これに正比例して変化するような値
を有する定電流Ｉを出力する定電流源２３，３１，３２
を用いる場合を説明した。

【００８３】これに対し、この実施例は、定電流源とし
て、電源電圧Ｖｃｃが０のときは、０以外の値を有し、
電源電圧が変化すると、これに正比例して変化するよう
な値を有する定電流Ｉを出力する定電流源を用いるよう
にしたものである。

【００８４】図１０は、第３の実施例の構成を示すブロ
ック図である。なお、図１０には、この実施例の要部、
すなわち、定電流源の構成のみを示し、そのほかの部分
は、先の図１あるいは図８と同様なので、省略する。

【００８５】図示の定電流源は、２つの定電流源４１，
４２を有し、これらから出力される定電流Ｉ２１，Ｉ２
２を加算合成し、この加算合成電流を定電流Ｉとして出
力するようになっている。

【００８６】ここで、定電流源４１は、先の図１に示す
定電流源２３や図８に示す定電流源３１，３２と同じよ
うな電圧依存性を有する。これに対し、定電流源４２
は、電圧依存性を有しない。つまり、この定電流源４２
から出力される定電流Ｉ２２は、電源電圧Ｖｃｃが変化
しても変化せず、一定値を示す。

【００８７】これにより、この実施例の定電流源の電圧
依存性は、図１１に示すように、電流Ｉ２１を初期値
（Ｖｃｃが０のときの値）とし、電源電圧Ｖｃｃが変化
すると、これに正比例して変化するような特性となる。

【００８８】この定電流源の出力電流Ｉは、

【数１４】 と表される。

【００８９】これにより、この実施例の遅延回路の遅延
時間ＴＤは、

【数１５】 と表される。

【００９０】ここで、Ｉ２２／Ｖｃｃは、電源電圧Ｖｃ
ｃが増加すると、減少する。これにより、この実施例の
遅延時間ＴＤは、電源電圧Ｖｃｃが増加すると増加す
る。但し、この電圧依存性は、定電流源４１の電圧依存
性の傾きを制御することにより、自由に制御することが
できる。

【００９１】以上詳述したこの実施例によれば、遅延時
間ＴＤは電圧依存性を有するが、その電圧依存性を自由
に制御することができるので、適用回路にあった遅延時
間を設定することができる。これにより、電源電圧Ｖｃ
ｃの変化に起因する電圧マージンの低下を防止すること
ができる。

【００９２】また、遅延時間ＴＤに電圧依存性を持たせ
ることができるので、電源電圧Ｖｃｃの変化に応じて、
遅延時間ＴＤを変化させたいような場合に対処すること
ができる。

【００９３】次に、この発明の第４の実施例を詳細に説
明する。先の第３の実施例では、定電流源４１，４２の
出力電流Ｉ２１，Ｉ２２を加算合成する場合を説明し
た。これに対し、この実施例は、これらを減算合成する
ようにしたものである。

【００９４】図１２は、この実施例の構成を示す回路図
である。また、図１２は、この実施例の定電流源の電圧
依存性を示す図である。図示の如く、この特性は、電流
（−Ｉ２２）を初期値とし、Ｖｃｃが変化すると、これ
に正比例して変化するような特性となる。

【００９５】この定電流源の出力電流Ｉは、

【数１６】 と表される。

【００９６】これにより、この実施例の遅延回路の遅延
時間ＴＤは、

【数１７】 と表される。

【００９７】ここで、Ｉ２２／Ｖｃｃは、電源電圧Ｖｃ
ｃが増加すると、減少する。これにより、この実施例で
は、電源電圧Ｖｃｃが増加すると、減少するような遅延
時間ＴＤを得ることができる。

【００９８】以上、この発明の４つの実施例を詳細に説
明したが、この発明は、これらの実施例に限定されるも
のではない。

【００９９】例えば、先の実施例では、２つの反転回路
を積分回路を介して直列接続する場合を説明した。しか
し、この発明は、３つ以上の反転回路を積分回路を介し
て直列接続するようにしてもよい。この場合、定電流源
の出力電流は、最終段の反転回路以外の反転回路に供給
される。

【０１００】また、先の実施例では、積分回路として、
コンデンサのみを有する積分回路を用いる場合を説明し
た。しかし、この発明は、コンデンサと抵抗を有する積
分回路を用いるようにしてもよい。

【０１０１】また、先の実施例では、複数の反転回路を
積分回路を介して接続する場合を説明した。しかし、こ
の発明は、複数の反転回路を積分回路を介さないで、直
接接続するようにしてもよい。

【０１０２】また、先の実施例では、定電流源の出力電
流を反転回路に供給する電流供給回路として、カレント
ミラー回路を用いる場合を説明した。しかし、この発明
は、定電流源の出力電流を反転回路に忠実に供給するこ
とができる回路であれば、カレントミラー回路以外の回
路を用いるようにしてもよい。

【０１０３】このほかにも、この発明は、その要旨を逸
脱しない範囲で種々様々変形実施可能なことは勿論であ
る。

【０１０４】

【発明の効果】以上詳述したこの発明によれば、電源電
圧が変化すると、これに正比例して変化するような値を
有する定電流を出力する定電流源を設け、この定電流源
の出力電流を反転回路に流すようにしたので、適用回路
にあった遅延時間を設定することができる。これによ
り、電源電圧の変化に起因する電圧マージンの低下を防
止することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の構成を示す回路図で
ある。

【図２】従来の遅延回路の構成を示す回路図である。

【図３】従来の遅延回路の遅延時間の電圧依存性を示す
特性図である。

【図４】第１の実施例の定電流源の電圧依存性を特性図
である。

【図５】第１の実施例の定電流源の具体的構成の一例を
示す回路図である。

【図６】第１の実施例の定電流源の電圧依存性を説明す
るための回路図である。

【図７】第１の実施例の動作を示すタイミングチャート
である。

【図８】この発明の第２の実施例の構成を示す回路図で
ある。

【図９】第２の実施例の動作を示すタイミングチャート
である。

【図１０】この発明の第３の実施例の構成を示す回路図
である。

【図１１】第３の実施例の定電流源の電圧依存性を示す
特性図である。

【図１２】この発明の第４の実施例の構成を示す回路図
である。

【図１３】第４の実施例の定電流源の電圧依存性を示す
特性図である。

【符号の説明】

１１…入力端子 １２，１３，１５，１６，１８〜２２，２３１〜２３３
…ＭＯＳ・ＦＥＴ １４…コンデンサ １７…出力端子 ２３，３１，３２，４１，４２…定電流源 ２３４〜２３７…抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】 相補型ＭＯＳ回路によって構成され、直
   接または積分回路を介して直列接続される複数の反転回
   路と、 電源電圧が変化すると、この変化にほぼ正比例して変化
   するような値を有する定電流を出力する定電流源と、 この定電流源から出力される定電流を、前記複数の反転
   回路のうち、最終段の反転回路を除く反転回路に供給す
   る電流供給回路とを具備したことを特徴とする遅延回
   路。
2. 【請求項２】 前記定電流源は、 前記電源電圧が変化すると、この変化にほぼ正比例して
   変化するような値を有する第１の定電流を出力する第１
   の定電流源と、 前記電源電圧が変化すると、この変化にほぼ正比例して
   変化するような値を有する第２の定電流を出力する第２
   の定電流源とを具備し、 前記電流供給回路は、 前記第１の定電流源から出力される第１の定電流を前記
   反転回路を構成する２つのＭＯＳ形電界効果トランジス
   タのうちの一方のＭＯＳ形電界効果トランジスタに供給
   する第１の電流供給回路と、 前記第２の定電流源から出力される第２の定電流を前記
   反転回路を構成する２つのＭＯＳ形電界効果トランジス
   タのうちの他方のＭＯＳ形電界効果トランジスタに供給
   する第２の電流供給回路とを具備するように構成されて
   いることを特徴とする請求項１記載の遅延回路。
3. 【請求項３】 前記定電流源は、前記電源電圧が０のと
   きは、０の値を有し、この電源電圧が変化すると、この
   変化にほぼ正比例して変化するような値を有する定電流
   を出力するように構成されていることを特徴とする請求
   項１記載の遅延回路。
4. 【請求項４】 前記定電流源は、前記電源電圧が０のと
   きは、０以外の値を有し、この電源電圧が変化すると、
   この変化にほぼ正比例して変化するような値を有する定
   電流を出力するように構成されていることを特徴とする
   請求項１記載の遅延回路。