KR100847765B1 - 지연 회로 - Google Patents

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Abstract

본 발명은 외부전압의 변동과 상관없이 지연시간이 고정되는 지연 회로에 관한 것으로, 외부전압의 변동과 상관없이 일정한 전위레벨을 갖는 고정전압과, 외부전압의 변동에 따라 전위레벨이 변동하는 변동전압을 생성하는 전압생성수단, 및 적어도 하나 이상의 외부신호를 입력받아 특정한 논리연산을 수행하고, 상기 고정전압과 상기 변동전압에 응답하여 상기 특정한 논리연산의 수행시간을 외부전압의 변동과 상관없이 고정하는 적어도 하나 이상의 논리연산수단을 포함하는 반도체 소자를 제공한다.
지연회로, 논리게이트

Description

지연 회로 {DELAY CIRCUIT}
도 1은 종래의 기술에 따른 인버터-캐패시터(INV-C) 방식의 지연회로를 도시한 회로도.
도 2는 도 1에서 도시된 종래의 기술에 따른 인버터-캐패시터(INV-C) 방식의 지연회로에서 외부전압(VDD)의 변동의 따라 지연시간이 변동하는 것을 도시한 그래프.
도 3은 본 발명의 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로를 도시한 회로도.
도 4는 도 3에서 도시한 본 발명의 실시예에 따른 지연회로에서 사용되는 고정전압(VREF_N) 및 변동전압(VREF_P)을 생성하는 전압생성부를 상세히 도시한 회로도.
도 5는 본 발명의 실시예에 따른 인버터-인버터(INV-INV) 방식의 지연회로를 도시한 회로도.
도 6은 본 발명의 실시예에 따른 레지스터-캐패시터(Resistor-Capacitor) 방식의 지연회로를 도시한 회로도.
도 7은 본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지 연회로를 도시한 회로도.
도 8은 본 발명의 사상을 적용한 논리 게이트를 상세히 도시한 회로도.
도 9는 도 3 내지 도 8에서 도시한 본 발명의 사상을 적용한 지연회로 및 논리 게이트와 도 8에서 도시된 전압생성부와의 연결관계를 도시한 블록도.
도 10은 도 1에서 도시한 종래의 기술에 따른 지연회로와 도 3 내지 도 7에서 도시한 본 발명의 실시 예에 따른 지연회로에서 외부전압(VDD)의 변동에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명.
110 : 전압 생성부.
120, 150 : 인버터-캐패시터(INV-C) 방식의 지연회로.
130 : 인버터-인버터(INV-INV) 방식의 지연회로.
140 : 레지스터-캐패시터(Resistor-Capacitor) 방식의 지연회로.
160 : 본 발명의 사상을 적용한 논리 게이트.
본 발명은 반도체 소자에서 사용되는 지연 회로에 관한 것으로, 특히 외부전압의 변동과 상관없이 지연시간이 고정되는 지연 회로에 관한 것이다.
지연회로는 DRAM(Dynamic Random Access Memory)및 ASIC(Application-Specific Integrated circuit)에서 내부제어신호의 순서를 결정하기 위하여 광범위하게 쓰이는 기본 회로이다.
지연회로의 종류는 다음과 같다.
첫째, 순수하게 논리 게이트의 논리연산 수행시간만으로 지연시간을 만들어 내는 인버터-인버터(Inverter-Inverter : INV-INV) 지연회로.
둘째, 논리 게이트를 통해 커패시터(capacitor)를 충/방전하는 동작으로 지연시간을 만들어 내는 인버터-커패시터(Inverter-Capacitor : INV-C) 지연회로.
셋째, 논리 게이트와 특정 출력 저항을 통해 커패시터(capacitor)를 충/방전시키는 동작으로 지연시간을 만들어 내는 레지스터-캐패시터(Resistor-Capacitor : R-C) 지연회로.
상기에서 설명한 지연회로들은 구현 가능한 지연시간 값, 지연시간의 전원전압에 대한 의존성, 공정 변동에 따른 지연시간 변동 등의 항목에서 각각의 특징을 가지고 있어서, 그 특성에 맞게 응용되고 있다.
도 1은 종래의 기술에 따른 인버터-캐패시터(INV-C) 방식의 지연회로를 도시한 회로도이다.
도 1을 참조하면, 종래의 기술에 따른 인버터-캐패시터(INV-C) 방식의 지연회로는, PMOS트랜지스터(P1)과 NMOS트랜지스터(N1)로 이루어진 인버터(11,12)와 캐패시터(C)를 구비하고 있다.
먼저, 첫 번째 인버터(11)가 외부신호(IN)를 입력받아 위상을 반전하여 캐패 시터(C)를 구동한다.
두 번째 인버터(12)는 구동된 캐패시터(C)에 인가된 전압을 입력받아 다시 위상을 반전시켜 출력신호(OUT)를 구동한다.
따라서, 출력신호(OUT)는 외부신호(IN)와 동일한 위상을 가진다.
또한, 출력신호(OUT)는 첫 번째 인버터(11)가 외부신호(IN)의 위상을 반전시켜 캐패시터(C)를 충전 또는 방전하는 지연시간과 두 번째 인버터(12)가 캐패시터(C)에 인가된 전압의 위상을 반전시키는 지연시간을 모두 합한 만큼의 지연시간 뒤에 외부신호(IN)에 반응한다.
그런데, 출력신호(OUT)는 첫 번째 인버터(11)가 외부신호(IN)의 위상을 반전시켜 캐패시터(C)를 충전 또는 방전하는 지연시간과 두 번째 인버터(12)가 캐패시터(C)에 인가된 전압의 위상을 반전시키는 지연시간은 모두 외부전압(VDD)의 전위레벨에 영향을 받는다.
즉, 외부전압(VDD)의 전위레벨이 증가하는 경우 첫 번째 인버터(11) 및 두 번째 인버터(12)를 구성하는 NMOS트랜지스터와 PMOS트랜지스터의 전류 구동 능력이 커지게되어 첫 번째 인버터(11)가 외부신호(IN)의 위상을 반전시켜 캐패시터(C)를 충전 또는 방전하는 지연시간 및 두 번째 인버터(12)가 캐패시터(C)에 인가된 전압의 위상을 반전시키는 지연시간이 짧아지게 된다.
도 2는 도 1에서 도시된 종래의 기술에 따른 인버터-캐패시터(INV-C) 방식의 지연회로에서 외부전압(VDD)의 변동의 따라 지연시간이 변동하는 것을 도시한 그래프이다.
도 2를 참조하면, 종래의 기술에 따른 인버터-캐패시터(INV-C) 방식의 지연회로에서는 외부전압(VDD)의 전위레벨이 증가함에 따라 지연시간이 감소하고, 외부전압(VDD)의 전위레벨이 감소함에 따라 지연시간이 증가하는 것을 알 수 있다.
그런데, 지연회로에서 지연시간이 외부전압(VDD)의 전위레벨이 변동함에 따라 심하게 변동하게 되면 지연회로를 사용하는 반도체 소자제품에서 안정적인 동작을 위해 지연시간의 변동을 무마할 수 있는 충분한 타이밍 마진(Timing margin)을 확보해야 한다. 이러한 경우, 반도체 소자제품 전체의 동작 속도가 느려지는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 외부전압의 변동과 상관없이 지연시간이 고정되는 지연 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부전압의 변동과 상관없이 일정한 전위레벨을 갖는 고정전압과, 외부전압의 변동에 따라 전위레벨이 변동하는 변동전압을 생성하는 전압생성수단; 및 적어도 하나 이상의 외부신호를 입력받아 특정한 논리연산을 수행하고, 상기 고정전압과 상기 변동전압에 응답하여 상기 특정한 논리연산의 수행시간을 외부전압의 변동과 상관없이 고정 하는 적어도 하나 이상의 논리연산수단을 포함하는 반도체 소자가 제공된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부전압의 변동과 상관없이 일정한 전위레벨을 갖는 고정전압과, 외부전압의 변동에 따라 전위레벨이 변동하는 변동전압을 생성하는 전압생성수단; 및 적어도 하나 이상의 외부신호를 입력받아 특정한 논리연산을 수행하여 생성되는 출력신호가 특정한 논리레벨을 갖는 경우, 상기 고정전압 또는 상기 변동전압에 응답하여 상기 특정한 논리연산의 수행시간을 외부전압의 변동과 상관없이 고정하는 적어도 하나 이상의 논리연산수단을 포함하는 반도체 소자가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로를 도시한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로(120)는, 전류공급노드(I_CHAG) 및 전류방전노드(I_DIS)를 구비하고, 외부신호(IN)의 위상을 반전하여 출력하는 인버터(122), 및 변동전압(VREF_P)에 응답하여 전류공급노드(I_CHAG)를 통해 일정한 크기의 전류를 공급하고, 고정전압(VREF_N)에 응답하여 전류방전노드(I_DIS)를 통해 일정한 크기의 전류를 방전함 으로써 인버터(122)에서 외부신호(IN)의 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정하는 전류충방전부(124)를 포함한다.
여기서, 인버터(122)는, 입력되는 외부신호(IN)의 위상을 반전하여 출력하는 논리 연산자이다.
하지만, 전류충방전부(124)는, 인버터(122)의 논리연산을 수행하는 시간이 외부전압(VDD)의 변동과 상관없이 고정되도록 하는 구성요소일 뿐, 인버터(122)의 동작을 바꾸는 것은 아니므로 본 상세설명에서는 인버터(122)와 전류충방전부(124)를 합하여 논리연산부(128)라고 부르도록 하겠다.
즉, 본 발명의 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로(120)는, 전술한 논리연산부(128)와, 각 논리연산부(128)의 접속노드에 병렬접속되어 있는 캐패시터(C)가 복수 번 반복된다.
여기서, 본 발명의 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로(120) 구성요소 중 인버터(122)는, 종래의 기술과 마찬가지로 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 이루어져 있다.
즉, 인버터(122)의 각 트랜지스터(P1,N1)에 흐르는 구동전류의 특성은 결정되어 있으므로 각 트랜지스터(P1,N1)에 공급되는 전압이 변동할 경우 인버터(122)에서 입력된 외부신호(IN)의 위상을 반전하는 시간이 변동하게 된다.
때문에, 본 발명에서는 인버터(122)의 각 트랜지스터(P1,N1)에 외부전압(VDD)을 직접 공급하지 않고, 전류충방전부(124)를 통해 일정한 전위레벨을 갖는 전압을 공급한다.
여기서, 전류충방전부(124)가 입력받는 변동전압(VREF_P) 및 고정전압(VREF_N)의 특성을 알아보도록 하겠다.
도 4는 도 3에서 도시한 본 발명의 실시예에 따른 지연회로에서 사용되는 고정전압(VREF_N) 및 변동전압(VREF_P)을 생성하는 전압생성부를 상세히 도시한 회로도이다.
도 4를 참조하면, 전압생성부(110)는 다음과 같은 구성요소를 갖는다.
밴드-갭(Band-gap) 회로에서 생성된 기준전압(VREF)을 일정비율로 분배하여 고정전압(VREF_N)을 생성하는 고정전압 생성부(112), 및 고정전압 생성부(112)와 전류 미러(current mirror) 형태로 접속되어 변동전압(VREF_P)을 생성하는 변동전압 생성부(114)를 포함한다.
여기서, 고정전압 생성부(112)는, 기준전압(VREF)과 접지전압(VSS) 사이에 저항(R)과 제1NMOS트랜지스터(N1)가 직렬접속되고, 저항(R)과 제1NMOS트랜지스터(N1)가 접속되는 제1접속노드(C_NODE1)에서 고정전압(VREF_N)을 생성하며, 제1접속노드(C_NODE1)에 연결된 제1NMOS트랜지스터(N1)의 게이트(gate)와 변동전압 생성부(114)가 전류 미러(current mirror) 형태로 접속된다.
또한, 제1NMOS트랜지스터(N1)는, 제1접속노드(C_NODE1)에 드레인(drain)과 게이트(gate)가 연결되고, 소스(source)에 접지전압(VSS)이 연결되어 다이오드로서 동작한다.
또한, 밴드-갭(Band-gap) 회로는 PVT(Process, Voltage, Temperature)의 변동에 상관없이 항상 일정한 전위레벨을 유지하는 기준전압(VREF)을 출력하는 회로 로서 자세한 내용은 이미 공지된 기술이므로 생략하도록 하겠다.
그리고, 변동전압 생성부(114)는, 외부전압(VDD)과 접지전압(VSS) 사이에 PMOS트랜지스터(P)와 제2NMOS트랜지스터(N2)가 직렬접속되고, PMOS트랜지스터(P)와 제2NMOS트랜지스터(N2)가 접속된 제2접속노드(C_NODE2)에 연결된 PMOS트랜지스터(P)의 게이트(gate)에서 변동전압(VREF_P)이 생성되며, 제2NMOS트랜지스터(N2)의 게이트(gate)가 고전전압 생성부(112)와 전류 미러(current mirror) 형태로 접속된다.
또한, PMOS트랜지스터(P)는, 제2접속노드(C_NODE2)에 드레인(drain)과 게이트(gate)가 연결되고, 소스(source)에 외부전압(VDD)이 연결되어 다이오드로서 동작한다.
전압생성부(110)가 동작하는 원리는 다음과 같다.
먼저, 고정전압 생성부(112)의 제1NMOS트랜지스터(N1)는 다이오드로서 동작하므로, 일정한 임계 저항값을 갖는다. 때문에, 저항(R)의 저항값과 제1NMOS트랜지스터의 임계 저항값의 비율은 기준전압(VREF)을 일정비율로 나누어 출력하는 분배회로와 같은 효과를 갖는다.
이때, 기준전압(VREF)이 외부전압(VDD)의 전위레벨이 변동하는 것과 무관하게 일정한 전위레벨을 유지하고, 저항(R)의 저항값에 비해서 NMOS트랜지스터의 임계 저항값이 작으므로 외부전압(VDD)의 전위레벨이 변동하는 것과 상관없이 고정전압(VREF_N)은 일정한 전위레벨을 유지할 수 있다.
Figure 112006071791588-pat00001
Figure 112006071791588-pat00002
여기서, 고정전압(VREF_N)은, 수학식 1과 수학식 2를 동시에 만족시키는 값으로 결정되어 진다.
한편, 고정전압 생성부(112)의 제1NMOS트랜지스터(N1)는 변동전압 생성부(114)의 제2NMOS트랜지스터(N2)와 전류 미러(current mirror) 형태로 접속이 된다.
즉, 제1NMOS트랜지스터(1)의 드레인(drain)으로 흐르는 제1전류(I1)와 제2NMOS트랜지스터(N2)의 드레인(drain)으로 흐르는 제2전류(I2)는 같은 값을 갖는다.
이때, 제2전류(I2)는 PMOS트랜지스터(P)를 통해 흐르므로 외부전압(VDD)의 전위레벨이 변동하더라도 게이트(gate)에 걸리는 변동전압(VREF_P)의 전위레벨이 동시에 변동함으로써 제2전류(I2)가 제1전류(I1)와 같은 값을 가질 수 있도록 한다.
다시 도 3을 참조하면, 전술한 고정전압(VREF_N)과 변동전압(VREF_P)의 특성 으로 인해 전류충방전부(124)의 구성요소 중 고정전압(VREF_N)을 게이트로 입력받은 제2NMOS트랜지스터(N2)와 변동전압(VREF_P)을 게이트로 입력받는 제2PMOS트랜지스터는 외부전압(VDD)의 전위레벨이 변동하는 것과 상관없이 항상 일정한 전류를 인버터(122)에 공급할 수 있다.
즉, 인버터(122)에서 입력된 외부신호(IN)의 위상을 반전하는 시간을 고정시킬 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부전압(VDD)의 전위레벨이 변동하는 경우에도, 외부전압(VDD)의 전위레벨 변동에 의한 영향이 논리연산부에 전달되지 않도록 함으로써 지연회로의 지연시간을 고정할 수 있다.
또한, 지연회로의 적정한 타이밍 마진(Timing margin)을 확보함으로써 지연회로를 사용하는 장치 - DRAM 및 CMOS 회로 - 의 제어 동작 마진(margin)을 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 인버터-인버터(INV-INV) 방식의 지연회로를 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 인버터-인버터(INV-INV) 방식의 지연회로는, 도 3에서 도시된 인버터-캐패시터(INV-C) 방식의 지연회로와 거의 같은 구성을 갖는다.
즉, 본 발명의 실시예에 따른 인버터-인버터(INV-INV) 방식의 지연회로는, 전류공급노드(I_CHAG) 및 전류방전노드(I_DIS)를 구비하고, 외부신호(IN)의 위상을 반전하여 출력하는 인버터(132), 및 변동전압(VREF_P)에 응답하여 전류공급노 드(I_CHAG)를 통해 일정한 크기의 전류를 공급하고, 고정전압(VREF_N)에 응답하여 전류방전노드(I_DIS)를 통해 일정한 크기의 전류를 방전함으로써 인버터(132)에서 외부신호(IN)의 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정하는 전류충방전부(134)를 포함하는 논리연산부(136)가 복수 개 반복된다.
도 3에서 도시된 인버터-캐패시터(INV-C) 방식의 지연회로와 본 발명의 실시예에 따른 인버터-인버터(INV-INV) 방식의 지연회로의 다른 점은, 각 논리연산부(136)의 접속노드에 캐패시터(C)가 연결되어 있지 않다.
즉, 인버터-인버터(INV-INV) 방식의 지연회로는 논리연산부(136) 만을 사용하여 지연시간을 조절한다.
그리고, 논리연산부(136)의 자세한 구성요소 및 동작방법은 전술한 실시예에서 설명하였으므로 여기서는 설명하지 않기로 하겠다.
도 6은 본 발명의 실시예에 따른 레지스터-캐패시터(Resistor-Capacitor) 방식의 지연회로를 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 레지스터-캐패시터(Resistor-Capacitor) 방식의 지연회로는, 도 3 및 도 5에서 도시된 인버터-캐패시터(INV-C) 및 인버터-인버터(INV-INV) 방식의 지연회로와 거의 같은 구성을 갖는다.
즉, 전류공급노드(I_CHAG) 및 전류방전노드(I_DIS)를 구비하고, 외부신호(IN)의 위상을 반전하여 출력하는 인버터(142), 및 변동전압(VREF_P)에 응답하여 전류공급노드(I_CHAG)를 통해 일정한 크기의 전류를 공급하고, 고정전압(VREF_N)에 응답하여 전류방전노드(I_DIS)를 통해 일정한 크기의 전류를 방전함으로써 인버 터(142)에서 외부신호(IN)의 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정하는 전류충방전부(144)를 포함하는 논리연산부(148), 및 각 논리연산부(146,148)의 접속노드에 직렬접속된 저항(R)과 병렬접속된 캐패시터(C)가 복수 개 반복된다.
즉, 각 논리연산부(148)의 접속노드에서 저항(R)과 캐패시터(C)가 접속되어 레지스터-캐패시터(Resistor-Capacitor) 방식의 지연회로의 지연시간을 조절한다.
그리고, 논리연산부(148)의 자세한 구성요소 및 동작방법은 전술한 실시예에서 설명하였으므로 여기서는 설명하지 않기로 하겠다.
도 7은 본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로를 도시한 회로도이다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로는, 도 3과 도 5 및 도 6에 도시된 지연회로와는 다른 특성을 같는다.
본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로는, 같은 논리연산을 수행하지만 논리연산을 수행할 때 생성되어 출력되는 신호의 논리레벨에 따라 지연시간을 고정하거나 변동하는 시점이 각각 다른 두 개의 논리 연산부(157,158)을 포함한다.
각각의 논리연산부(157,158)는, 도 3과 도 5 및 도 6에 도시된 지연회로의 논리연산부와 마찬가지로 인버터(151,153)을 포함한다.
하지만, 도 3과 도 5 및 도 6에 도시된 지연회로의 논리연산부에서 전류충방 전부를 포함했던 것과는 달리 본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로는, 논리연산부(157,158)에서 출력되는 신호의 논리레벨에 따라 전류방전부(153) 또는 전류충전부(154)를 포함한다.
본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로의 논리연산부(157,158)를 상세히 설명하면,
출력되는 신호의 논리레벨이 로직'로우'(Low)인 경우에 첫 번째 논리연산부(157)에서는 인버터(151)에서 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정한다.
하지만, 출력되는 신호의 논리레벨이 로직'하이'(High)인 경우에 첫 번째 논리연산부(157)에서는 인버터(151)에서 위상을 반전하는 시간을 외부전압(VDD)의 변동에 따라 변동한다.
그리고, 출력되는 신호의 논리레벨이 로직'하이'(High)인 경우에 두 번째 논리연산부(158)에서는 인버터(153)에서 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정한다.
하지만, 출력되는 신호의 논리레벨이 로직'하이'(High)인 경우에 두 번째 논리연산부(158)에서는 인버터(153)에서 위상을 반전하는 시간을 외부전압(VDD)의 변동에 따라 변동한다.
본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로 중 첫 번째 논리연산부(157)의 구성요소는 다음과 같다.
전류방전노드(I_DIS)를 구비하고, 외부신호(IN)의 위상을 반전하여 출력하는 인버터(151), 및 인버터(151)에서 외부신호(IN)의 위상을 반전하여 출력한 신호의 논리레벨이 로직'로우'(Low)일 경우, 고정전압(VREF_N)에 응답하여 인버터(151)의 출력단으로부터 전류방전노드(I_DIS)를 통해 일정한 크기의 전류를 방전함으로써 인버터(151)에서 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정하는 전류방전부(152)를 포함한다.
여기서, 인버터(151)는, 도 3과 도 5 및 도 6에 도시된 지연회로에서 사용된 인버터와 달리 전류공급노드(I_CHAG)가 없다. 즉, 외부전압(VDD)을 직접입력 받는다.
또한, 게이트(gate)로 입력받은 외부신호(IN)에 응답하여 소스(source)-드레인(drain) 접속된 외부전압(VDD)과 출력노드(I_EXT)가 연결되는 것을 제어하는 제1PMOS트랜지스터(P1), 및 게이트(gate)로 입력받은 외부신호(IN)에 응답하여 소스(source)-드레인(drain) 접속된 전류방전노드(I_DIS)와 출력노드(I_EXT)가 연결되는 것을 제어하는 제1NMOS트랜지스터(N1)를 구비한다.
즉, 전류방전부(152)는, 도 3과 도 5 및 도 6에 도시된 지연회로에서 사용된 전류충방전부에서 전류충전에 사용되는 부분을 제외한 것이다.
또한, 게이트(gate)로 입력받은 고정전압(VREF_N)에 응답하여 소스(source)-드레인(drain) 접속된 접지전압(VSS)과 전류방전노드(I_DIS)가 연결되는 것을 제어하는 제2NMOS트랜지스터(N2)를 구비한다.
본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로 중 두 번째 논리연산부(158)의 구성요소는 다음과 같다.
전류공급노드(I_CHAG)를 구비하고, 외부신호(IN)의 위상을 반전하여 출력하는 인버터(153), 및 인버터(153)에서 외부신호(IN)의 위상을 반전하여 출력한 신호의 논리레벨이 로직'하이'(High)일 경우, 변동전압(VREF_P)에 응답하여 인버터(153)의 출력단으로부터 전류공급노드(I_CHAG)를 통해 일정한 크기의 전류를 공급함으로써 인버터(153)에서 위상을 반전하는 시간을 외부전압(VDD)의 변동과 상관없이 고정하는 전류충전부(154)를 포함한다.
여기서, 인버터(153)는, 도 3과 도 5 및 도 6에 도시된 지연회로에서 사용된 인버터와 달리 전류방전노드(I_DIS)가 없다. 즉, 접지전압(VSS)을 직접입력 받는다.
또한, 게이트(gate)로 입력받은 외부신호(IN)에 응답하여 소스(source)-드레인(drain) 접속된 전류공급노드(I_CHAG)와 출력노드(I_EXT)가 연결되는 것을 제어하는 제2PMOS트랜지스터(P2), 및 게이트(gate)로 입력받은 외부신호(IN)에 응답하여 소스(source)-드레인(drain) 접속된 접지전압(VSS)과 출력노드(I_EXT)가 연결되는 것을 제어하는 제3NMOS트랜지스터(N3)를 구비한다.
즉, 전류방전부(152)는, 도 3과 도 5 및 도 6에 도시된 지연회로에서 사용된 전류충방전부에서 전류방전에 사용되는 부분을 제외한 것이다.
또한, 게이트(gate)로 입력받은 변동전압(VREF_P)에 응답하여 소스(source)-드레인(drain) 접속된 외부전압(VDD)과 전류공급노드(I_CHAG)가 연결되는 것을 제어하는 제3PMOS트랜지스터(P3)를 구비한다.
그리고, 전술한 논리연산부(157,158)의 출력단 또는 입력단에 병렬접속된 캐 패시터(C)는 도 3과 도 5 및 도 6에 도시된 지연회로와 마찬가지로 본 발명의 또 다른 실시예에 따른 인버터-캐패시터(INV-C) 방식의 지연회로의 지연시간을 조절하는데 사용된다.
도 8은 본 발명의 사상을 적용한 논리 게이트를 상세히 도시한 회로도이다.
도 8을 참조하면, 본 발명의 사상을 적용한 논리 게이트의 구성요소는 다음과 같다.
전류공급노드(I_CHAG) 및 전류방전노드(I_DIS)를 구비하고, 외부신호의 제1신호(IN1)와 제2신호(IN2)를 입력받아 논리부정 곱 연산(NAND)을 수행하는 낸드게이트(162), 및 변동전압(VREF_P)에 응답하여 전류공급노드(I_CHAG)를 통해 일정한 크기의 전류를 공급하고, 고정전압(VREF_N)에 응답하여 전류방전노드(I_DIS)를 통해 일정한 크기의 전류를 방전함으로써 낸드게이트(162)에서 논리부정 곱 연산(NAND)을 수행하는 시간을 외부전압(VDD)의 변동과 상관없이 고정하는 전류충방전부(164)를 포함한다.
여기서, 낸드게이트(164)는, 게이트(gate)로 입력받은 외부신호의 제1신호(IN1)에 응답하여 소스(source)-드레인(drain) 접속된 전류공급노드(I_CHAG)와 출력노드(I_EXT)가 연결되는 것을 제어하는 제1PMOS트랜지스터(P1)와, 게이트(gate)로 입력받은 외부신호의 제2신호(IN2)에 응답하여 소스(source)-드레인(drain) 접속된 전류공급노드(I_CHAG)와 출력노드(I_EXT)가 연결되는 것을 제어하는 제2PMOS트랜지스터(P2)와, 게이트(gate)로 입력받은 외부신호의 제1신호(IN1)에 응답하여 소스(source)-드레인(drain) 접속된 전류방전노드(I_DIS)와 출력노 드(I_EXT)가 연결되는 것을 제어하는 제1NMOS트랜지스터(N1), 및 게이트(gate)로 입력받은 외부신호의 제2신호(IN2)에 응답하여 소스(source)-드레인(drain) 접속된 전류방전노드(I_DIS)와 출력노드(I_EXT)가 연결되는 것을 제어하는 제2NMOS트랜지스터(N2)를 구비한다.
그리고, 전류충방전부(164)는, 도 3과 도 5 및 도 6에 도시된 지연회로에서 사용된 전류충방전부와 같은 구성을 갖으므로 여기서는 설명하지 않도록 하겠다.
또한, 낸드게이트(162)를 사용한 첫 번째 논리연산부(164) 대신에 인버터를 사용한 두 번째 논리연산부(166)은 도 3과 도 5 및 도 6에 도시된 지연회로에서 도시된 논리연산부와 같은 구성을 갖으므로 여기서는 설명하지 않도록 하겠다.
그리고, 전술한 논리연산부(164,166)의 출력단 또는 입력단에 병렬접속된 캐패시터(C)는 도 3과 도 5 및 도 6에 도시된 지연회로와 마찬가지로 본 발명의 사상을 적용한 논리 게이트(160)가 수행되는 시간을 조절하는데 사용된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 논리게이트에 본 발명의 사상을 적용함으로써 지연회로에서뿐만 아니라 특정한 논리 연산을 수행하는 논리 게이트에서도 사용이 가능 하다는 것을 알 수 있다.
즉, 논리 게이트가 특정한 논리연산의 수행하는 시간이 외부전압(VDD)의 변동과 상관없이 고정되도록 할 수 있다.
그리고, 논리 게이트는, 인버터(Inverter), 낸드 게이트(NAND), 앤드 게이트(AND), 오아 게이트(OR), 배타적 오아 게이트(XOR) 등 외부전압(VDD)을 공급받아 동작하는 모든 논리 게이트를 의미한다.
도 9는 도 3 내지 도 8에서 도시한 본 발명의 사상을 적용한 지연회로 및 논리 게이트와 도 8에서 도시된 전압생성부와의 연결관계를 도시한 블록도이다.
도 9를 참조하면, 고정전압(VREF_N)과 변동전압(VREF_P)를 생성하는 전압생성부(110)는 복수 개의 지연회로(120,130,140,150) 및 논리 게이트(160)가 공유하여 사용하는 것을 알 수 있다. 즉, 종래의 기술에 비해 추가되는 회로의 양은 많지 않음을 알 수 있다.
도 10은 도 1에서 도시한 종래의 기술에 따른 지연회로와 도 3 내지 도 7에서 도시한 본 발명의 실시 예에 따른 지연회로에서 외부전압(VDD)의 변동에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프.
도 10을 참조하면, 종래의 기술에 따른 지연회로가 외부전압(VDD)의 전위레벨이 변동하는 것에 따라 지연시간이 변동하는 것에 비해 본 발명의 실시 예에 따른 지연회로는 외부전압(VDD)이 변동하더라도 지연시간이 고정되어 있는 것을 알 수 있다.
이상에서 살펴본 바와 같이 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부전압(VDD)의 전위레벨이 변동하는 경우에도, 외부전압(VDD)의 전위레벨 변동이 논리연산부에 전달되지 않도록 함으로써 지연회로의 지연시간을 고정할 수 있다.
또한, 지연회로의 적정한 타이밍 마진(Timing margin)을 확보함으로써 지연회로를 사용하는 장치 - DRAM 및 CMOS 회로 - 의 제어 동작 마진(margin)을 향상시킬 수 있다.
또한, 논리게이트에 본 발명의 사상을 적용함으로써 논리 게이트가 특정한 논리연산의 수행하는 시간이 외부전압(VDD)의 변동과 상관없이 고정되도록 할 수 있다.

Claims (24)

  1. 외부전압의 변동과 상관없이 일정한 전위레벨을 갖는 고정전압과, 외부전압의 변동에 대응하여 전위레벨이 변동하는 변동전압을 생성하는 전압생성수단과,
    적어도 하나 이상의 외부신호를 입력받아 특정한 논리연산을 수행하기 위한 적어도 하나 이상의 논리연산수단을 구비하며,
    상기 논리연산수단은 각각,
    상기 외부신호에 응답하여 그 출력단을 풀업하기 위한 풀업부;
    상기 외부신호에 응답하여 상기 출력단을 풀다운하기 위한 풀다운부;
    상기 변동전압에 응답하여 상기 풀업부에 풀업전류를 공급하기 위한 풀업전류 공급부; 및
    상기 고정전압에 응답하여 상기 풀다운부에 풀다운전류를 공급하기 위한 풀다운전류 공급부를 구비하는 반도체 소자.
  2. 외부전압의 변동과 상관없이 일정한 전위레벨을 갖는 고정전압과, 외부전압의 변동에 대응하여 전위레벨이 변동하는 변동전압을 생성하는 전압생성수단과,
    입력신호를 반전시키기 위한 제1 반전수단;
    상기 변동전압에 응답하여 상기 제1 반전수단에 풀업전류를 공급하기 위한 풀업전류 공급수단;
    상기 제1 반전수단의 출력신호를 반전시키기 위한 제2 반전수단; 및
    상기 고정전압에 응답하여 상기 제2 반전수단에 풀다운전류를 공급하기 위한 풀다운전류 공급수단을 구비하는 반도체 소자.
  3. 제1항에 있어서,
    상기 논리연산수단 각각의 출력단 또는 입력단에 접속된 부하를 더 구비하는 반도체 소자.
  4. 제1항에 있어서,
    상기 전압생성수단은,
    밴드-갭 회로에서 생성된 기준전압을 일정비율로 분배하여 상기 고정전압을 생성하는 고정전압 생성부; 및
    상기 고정전압 생성부와 전류 미러(current mirror) 형태로 접속되어 상기 변동전압을 생성하는 변동전압 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 고정전압 생성부는,
    상기 기준전압과 제1접속노드 - 상기 고정전압이 출력되는 노드임 - 사이에 접속된 저항과, 상기 제1접속노드와 접지전압 사이에 접속된 제1NMOS트랜지스터를 구비하며, 상기 제1접속노드에 연결된 상기 제1NMOS트랜지스터의 게이트와 상기 변동전압 생성부가 상기 전류 미러 형태로 접속되는 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 제5항에 있어서,
    상기 변동전압 생성부는,
    상기 외부전압과 제2접속노드 사이에 접속된 PMOS트랜지스터와, 상기 제2접속노드와 상기 접지전압 사이에 접속된 제2NMOS트랜지스터를 구비하며, 상기 제2접속노드에 연결된 상기 PMOS트랜지스터의 게이트로부터 상기 변동전압이 출력되며, 상기 제2NMOS트랜지스터의 게이트가 상기 고정전압 생성부의 상기 제1NMOS트랜지스터의 게이트와 접속된 것을 특징으로 하는 반도체 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 논리연산수단은 인버터를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 풀업부는 상기 외부신호를 게이트 입력으로 하는 제1PMOS트랜지스터를 구비하고,
    상기 풀다운부는 상기 외부신호를 게이트 입력으로 하는 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 풀업전류 공급부는 상기 변동전압을 게이트 입력으로 하며 상기 외부전압과 상기 풀업부 사이에 접속된 제2PMOS트랜지스터를 구비하며,
    상기 풀다운전류 공급부는 상기 고정전압을 게이트 입력으로 하며 접지전압과 상기 풀다운부와 사이에 접속된 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서,
    상기 논리연산수단은 제1 외부신호 및 제2 외부신호를 입력으로 하는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제3항에 있어서,
    상기 부하는,
    상기 논리연산수단 각각의 출력단 또는 입력단에 병렬 접속된 캐패시터를 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제3항에 있어서,
    상기 부하는,
    상기 논리연산수단 각각의 출력단 또는 입력단에 직렬 접속된 저항과,
    상기 저항에 병렬 접속된 캐패시터를 포함하는 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100948076B1 (ko) 2008-04-14 2010-03-16 주식회사 하이닉스반도체 지연회로 및 이를 포함하는 반도체 메모리장치
JP2010166108A (ja) * 2009-01-13 2010-07-29 Seiko Instruments Inc 遅延回路
KR102557750B1 (ko) * 2020-07-15 2023-07-21 한양대학교 산학협력단 단일 극성 다이나믹 로직 회로
CN115865056A (zh) * 2022-12-08 2023-03-28 上海奔芯集成电路设计有限公司 一种用于超宽电压范围的延迟模块

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213886A (ja) * 1995-02-01 1996-08-20 Oki Micro Design Miyazaki:Kk 遅延回路
JP2000059184A (ja) * 1998-08-13 2000-02-25 Nkk Corp 遅延回路
KR20030086770A (ko) * 2002-05-07 2003-11-12 (주)실리콘세븐 온도보상 지연회로
KR20050041617A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213886A (ja) * 1995-02-01 1996-08-20 Oki Micro Design Miyazaki:Kk 遅延回路
JP2000059184A (ja) * 1998-08-13 2000-02-25 Nkk Corp 遅延回路
KR20030086770A (ko) * 2002-05-07 2003-11-12 (주)실리콘세븐 온도보상 지연회로
KR20050041617A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로

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