KR20050041617A - 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로 - Google Patents

공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로 Download PDF

Info

Publication number
KR20050041617A
KR20050041617A KR1020030076839A KR20030076839A KR20050041617A KR 20050041617 A KR20050041617 A KR 20050041617A KR 1020030076839 A KR1020030076839 A KR 1020030076839A KR 20030076839 A KR20030076839 A KR 20030076839A KR 20050041617 A KR20050041617 A KR 20050041617A
Authority
KR
South Korea
Prior art keywords
signal
input
delay
pull
output
Prior art date
Application number
KR1020030076839A
Other languages
English (en)
Other versions
KR100560298B1 (ko
Inventor
박산하
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030076839A priority Critical patent/KR100560298B1/ko
Priority to US10/874,741 priority patent/US20050093610A1/en
Publication of KR20050041617A publication Critical patent/KR20050041617A/ko
Application granted granted Critical
Publication of KR100560298B1 publication Critical patent/KR100560298B1/ko
Priority to US11/797,263 priority patent/US20070205819A1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 공정변화 또는 구동전압의 변화등에도 일정한 지연값을 유지할 수 있는 지연회로와, 그 지연회로를 이용한 펄스생성회로를 제공하기 위한 것으로, 이를 위해 본 발명은 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키되, 제1 저항소자와 턴온 상태를 유지하는 제1 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀업수단; 및 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단을 구비하는 지연회로를 제공한다.

Description

공정조건 또는 전압변동에 관계없이 일정한 지연양을 가지는 지연회로 및 그를 이용한 펄스생성회로{DELAY CIRCUIT WITH CONSTANT DELAY TIME WITHOUT REGARD TO PROCESS CONDITION OR VOLTAGE VARITATION AND PULSE GENERATOR USING THE SAME}
본 발명은 반도체 집적회로에 관한 것으로, 특히 동작시의 전압변동이나 공정조건의 변동에 관계없이 일정한 펄스폭을 가지는 펄스신호를 출력할 수 있는 펄스생성회로에 관한 것이다.
도1은 종래기술에 의한 펄스생성회로를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 펄스생성회로는 입력신호(In)를 이용하여 제1 펄스(B)를 생성하여 출력하는 제1 펄스생성부(20)와, 입력신호(In)를 입력받아 소정시간 지연시켜 출력하는 지연부(10)와, 지연부의 출력을 이용하여 제2 펄스(D)를 생성하여 출력하는 제2 펄스생성부(30)와, 제1 및 제2 펄스생성부(20,30)의 출력을 이용하여 펄스신호(Pulse Out)를 출력하는 신호조합부(40)를 구비한다.
도2a 내지 도2c는 각각 도1에 도시된 지연부의 일예를 나타내는 회로도이다.
도2a의 경우에는 도1의 지연부(10)를 직렬연결된 다수의 인버터(I9 ~ I14)를 이용하여 구현한 것이고, 도2b의 경우에는 다수의 저항(R1,R2)과 인버터(I15 ~ I18) 및 캐패시터(C1 ~ C4)를 이용하여 구현한 것이다. 도2c의 경우에는 인버터를 이용하여 지연소자를 구성하되, 인버터를 구성하는 피모스트랜지스터(MP1)와 앤모스트랜지스터(MN2)의 드레인단과 출력단 사이에 저항소자(R3,R4)를 추가로 구비하한 것이다.
도3은 도1에 도시된 펄스생성회로의 동작을 나타내는 파형도이다. 이하 도1 내지 도3을 참조하여 종래기술에 의한 펄스생성회로의 동작을 살펴본다.
로우레벨을 유지하다 일정구간 하이레벨로 되는 입력신호(In)가 입력되면, 제1 펄스생성부(20)에서는 입력신호(In)의 상승 천이구간을 이용하여 제1 펄스신호(B)를 생성하여 출력한다. 제1 펄스생성부(20)의 인버터(I1 ~ I3)은 입력신호(In)를 반전하여 출력하고, 제1 펄스생성부(20)의 낸드게이트(ND1)는 입력신호(In)과 인버터(I3)의 출력이 공통으로 하이레벨인 구간동안 로우레벨로 되는 제1 펄스신호(B)를 출력한다.
한편, 지연부(20)는 입력신호의 상승천이구간을 일정시점 뒤로 지연시켜 출력(In_D)하고, 제2 펄스생성부(30)는 지연부(20)의 출력신호(In_D)가 상승하는 천이구간을 이용하여 제2 펄스신호(D)를 생성하여 출력한다. 제2 펄스생성부(30)의 인버터(I4 ~ I6)은 지연부의 출력신호(In_D)를 반전하여 출력하고, 제2 펄스생성부(30)의 낸드게이트(ND2)는 지연부의 출력신호(In_D)와 인버터(I6)의 출력이 공통으로 하이레벨인 구간동안 로우레벨로 되는 제2 펄스신호(D)를 출력한다.
이어서 신호조합부(40)는 제1 펄스신호(B)가 로우레벨로 천이되는 구간부터 제2 펄스신호(D)가 로우레벨로 천이되는 구간까지 하이레벨로 되는 펄스신호(Pulse Out)를 출력하게 된다.
여기서 출력되는 펄스신호(Pulse Out)의 폭은 결국 지연부(10)에서 지연시키는 시간에 따라 결정된다. 따라서 지연부(10)에서 입력신호를 지연시키는 지연시간이 공정변화나 구동전압변화등으로 변하지 않고 일정한 값을 유지하는 것이 매우 중요하다.
전술한 바와 같이 종래기술은 지연부(10)를 직렬연결된 인버터(도2a 참조)를 이용하거나 RC 딜레이(도2b 참조)를 이용하여 구성하였다. 인버터를 이용하여 지연부(10)를 구성하게 되면, 인버터의 특성상 구동전압의 변동과 제조공정의 변화로 인해 지연부(10)의 지연값이 크게 변하는 문제점을 가지게 된다. 예를 들어 지연부를 구성하는 인버터의 구동전압이 높아지거나, 제조공정에서 채널길이가 작아진 모스트랜지스터로 구성된 인버터를 이용하는 지연부의 경우에는 지연시간이 크게 줄어들게 된다.
또한 RC 딜레이를 이용하여 지연부(10)를 구성하여도 구동전압의 전압레벨이 높아짐으로 해서 지연값이 증가하는 현상을 보여 펄스폭을 일정하게 유지하기 힘들게 되고, 이로 인하여 에러를 유발할 수 있다. 예를 들어 높은 구동전압에서는 펄스신호의 폭이 증가하여 출력되는데, 이 때의 펄스신호가 다음단 회로의 리셋신호로 입력된다면, 입력받는 회로에서 리셋이 되지 않아서 오동작을 일으킬 수 있는 것이다.
이를 해결하기 위해 RC 딜레이를 이용하는 지연부(10)에서 저항부분을 액티브저항(모스트랜지스터의 턴온저항, 도2c의 MP1,MN2 참조)으로 대체하여 사용하기도 하나, 액티브 저항의 경우에는 공정변화에 의해 콘택 저항값이 매우 민감하게 변화하여 지연값을 조정하기가 힘들다.
도3에 도시된 점선부분이 전술한 문제점이 나타나는 부분으로 지연부(10)의 지연값이 달라짐으로 해서 제1 및 제2 펄스신호(B,D)와 지연부(10)의 출력신호의 파형변화(점선부분 참조)가 심한 것을 알 수 있다. 이로 인하여 출력되는 펄스신호(Pulse Out)의 폭이 크게 변화되는 것을 알 수 있다.(X구간과 Y구간 참조)
도4는 도1의 펄스생성회로가 도2a와 도2c에 도시된 지연부를 적용하는 경우에 동작전원의 전압레벨이 변할 때 출력되는 펄스신호의 변화폭을 도시한 도표이다.
도4를 참조하여 살펴보면, 도2a의 인버터를 이용하여 지연부(10)를 구성하였을 경우에, 전원전압이 2.2V에서 4.0V로 변화될 때 출력 펄스신호(Pulse Out)의 폭이 2.28n에서 1.54n로 크게 변화되는 것을 알 수 있다.
또한, 도2c에 도시된 지연부(10)를 적용하였을 경우에는 2.2V에서는 출력 펄스신호(Pulse Out)의 폭이 3.56n이고, 3.5V에서는 출력 펄스신호(Pulse Out)의 폭이 4.16n이고, 4.0V에서는 출력 펄스신호(Pulse Out)가 생성되지 않게 된다. 이 경우에는 지연부(10)에서 지연되는 값이 크게 증가하여 입력신호(In)가 하이레벨로 되는 구간보다 더 큰 지연시간을 가지기 때문이다.
본 발명은 공정변화 또는 구동전압의 변화등에도 일정한 지연값을 유지할 수 있는 지연회로와, 그 지연회로를 이용한 펄스생성회로를 제공함을 목적으로 한다.
상기의 과제를 해결하기 위하여, 본 발명은 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키되, 제1 저항소자와 턴온 상태를 유지하는 제1 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀업수단; 및 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단을 구비하는 지연회로를 제공한다.
또한, 본 발명은 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키는 풀업수단; 및 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키되, 제1 저항소자와 턴온 상태를 유지하는 제1 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀다운수단을 구비하는 지연회로를 제공한다.
본 발명은 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키는 풀업수단; 상기 풀업수단과 상기 출력단 사이에 구비되며, 제1 저항소자와 턴온상태를 유지하는 제1 모스트랜지스터가 병렬로 접속된 제1 지연소자; 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단; 및 상기 풀다운수단과 상기 출력단 사이에 구비되며, 제2 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제2 지연소자를 구비하는 지연회로를 제공한다.
또한, 본 발명은 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서, 상기 입력단에 인가된 신호에 대응하여 전원전압을 신호전달노드로 전달하기 위해 일측이 상기 전원전압에 접속된 제1 모스트랜지스터;상기 제1 모스트랜지스터의 타측과 상기 신호전달노드사이에 접속되며, 제1 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제1 지연소자; 상기 입력단에 인가된 신호에 대응하여 접지전압을 상기 신호전달노드로 전달하기 위한 일측이 상기 접지전압에 접속된 제3 모스트랜지스터; 상기 신호전달노드에 인가된 신호에 대응하여 상기 전원전압을 상기 출력단으로 전달하기 위해 일측이 상기 전원전압에 접속된 제4 모스트랜지스터; 상기 신호전달노드에 인가된 신호에 대응하여 상기 접지전압을 상기 출력단으로 전달하기 위해 일측이 상기 접지전압에 접속된 제5 모스트랜지스터; 및 상기 제5 모스트랜지스터와 상기 출력단사이에 접속되며, 제2 저항소자와 턴온상태를 유지하는 제6 모스트랜지스터가 병렬로 접속된 제2 지연소자를 구비하는 지연회로를 제공한다.
또한, 본 발명은 입력신호의 천이구간을 이용하여 제1 펄스신호를 생성하는 제1 펄스생성수단; 상기 입력신호를 소정시간 지연시켜 출력하는 지연수단; 상기 지연수단에서 출력되는 신호의 천이구간을 이용하여 제2 펄스신호를 생성하는 제2 펄스생성수단; 및 상기 제1 펄스신호 및 제2 펄스신호를 입력받아 출력펄스신호를 생성하는 신호조합수단을 구비하며, 상기 지연수단은 입력단에 입력된 신호에 대응하여 출력단을 풀업시키는 풀업수단과, 상기 풀업수단과 상기 출력단 사이에 구비되며, 제1 저항소자와 턴온상태를 유지하는 제1 모스트랜지스터가 병렬로 접속된 제1 지연소자와, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단과, 상기 풀다운수단과 상기 출력단 사이에 구비되며, 제2 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제2 지연소자를 구비하는 펄스생성회로를 제공한다.
또한, 본 발명은 입력신호의 천이구간을 이용하여 제1 펄스신호를 생성하는 제1 펄스생성수단; 상기 입력신호를 소정시간 지연시켜 출력하는 지연수단; 상기 지연수단에서 출력되는 신호의 천이구간을 이용하여 제2 펄스신호를 생성하는 제2 펄스생성수단; 및 상기 제1 펄스신호 및 제2 펄스신호를 입력받아 출력펄스신호를 생성하는 신호조합수단을 구비하며, 상기 지연수단은 입력단에 인가된 신호에 대응하여 전원전압을 신호전달노드로 전달하기 위해 일측이 상기 전원전압에 접속된 제1 모스트랜지스터와, 상기 제1 모스트랜지스터의 타측과 상기 신호전달노드사이에 접속되며, 제1 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제1 지연소자와, 상기 입력단에 인가된 신호에 대응하여 접지전압을 상기 신호전달노드로 전달하기 위한 일측이 상기 접지전압에 접속된 제3 모스트랜지스터와, 상기 신호전달노드에 인가된 신호에 대응하여 상기 전원전압을 출력단으로 전달하기 위해 일측이 상기 전원전압에 접속된 제4 모스트랜지스터와, 상기 신호전달노드에 인가된 신호에 대응하여 상기 접지전압을 상기 출력단으로 전달하기 위해 일측이 상기 접지전압에 접속된 제5 모스트랜지스터와, 상기 제5 모스트랜지스터와 상기 출력단사이에 접속되며, 제2 전항소자와 턴온상태를 유지하는 제6 모스트랜지스터가 병렬로 접속된 제2 지연소자를 구비하는 펄스생성회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직한 일실시예에 따른 지연회로를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 지연회로는 입력단에 입력된 신호(In)에 대응하여 출력노드(N)를 풀업시키는 풀업 트랜지스터(MP0)와, 풀업 트랜지스터(MP0)와, 출력노드(N) 사이에 구비되며, 제1 저항소자(Ra)와 턴온상태를 유지하는 모스트랜지스터(MNd1)가 병렬로 접속된 제1 지연소자(100)와, 입력단에 입력된 신호에 대응하여 출력노드(N)로 풀다운시키는 풀다운 트랜지스터(MN0)와, 풀다운 트랜지스터(MN0)와 출력노드(N) 사이에 구비되며, 제2 저항소자(Rd2)와 턴온상태를 유지하는 모스트랜지스터(MNd2)가 병렬로 접속된 제2 지연소자(200)를 구비한다.
도5를 참조하여 본 실시예에 따른 지연회로의 동작을 살펴보면, 입력신호(In)가 로우레벨로 입력되면 풀업용 모스트랜지스터(MP0)가 턴온되어 노드(N)가 전원전압 레벨로 상승된다. 이 때 제1 지연소자(100)에 의해 소정시간 지연되어 출력이 된다. 노드(N)에 인가된 하이레벨의 신호는 인버터에 의해 반전되어 로우레벨로 출력된다.
여기서 제1 지연소자(100)는 패시브저항(Ra)과 액티브저항(MNd1의 턴온저항)이 병렬로 연결되어 있는 형태이기 때문에, 전원전압이 증가하거나, 제조공정의 변화가 있더라도 일정한 지연값을 가지 수 있다.
만약 전원전압 레벨이 증가한다면, 액티브 저항은 저항값이 감소하기 시작하지만 패시브 저항에 의한 저항값은 감소하므로, 상호 보상이 되어 제1 지연소자(100)의 지연값은 일정한 값을 유지하게 되는 것이다.
또한, 제조공정이 변화하는 경우를 살펴보면, 공정변화에 의해 모스트랜지스터의 채널길이가 작아지는 경우에는 턴온저항은 작아지나, 이 경우에 패시브 저항의 저항값은 증가하기 때문에 제1 지연소자(100)의 전체적인 저항값이 유지하게 되는 것이다.
입력신호(In)가 하이레벨로 입력되면, 풀다운 모스트랜지스터(MN0)가 턴온되어 노드(N)가 로우레벨로 된다. 이 때에는 제2 지연소자(200)에 의해 소정시간 지연되어 노드(N)가 로우레벨이 된다. 제2 지연소자(200)도 패시브저항(Rb)과 액티브저항(MNd2의 턴온저항)이 병렬로 연결되어 있는 구조이기 때문에 전원전압의 레벨이 변하거나 제조공정이 변하더라도 일정한 레벨의 지연값을 가지게 된다.
여기서는 풀업 트랜지스터(MP0) 및 풀다운 트랜지스터(MN0)와 노드(N) 사이에 각각 지연소자(100,200)를 구비하는 지연회로에 대하여 설명하였으나, 경우에 따라서는 풀업트랜지스터(MP0) 쪽에만 지연소자(100)를 구비하거나, 풀다운 트랜지스터(MN0) 쪽에만 지연소자(200)를 구비한 지연회로를 구성할 수 있다.
또한 구비되는 지연소자(100)가 전원전압(VDD)을 전달하는 풀업용 모스트랜지스터(MP0)와 노드(N) 사이에 구비되었으나, 지연소자(100)가 전원전압(VDD) 공급단과 풀업용 모스트랜지스터(MP0)의 사이에 구비된 지연회로를 구성할 수도 있다.
또한 지연소자(200)도 풀다운용 모스트랜지스터(MN0)와 노드(N) 사이에 구비되었으나, 지연소자(200)가 접지전압(VSS) 공급단과 풀다운용 모스트랜지스터(MN0)의 사이에 구비된 지연회로를 구성할 수도 있다.
도6은 본 발명의 바람직한 제2 실시예에 따른 지연회로를 나타내는 회로도이다.
입력신호(In)에 대응하여 전원전압(VDD)을 신호전달노드(N1)로 전달하기 위해 일측이 전원전압(VDD)에 접속된 모스트랜지스터(MP3)와, 모스트랜지스터(MP3)의 타측과 신호전달노드(N1) 사이에 접속되며, 제1 저항소자(R5)와 턴온상태를 유지하는 모스트랜지스터(MN5)가 병렬로 접속된 제1 지연소자(300)와, 입력신호(In)에 대응하여 접지전압(VSS)을 신호전달노드(N1)로 전달하기 위한 일측이 접지전압(VSS)에 접속된 모스트랜지스터(MN3)와, 신호전달노드(N1)에 인가된 신호에 대응하여 전원전압(VDD)을 전달하기 위해 일측이 전원전압(VDD)에 접속된 모스트랜지스터(MN3)와, 신호전달노드(N1)에 인가된 신호에 대응하여 접지전압(VSS)을 전달하기 위해 일측이 접지전압(VSS)에 접속된 모스트랜지스터(MN4)와, 모스트랜지스터(MN4)의 타측과 모스트랜지스터(MP4)의 타측과 접속되며, 제2 저항소자(R6)와 턴온상태를 유지하는 모스트랜지스터(MN6)가 병렬로 접속된 제2 지연소자(400)를 구비한다.
또한, 제2 실시예에 따른 지연회로는 입력되는 신호를 반전하여 모스트랜지스터(MN3,MP3)의 게이트로 전달하는 인버터(I29)와, 모스트랜지스터(MP4)의 타측단에 인가되는 신호를 반전하여 출력하는 인버터(I30)를 구비한다.
또한 제2 실시예에 따른 지연회로는 전원전압(VDD)과 신호전달노드(N1) 사이에 접속된 캐패시터(C7)와, 접지전압(VSS)과 신호전달노드(N1) 사이에 접속된 캐패시터(C8)를 더 구비한다.
제2 실시예에 따른 지연회로는 입력신호(In)의 상승 천이구간을 일정시간 지연시켜 지연된 신호(In_D)를 출력하고, 입력신호(In)의 하강 천이 구간은 지연시간 없이 출력하도록 구성되어 있다. 또한 도시하지는 않았지만 입력신호(In)의 하강 천이구간만을 지연시켜 출력하는 지연회로도 구성할 수 있는데, 이 경우에는 지연소자(300,400)를 각각 모스트랜지스터(MN3,MP4)의 타측단으로 접속시키면 된다.
제2 실시예에 따른 지연회로도 신호가 지연되는 경로에 구비되는 지연소자(300,400)가 각각 액티브저항(MN5,MN6)과 패시브저항(R5,R6)이 병렬로 접속되어 있기 때문에, 제조공정상의 변화나 전원전압의 변화등에도 일정한 지연값을 유지할 수가 있다.
도7은 도6에 도시된 지연부를 이용한 펄스생성회로를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 펄스생성회로는 입력신호의 천이구간을 이용하여 제1 펄스신호(F)를 생성하는 제1 펄스생성부(500)와, 입력신호(In)를 소정시간 지연시켜 출력하는 지연부(800)와, 지연브(10)에서 출력되는 신호의 천이구간을 이용하여 제2 펄스신호(H)를 생성하는 제2 펄스생성부(600)와, 제1 펄스신호(F) 및 제2 펄스신호(H)를 입력받아 출력펄스신호(Pulse Out)를 생성하는 신호조합부(700)를 구비한다. 이 때 구비되는 지연부(800)는 도5에 도시된 지연회로나 도6에 도시된 지연회로를 사용한다.
제1 펄스생성부(500)는 입력신호(In)를 반전하여 출력하는 인버터(I12,I22,I23)와, 입력신호(In) 및 인버터(I23)의 출력을 입력받는 낸드게이트(ND5)를 구비한다.
제2 펄스생성부(600)는 지연부(800)의 출력을 반전하여 출력하는 인버터(I24,I25,I26)와, 지연부(I26)의 출력 및 인버터(I26)의 출력을 입력받는 낸드게이트(ND6)를 구비한다.
신호조합부(700)는 제1 펄스생성부(500)의 출력과 제2 펄스생성부(600)의 출력을 각각 일측입력단으로 입력받고 서로의 출력을 각각 타측입력으로 입력받는 낸드게이트(ND7,ND8)와, 낸드게이트(ND7,ND8)의 출력을 버퍼링하여 출력하는 버퍼(I27,I28)를 구비한다.
도8은 도6에 도시된 펄스생성회로의 동작을 나타내는 파형도이다. 도7과 도8을 참조하여 펄스생성회로의 동작을 살펴본다.
로우레벨을 유지하다 일정구간 하이레벨로 되는 입력신호(In)가 입력되면, 제1 펄스생성부(500)에서는 입력신호(In)의 상승 천이구간을 이용하여 제1 펄스신호(F)를 생성하여 출력한다. 한편, 지연부(800)는 입력신호의 상승천이구간을 일정시점 뒤로 지연시켜 출력(In_D)하고, 제2 펄스생성부(600)는 지연부(800)의 출력신호(In_D)가 상승하는 천이구간을 이용하여 제2 펄스신호(H)를 생성하여 출력한다.
이어서 신호조합부(700)는 제1 펄스신호(F)가 로우레벨로 천이되는 구간부터 제2 펄스신호(H)가 로우레벨로 천이되는 구간까지 하이레벨로 되는 펄스신호(Pulse Out)를 출력하게 된다. 여기서 출력되는 펄스신호(Pulse Out)의 폭은 지연부(800)에서 지연시키는 시간에 따라 결정된다.
이 때 사용되는 지연부(800)는 전술한 바와 같이 제조공정상의 변화 및 전원전압의 변동에 관계없이 일정한 지연시간을 가지기 때문에, 출력되는 펄스신호(Pulse Out)도 제조공정상의 변화 및 전원전압의 변동에 관계없이 일정한 펄스폭을 가지게 된다.
따라서 여기서 출력되는 펄스신호(Pulse Out)를 외부의 회로가 입력받게 된다면, 펄스신호(Pulse Out)를 입력받는 회로의 동작상의 신뢰성을 향상시킬 수 있게 되는 것이다.
도9는 동작전원의 전압레벨이 변할 때, 도5에 도시된 펄스생성회로에서 출력되는 파형과 종래기술에 의한 펄스생성회로에 출력되는 파형의 펄스폭을 비교한 도표이다.
도9를 참조하여 살펴보면, 종래기술에 의해 인버터를 이용하거나 RC 딜레이만을 이용한 지연소자를 사용한 펄스생성회로는 전원전압(VDD)이 변하게 될 때, 펄스생성회로에서 출력되는 펄스신호의 펄스폭이 크게 변화하는 것을 알 수 있다.
그러나, 본 발명에 의한 펄스생성회로는 전원전압이 변하게 되더라도 출력되는 펄스 폭의 변화가 거의 없다는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의한 지연소자나 펄스생성회로를 사용하게 되면, 제조공정상의 변화 및 전원전압의 변동에 관계없이 일정한 지연값과 펄스폭을 가지는 펄스신호를 생성할 수 있어서, 이를 이용한 집적회로는 동작상의 신뢰성을 크게 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서, 제조 공정이 변화하거나, 구동전압의 레벨이 변화하더라도 일정한 지연값을 가지는 지연소자를 구현할 수 있게 되어, 이를 이용한 펄스생성회로에서는 항상 일정한 펄스폭을 가지는 펄스신호를 제공할 수 있다.
본 발명의 펄스생성회로는 구동전압의 변화나 제조공정의 변화에 관계없이 일정한 펄스폭을 가지는 펄스신호를 출력하기 때문에, 이를 이용한 반도체집적회로는 구동전압이 변화하거나 제조공정상의 변화가 있더라도 오동작을 크게 줄일 수 있다.
도1은 종래기술에 의한 펄스생성회로를 나타내는 회로도.
도2a 내지 도2c는 각각 도1에 도시된 지연부의 일예를 나타내는 회로도.
도3은 도1에 도시된 펄스생성회로의 동작을 나타내는 파형도.
도4는 도1의 펄스생성회로가 도2a와 도2c에 도시된 지연부를 적용하는 경우에 동작전원의 전압레벨이 변할 때 출력되는 펄스신호의 변화폭을 도시한 도표.
도5는 본 발명의 바람직한 일실시예에 따른 지연회로를 나타내는 회로도.
도6은 본 발명의 바람직한 제2 실시예에 따른 지연회로를 나타내는 회로도.
도7은 도6에 도시된 지연부를 이용한 펄스생성회로를 나타내는 회로도.
도8은 도6에 도시된 펄스생성회로의 동작을 나타내는 파형도.
도9는 동작전원의 전압레벨이 변할 때, 도5에 도시된 펄스생성회로에서 출력되는 파형과 종래기수에 의한 펄스생성회로에 출력되는 파형의 펄스폭을 비교한 도표.
* 도면의 주요부분에 대한 부호설명 *
I1 ~ I30 : 인버터
ND1 ~ ND8 : 낸드게이트
R1 ~ R6 : 저항
MP1 ~ MP4 : 피모스트랜지스터
MN1 ~ MN4 : 앤모스트랜지스터

Claims (17)

  1. 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서,
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키되, 제1 저항소자와 턴온 상태를 유지하는 제1 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀업수단; 및
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단
    을 구비하는 지연회로.
  2. 제 1 항에 있어서,
    상기 풀다운 수단은
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키되, 제2 저항소자와 턴온 상태를 유지하는 제2 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀다운 수단인 것을 특징으로 하는 지연회로.
  3. 제 2 항에 있어서,
    상기 풀업 수단은
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 전원전압을 전달하는 풀업용 제3 모스트랜지스터; 및
    상기 풀업용 제3 모스트랜지스터와 상기 출력단 사이에 구비되며, 상기 제1 저항소자와 턴온상태를 유지하는 상기 제1 모스트랜지스터가 병렬로 접속된 제1 지연소자를 구비하는 것을 특징으로 하는 지연회로.
  4. 제 3 항에 있어서,
    상기 풀다운 수단은
    상기 입력단에 입력된 신호에 대응하여 상기 출력단에 접지전압을 전달하는 풀다운 제4 모스트랜지스터; 및
    상기 풀다운 제4 모스트랜지스터와 상기 출력단 사이에 구비되며, 상기 제2 저항소자와 턴온상태를 유지하는 상기 제2 모스트랜지스터가 병렬로 접속된 제2 지연소자를 구비하는 것을 특징으로 하는 지연회로.
  5. 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서,
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키는 풀업수단; 및
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키되, 제1 저항소자와 턴온 상태를 유지하는 제1 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀다운수단
    을 구비하는 지연회로.
  6. 제 5 항에 있어서,
    상기 풀업 수단은
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키되, 제2 저항소자와 턴온 상태를 유지하는 제2 모스트랜지스터가 병렬로 접속되어, 상기 입력단에 입력된 신호를 소정시간 지연시켜 출력하는 풀다운수단인 것을 특징으로 하는 지연회로.
  7. 제 2 항에 있어서,
    상기 풀다운 수단은
    상기 입력단에 입력된 신호에 대응하여 상기 출력단에 접지전압을 전달하는 풀다운 제3 모스트랜지스터; 및
    상기 풀다운 제3 모스트랜지스터와 상기 출력단 사이에 구비되며, 상기 제1 저항소자와 턴온상태를 유지하는 상기 제1 모스트랜지스터가 병렬로 접속된 제1 지연소자를 구비하는 것을 특징으로 하는 지연회로.
  8. 제 7 항에 있어서,
    상기 풀업 수단은
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 전원전압을 전달하는 풀업용 제4 모스트랜지스터; 및
    상기 풀업용 제4 모스트랜지스터와 상기 출력단 사이에 구비되며, 상기 제2 저항소자와 턴온상태를 유지하는 상기 제2 모스트랜지스터가 병렬로 접속된 제2 지연소자를 구비하는 것을 특징으로 하는 지연회로.
  9. 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서,
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀업시키는 풀업수단;
    상기 풀업수단과 상기 출력단 사이에 구비되며, 제1 저항소자와 턴온상태를 유지하는 제1 모스트랜지스터가 병렬로 접속된 제1 지연소자;
    상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단; 및
    상기 풀다운수단과 상기 출력단 사이에 구비되며, 제2 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제2 지연소자
    를 구비하는 지연회로.
  10. 입력단에 인가되는 신호를 소정시간 지연시켜 출력단으로 출력하는 지연회로에 있어서,
    상기 입력단에 인가된 신호에 대응하여 전원전압을 신호전달노드로 전달하기 위해 일측이 상기 전원전압에 접속된 제1 모스트랜지스터;
    상기 제1 모스트랜지스터의 타측과 상기 신호전달노드사이에 접속되며, 제1 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제1 지연소자;
    상기 입력단에 인가된 신호에 대응하여 접지전압을 상기 신호전달노드로 전달하기 위한 일측이 상기 접지전압에 접속된 제3 모스트랜지스터;
    상기 신호전달노드에 인가된 신호에 대응하여 상기 전원전압을 상기 출력단으로 전달하기 위해 일측이 상기 전원전압에 접속된 제4 모스트랜지스터;
    상기 신호전달노드에 인가된 신호에 대응하여 상기 접지전압을 상기 출력단으로 전달하기 위해 일측이 상기 접지전압에 접속된 제5 모스트랜지스터; 및
    상기 제5 모스트랜지스터와 상기 출력단사이에 접속되며, 제2 저항소자와 턴온상태를 유지하는 제6 모스트랜지스터가 병렬로 접속된 제2 지연소자
    를 구비하는 지연회로.
  11. 제 10 항에 있어서,
    입력되는 신호를 반전하여 상기 입력단으로 전달하는 제1 인버터; 및
    상기 출력단의 신호를 반전하여 출력하는 제2 인버터를 더 구비하는 것을 특징으로 하는 지연회로.
  12. 제 10 항에 있어서,
    상기 전원전압과 상기 신호전달노드 사이에 접속된 제1 캐패시터; 및
    상기 접지전압과 상기 신호전달노드 사이에 접속된 제2 캐패시터를 더 구비하는 것을 특징으로 하는 지연회로.
  13. 입력신호의 천이구간을 이용하여 제1 펄스신호를 생성하는 제1 펄스생성수단;
    상기 입력신호를 소정시간 지연시켜 출력하는 지연수단;
    상기 지연수단에서 출력되는 신호의 천이구간을 이용하여 제2 펄스신호를 생성하는 제2 펄스생성수단; 및
    상기 제1 펄스신호 및 제2 펄스신호를 입력받아 출력펄스신호를 생성하는 신호조합수단을 구비하며,
    상기 지연수단은
    입력단에 입력된 신호에 대응하여 출력단을 풀업시키는 풀업수단과, 상기 풀업수단과 상기 출력단 사이에 구비되며, 제1 저항소자와 턴온상태를 유지하는 제1 모스트랜지스터가 병렬로 접속된 제1 지연소자와, 상기 입력단에 입력된 신호에 대응하여 상기 출력단을 풀다운시키는 풀다운수단과, 상기 풀다운수단과 상기 출력단 사이에 구비되며, 제2 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제2 지연소자
    를 구비하는 펄스생성회로.
  14. 입력신호의 천이구간을 이용하여 제1 펄스신호를 생성하는 제1 펄스생성수단;
    상기 입력신호를 소정시간 지연시켜 출력하는 지연수단;
    상기 지연수단에서 출력되는 신호의 천이구간을 이용하여 제2 펄스신호를 생성하는 제2 펄스생성수단; 및
    상기 제1 펄스신호 및 제2 펄스신호를 입력받아 출력펄스신호를 생성하는 신호조합수단을 구비하며,
    상기 지연수단은
    입력단에 인가된 신호에 대응하여 전원전압을 신호전달노드로 전달하기 위해 일측이 상기 전원전압에 접속된 제1 모스트랜지스터와, 상기 제1 모스트랜지스터의 타측과 상기 신호전달노드사이에 접속되며, 제1 저항소자와 턴온상태를 유지하는 제2 모스트랜지스터가 병렬로 접속된 제1 지연소자와, 상기 입력단에 인가된 신호에 대응하여 접지전압을 상기 신호전달노드로 전달하기 위한 일측이 상기 접지전압에 접속된 제3 모스트랜지스터와, 상기 신호전달노드에 인가된 신호에 대응하여 상기 전원전압을 출력단으로 전달하기 위해 일측이 상기 전원전압에 접속된 제4 모스트랜지스터와, 상기 신호전달노드에 인가된 신호에 대응하여 상기 접지전압을 상기 출력단으로 전달하기 위해 일측이 상기 접지전압에 접속된 제5 모스트랜지스터와, 상기 제5 모스트랜지스터와 상기 출력단사이에 접속되며, 제2 전항소자와 턴온상태를 유지하는 제6 모스트랜지스터가 병렬로 접속된 제2 지연소자
    를 구비하는 펄스생성회로.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제1 펄스생성수단은
    상기 입력신호를 반전하여 출력하는 제1 인버터; 및
    상기 입력신호 및 인버터의 출력을 입력받는 제1 낸드게이트를 구비하는 것을 특징으로 펄스생성회로.
  16. 제 15 항에 있어서,
    상기 제2 펄스생성수단은
    상기 지연수단의 출력을 반전하여 출력하는 제2 인버터; 및
    상기 지연수단의 출력 및 상기 제2 인버터의 출력을 입력받는 제2 낸드게이트를 구비하는 것을 특징으로 하는 펄스생성회로.
  17. 제 16 항에 있어서,
    상기 신호조합수단은
    상기 제1 펄스생성수단의 출력과 상기 제2 펄스생성수단의 출력을 각각 일측입력단으로 입력받고 서로의 출력을 각각 타측입력으로 입력받는 제3 및 제4 낸드게이트; 및
    상기 제3 낸드게이트의 출력을 버퍼링하여 출력하는 버퍼를 구비하는 것을 특징으로 하는 펄스생성회로.
KR1020030076839A 2003-10-31 2003-10-31 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로 KR100560298B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030076839A KR100560298B1 (ko) 2003-10-31 2003-10-31 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로
US10/874,741 US20050093610A1 (en) 2003-10-31 2004-06-24 Delay circuit with constant delay time regardless of process condition or voltage variation and pulse generator using the same
US11/797,263 US20070205819A1 (en) 2003-10-31 2007-05-02 Delay circuit with constant delay time regardless of process condition or voltage variation and pulse generator using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030076839A KR100560298B1 (ko) 2003-10-31 2003-10-31 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로

Publications (2)

Publication Number Publication Date
KR20050041617A true KR20050041617A (ko) 2005-05-04
KR100560298B1 KR100560298B1 (ko) 2006-03-10

Family

ID=34545662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030076839A KR100560298B1 (ko) 2003-10-31 2003-10-31 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로

Country Status (2)

Country Link
US (2) US20050093610A1 (ko)
KR (1) KR100560298B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558600B1 (ko) * 2005-02-02 2006-03-13 삼성전자주식회사 반도체 장치의 지연회로
KR100847765B1 (ko) * 2006-09-29 2008-07-23 주식회사 하이닉스반도체 지연 회로

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7698673B2 (en) * 2004-09-14 2010-04-13 Hewlett-Packard Development Company, L.P. Circuit and circuit design method
JP2006351108A (ja) * 2005-06-16 2006-12-28 Oki Electric Ind Co Ltd 半導体記憶装置
US9705484B2 (en) * 2015-06-25 2017-07-11 Mediatek Inc. Delay cell in a standard cell library
KR102394726B1 (ko) * 2015-10-26 2022-05-09 에스케이하이닉스 주식회사 내부전압생성회로
EP3264544B1 (en) * 2016-06-28 2020-01-01 ams AG Driving circuit to generate a signal pulse for operating a light-emitting diode

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244494A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体記憶装置
US5068553A (en) * 1988-10-31 1991-11-26 Texas Instruments Incorporated Delay stage with reduced Vdd dependence
JP2951802B2 (ja) * 1992-08-07 1999-09-20 シャープ株式会社 クロック発生回路
GB9224685D0 (en) * 1992-11-25 1993-01-13 Inmos Ltd Controlled impedance transistor switch circuit
JP3265045B2 (ja) * 1993-04-21 2002-03-11 株式会社東芝 電圧制御発振器
JP3686174B2 (ja) * 1996-07-30 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置
KR100266679B1 (ko) * 1998-04-16 2000-09-15 김영환 디램용 펄스발생회로
US6204710B1 (en) * 1998-06-22 2001-03-20 Xilinx, Inc. Precision trim circuit for delay lines
US6100730A (en) * 1998-11-30 2000-08-08 Motorola Prescaler system circuits
JP4014865B2 (ja) * 2001-12-19 2007-11-28 日本テキサス・インスツルメンツ株式会社 駆動回路
US6753707B2 (en) * 2002-04-04 2004-06-22 Oki Electric Industry Co, Ltd. Delay circuit and semiconductor device using the same
US6894548B2 (en) * 2003-03-07 2005-05-17 Texas Instruments Incorporated Circuit for modifying a clock signal to achieve a predetermined duty cycle

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558600B1 (ko) * 2005-02-02 2006-03-13 삼성전자주식회사 반도체 장치의 지연회로
KR100847765B1 (ko) * 2006-09-29 2008-07-23 주식회사 하이닉스반도체 지연 회로

Also Published As

Publication number Publication date
US20050093610A1 (en) 2005-05-05
KR100560298B1 (ko) 2006-03-10
US20070205819A1 (en) 2007-09-06

Similar Documents

Publication Publication Date Title
JP5624441B2 (ja) 半導体装置
US20040012419A1 (en) Power-on reset circuit and method
JP5008367B2 (ja) 電圧発生装置
KR0158762B1 (ko) 반도체 장치
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
JP3739646B2 (ja) 入力バッファ回路
KR100560298B1 (ko) 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로
KR100484257B1 (ko) 반도체 소자의 차동증폭형 입력 버퍼
KR100294020B1 (ko) 레벨쉬프터및이를이용한반도체메모리장치
US7034598B2 (en) Switching point detection circuit and semiconductor device using the same
KR20080040557A (ko) 반도체 소자의 지연 회로
JP4901079B2 (ja) レベルダウン回路を含むインターフェース回路
CN108564979B (zh) 单端读取电路
JP2012109018A (ja) 電圧発生装置
KR20080024411A (ko) 반도체 메모리 장치의 데이터 출력 드라이버
KR100780767B1 (ko) 클럭 입력회로
TWI436584B (zh) 降低超越量的輸出級電路
KR100390994B1 (ko) 반도체 메모리 소자의 전압 발생장치
JP2007166603A (ja) 出力ドライバ
KR20150005365A (ko) 주기신호생성회로
KR100214079B1 (ko) 반도체 장치의 레벨쉬프터
TWM531694U (zh) 電壓位準轉換器
TWM598007U (zh) 高性能電壓位準轉換器
KR0183416B1 (ko) 동기식 반도체 기억 장치 및 반도체 집적 회로
TWM599059U (zh) 具輸出緩衝電路之電位轉換器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee