JP3739646B2 - 入力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に入力バッファ回路に関する。
【０００２】
【従来の技術】
半導体装置には、一般的に外部から入力される信号の電圧レベルを半導体装置の内部に適合した電圧レベルに変換するために入力バッファが使われている。入力バッファは遅延時間とスキューが小さくなければならないし、電力消耗が少なくなければならず、さらに電源電圧ＶＤＤ及び接地電圧ＶＳＳの変化に対し遅延時間の変化が小さくなければならない。
【０００３】
このような入力バッファでは、図１に示したように一定の基準電圧Ｖｒｅｆを基準にして入力信号Ｖｉｎの値を判断する形、すなわち入力信号Ｖｉｎと基準電圧Ｖｒｅｆの差に比例する出力電流を生じさせ、これに対応する出力信号Ｖｏｕｔに変換する差動増幅型入力バッファ１１が主に使われている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１に示した差動増幅型入力バッファ１１は入力信号Ｖｉｎの変化幅、すなわち図２に示したように入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの電圧差Ｖｓｗが小さくなれば出力電流が小さくなって出力信号Ｖｏｕｔが変化する傾斜が緩慢になり、結局遅延時間とスキューが増加する。さらに出力電流が小さくなることにより出力信号Ｖｏｕｔが完全スイングできなくなり、内部回路のＤＣ電力消耗がより増加するようになる。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的は、入力信号Ｖｉｎの変化幅が小さくても遅延時間とスキューが小さい入力バッファ回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の一態様によれば、本発明の入力バッファ回路は、差動増幅器、ブースティングキャパシタ、エッジ検出器及びスイッチング部を具備することを特徴とする。
前記差動増幅器は第１入力端を通じ入力される基準電圧を基準にして第２入力端を通じ入力される信号のレベルを増幅し出力する。前記ブースティングキャパシタは入力ノードと前記差動増幅器の第２入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングする。前記エッジ検出器は前記差動増幅器の出力信号の遷移を検出する。前記スイッチング部は前記差動増幅器の第１入力端と第２入力端との間に接続され、前記エッジ検出器の出力信号に応答して前記基準電圧を前記第２入力端に伝達する。
前記入力信号が遷移しない間は前記差動増幅器の第１入力端と第２入力端とはどちらも前記基準電圧を維持する。前記エッジ検出器は前記差動増幅器の出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器で構成される。
【０００７】
本発明の他の態様によれば、本発明の入力バッファ回路は、反転増幅器、ブースティングキャパシタ、エッジ検出器、電圧基準手段及びスイッチング部を具備することを特徴とする。
前記反転増幅器は入力端を通じ入力される信号のレベルを増幅し出力する。前記ブースティングキャパシタは入力ノードと前記反転増幅器の入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングする。前記エッジ検出器は前記反転増幅器の出力信号の遷移を検出する。前記電圧基準手段は前記反転増幅器の論理スレッショルド電圧と同値の基準電圧を生じる。前記スイッチング部は前記反転増幅器の入力端と前記電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記基準電圧を前記反転増幅器の入力端に伝達する。
前記入力信号が遷移しない間は前記反転増幅器の入力端と前記電圧基準手段の出力端とがどちらも前記基準電圧を維持する。前記エッジ検出器は前記反転増幅器の出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器で構成される。
【０００８】
本発明のさらに他の態様によれば、本発明の入力バッファ回路は、プルアップ増幅器、プルダウン増幅器、第１及び第２ブースティングキャパシタ、エッジ検出器、第１及び第２電圧基準手段、第１及び第２スイッチング部を具備することを特徴とする。
前記プルアップ増幅器は第１入力端を通じ入力される信号のレベルをプルアップ増幅して出力信号として出力し、前記プルダウン増幅器は第２入力端を通じ入力される信号のレベルをプルダウン増幅して前記出力信号として出力する。前記第１ブースティングキャパシタは入力ノードと前記第１入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングし、前記第２ブースティングキャパシタは前記入力ノードと前記第２入力端との間に接続され、前記入力信号をブースティングする。前記エッジ検出器は前記出力信号の遷移を検出する。前記第１電圧基準手段は前記プルアップ増幅器のスレッショルド電圧と同値の第１基準電圧を生じ、前記第２電圧基準手段は前記プルダウン増幅器のスレッショルド電圧と同値の第２基準電圧を生じる。前記第１スイッチング部は前記第１入力端と前記第１電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記第１基準電圧を前記第１入力端に伝達する。前記第２スイッチング部は前記第２入力端と前記第２電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記第２基準電圧を前記第２入力端に伝達する。
前記エッジ検出器は前記出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器で構成される。
【０００９】
以上の本発明による入力バッファ回路では、入力信号の遷移時に実際に入力端を通じ入力される信号のレベルがブースティングキャパシタにより前記入力信号のレベルの２倍にブースティングされる。これにより前記入力バッファ回路の出力電流が２倍になり、前記入力バッファ回路の出力信号が変化する傾斜がシャープになり、結局遅延時間とスキューが大きく減少する。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態を詳細に説明する。なお、各図面に提示された同じ参照符号は同じ部材をあらわす。
【００１１】
図３は本発明の第１実施形態による入力バッファの回路図である。図３を参照すれば、第１実施形態による入力バッファは、差動増幅器２１、ブースティングキャパシタＣ、エッジ検出器２３、及びスイッチング部Ｓを具備する。前記差動増幅器２１は第１入力端Ｎ１を通して入力される基準電圧Ｖｒｅｆを基準にして、第２入力端Ｎ２を通じ入力される信号のレベルを増幅し出力信号Ｖｏｕｔを出力する。前記ブースティングキャパシタＣは入力ノードＮ３と前記差動増幅器２１の第２入力端Ｎ２との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記エッジ検出器２３はイネーブル信号／ＥＮに応答して前記差動増幅器２１の出力信号Ｖｏｕｔの遷移を検出する。前記スイッチング部Ｓは前記差動増幅器２１の第１入力端Ｎ１と第２入力端Ｎ２との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記基準電圧Ｖｒｅｆを前記第２入力端Ｎ２に伝達する。
【００１２】
図４は図３に示した本発明の第１実施形態による入力バッファの動作タイミング図である。
以下図４の動作タイミング図を参照して図３に示した本発明の第１実施形態による入力バッファの動作を詳細に説明する。
【００１３】
初期状態、すなわち前記イネーブル信号／ＥＮが論理「ハイ」で非活性化状態の間に前記エッジ検出器２３の出力信号Ｐは論理「ハイ」となる。これにより前記スイッチング部Ｓがターンオンされ、前記差動増幅器２１の第１入力端Ｎ１を通じて入力される前記基準電圧Ｖｒｅｆが前記差動増幅器２１の第２入力端Ｎ２に伝えられる。従って前記第２入力端Ｎ２の電圧レベルは前記第１入力端Ｎ１と同一に前記基準電圧Ｖｒｅｆレベルになる。この間には前記差動増幅器２１の出力信号Ｖｏｕｔは論理「ロー」を維持する。
【００１４】
次に、前記イネーブル信号／ＥＮが論理「ロー」でアクティブになれば前記エッジ検出器２３の出力信号Ｐは論理「ロー」となる。これにより前記スイッチング部Ｓがターンオフされる。以後、前記入力信号Ｖｉｎが前記基準電圧Ｖｒｅｆより低い入力低電圧Ｖｉｌから前記基準電圧Ｖｒｅｆより高い入力高電圧Ｖｉｈに遷移すれば、前記ブースティングキャパシタＣが前記入力信号Ｖｉｎをブースティングし、前記第２入力端Ｎ２の電圧レベルはＶｒｅｆ＋２Ｖｓｗとなる。これにより前記差動増幅器２１が動作して出力信号Ｖｏｕｔは論理「ロー」から論理「ハイ」に遷移する。ここでＶｓｗは入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの間の電圧差をあらわす。
【００１５】
次に、前記エッジ検出器２３は前記差動増幅器２１の出力信号Ｖｏｕｔの遷移、すなわち立上りエッジを検出して所定の遅延時間Ｔｄ後、論理「ハイ」のパルスＴｐを有するパルス信号Ｐを生じる。これにより前記パルス幅Ｔｐの間前記スイッチング部Ｓが再びターンオンされ、前記第２入力端Ｎ２の電圧レベルは再び基準電圧Ｖｒｅｆレベルになる。
【００１６】
以後、前記入力信号Ｖｉｎが前記基準電圧Ｖｒｅｆより高い入力高電圧Ｖｉｈから前記基準電圧Ｖｒｅｆより低い入力低電圧Ｖｉｌに遷移すれば前記ブースティングキャパシタＣが前記入力信号Ｖｉｎをブースティングし、前記第２入力端Ｎ２の電圧レベルはＶｒｅｆ−２Ｖｓｗとなる。これにより前記差動増幅器２１が再び動作して出力信号Ｖｏｕｔは論理「ハイ」から論理「ロー」に遷移する。
【００１７】
次に、前記エッジ検出器２３は前記差動増幅器２１の出力信号Ｖｏｕｔの遷移、すなわち立下りエッジを検出して所定の遅延時間Ｔｄ後に再び論理「ハイ」のパルスＴｐを生じる。これにより前記パルス幅Ｔｐの間前記スイッチング部Ｓが再びターンオンされ、前記第２入力端Ｎ２の電圧レベルは再び基準電圧Ｖｒｅｆレベルになる。
【００１８】
以上のように前記入力信号Ｖｉｎの遷移時に実際に前記差動増幅器２１の第２入力端Ｎ２を通じ入力される信号のレベルは前記入力信号Ｖｉｎのレベルの２倍となる。これにより前記差動増幅器２１の出力電流が２倍になって前記出力信号Ｖｏｕｔが変化する傾斜がシャープになり、結局遅延時間とスキューが大きく減少する。
【００１９】
図５は図３に示したエッジ検出器２３の詳細回路図である。
図５を参照すれば、前記エッジ検出器２３は、前記差動増幅器の出力信号Ｖｏｕｔの立上りエッジ及び立下りエッジを検出してパルス信号Ｐを生じるパルス発生器であり、遅延器５１、反転遅延器５３、及び排他的ノアゲート５５を具備する。
【００２０】
前記遅延器５１は前記差動増幅器の出力信号Ｖｏｕｔを前記所定の遅延時間Ｔｄだけ遅延させ、前記反転遅延器５３は前記遅延器５１の出力信号を前記パルス幅Ｔｐだけ反転遅延させる。前記排他的ノアゲート５５は前記イネーブル信号／ＥＮに応答して前記遅延器５１の出力信号及び前記反転遅延器５３の出力信号を受けて前記パルス信号Ｐを生じる。
【００２１】
ここで前記遅延器５１は直列接続された４つのインバータＩ１１ないしＩ１４で構成されていて、前記反転遅延器５３は直列連結された３つのインバータＩ３１ないしＩ３３で構成されている。さらに前記排他的ノアゲート５５はアンドゲートＧ１、ノアゲートＧ２及びオアゲートＧ３で構成されている。しかし、エッジ検出器２３は他の論理ゲートを使用して多様に構成でき、その動作は当業界で通常の知識を持った者に広く知られたことであるのでここでの詳細な動作説明は省略する。
【００２２】
図６は図３に示した差動増幅器がＮ型の場合の詳細回路図である。
図６を参照すれば、Ｎ型差動増幅器はＰＭＯＳ負荷トランジスタＭ１、Ｍ２、ＮＭＯＳ差動入力トランジスタＭ３、Ｍ４及び電流ソースの抵抗Ｒ１で構成され、第１入力端Ｎ１と第２入力端Ｎ２との間に接続しているＮＭＯＳトランジスタＳは図３のスイッチング部Ｓに該当する。
【００２３】
さらに図６に示したＮ型差動増幅器は種々の形態に変形され使われることができ、図７は図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ａ、Ｍ４Ａが追加された形態をあらわし、図８は図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ｂが追加された形態をあらわす。
【００２４】
図７を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＮＭＯＳトランジスタＭ３Ａが前記ＮＭＯＳトランジスタＭ３と前記抵抗Ｒ１との間にさらに接続されおり、前記基準電圧ＶｒｅｆによりゲートされるＮＭＯＳトランジスタＭ４Ａが前記ＮＭＯＳトランジスタＭ４と前記抵抗Ｒ１との間にさらに接続されている。図８を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＮＭＯＳトランジスタＭ３Ｂが前記ＮＭＯＳトランジスタＭ３と並列にさらに接続されている。
【００２５】
図９は図３に示した差動増幅器がＰ型の場合の詳細回路図である。
図９を参照すれば、Ｐ型差動増幅器はＰＭＯＳ差動入力トランジスタＭ６１、Ｍ６２、ＮＭＯＳ負荷トランジスタＭ６３、Ｍ６４及び電流ソースの抵抗Ｒ２で構成され、第１入力端Ｎ１と第２入力端Ｎ２との間に連結しているＮＭＯＳトランジスタＳは図３のスイッチング部Ｓに該当する。
【００２６】
さらに図９に示したＰ型差動増幅器は種々の形に変形され使われ、図１０は図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ａ、Ｍ６２Ａが追加された形をあらわし、図１１は図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ｂが追加された形をあらわす。
【００２７】
図１０を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＰＭＯＳトランジスタＭ６１Ａが前記ＰＭＯＳトランジスタＭ６１と前記抵抗Ｒ２との間にさらに接続されており、前記基準電圧ＶｒｅｆによりゲートされるＰＭＯＳトランジスタＭ６２Ａが前記ＰＭＯＳトランジスタＭ６２と前記抵抗Ｒ２との間にさらに接続されている。図１１を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＰＭＯＳトランジスタＭ６１Ｂが前記ＰＭＯＳトランジスタＭ６１と並列にさらに接続されている。
【００２８】
図１２は本発明の第２実施形態による入力バッファの回路図である。図１２を参照すれば、第２実施形態による入力バッファは、反転増幅器１２１、ブースティングキャパシタＣ、エッジ検出器２３、電圧基準手段１２１Ａ及びスイッチング部Ｓを具備する。
【００２９】
前記反転増幅器１２１は入力端Ｎ２を通じ入力される信号のレベルを増幅し出力する。前記ブースティングキャパシタＣは入力ノードＮ３と前記反転増幅器１２１の入力端Ｎ２との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記エッジ検出器２３は前記反転増幅器１２１の出力信号Ｖｏｕｔの遷移を検出する。前記電圧基準手段１２１Ａは前記反転増幅器１２１の論理スレッショルド電圧と同値の基準電圧Ｖｌを生じる。前記スイッチング部Ｓは前記反転増幅器１２１の入力端Ｎ２と前記電圧基準手段１２１Ａの出力端Ｎ１との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記基準電圧Ｖｌを前記反転増幅器の入力端Ｎ２に伝達する。
【００３０】
ここで前記エッジ検出器２３と前記スイッチング部Ｓは図３に示したものと同じ構成を持つ。特に前記反転増幅器１２１の論理スレッショルド電圧と正確に同値の基準電圧Ｖｌを生じさせるためには、前記電圧基準手段１２１Ａは前記反転増幅器１２１と同じ回路を利用し、この入力端及び出力端を共通接続して構成されることが望ましい。
【００３１】
図１２に示した本発明の第２実施形態による入力バッファは図３に示した本発明の第１実施形態による入力バッファと同一に動作し、ただし、前記電圧基準手段１２１Ａが前記反転増幅器１２１の論理スレッショルド電圧と同値の基準電圧Ｖｌを生じ、この基準電圧Ｖｌが図３に示した入力バッファでの基準電圧Ｖｒｅｆの役割を果たすことだけが違う。従ってここでの詳細な動作説明は省略する。
【００３２】
図１３は図１２に示した反転増幅器１２１がインバータ型の場合の詳細回路図である。
図１３を参照すれば、図１２の反転増幅器１２１はＰＭＯＳトランジスタＭ７１とＮＭＯＳトランジスタＭ７２で構成され、図１２の電圧基準手段１２１Ａは前記ＰＭＯＳトランジスタＭ７１と同じサイズを有するＰＭＯＳトランジスタＭ７３と前記ＮＭＯＳトランジスタＭ７２と同じサイズを有するＮＭＯＳトランジスタＭ７４で構成される。前記入力端Ｎ２と前記電圧基準手段の出力端Ｎ１との間に接続されているＮＭＯＳトランジスタＳは図１２のスイッチング部Ｓに該当する。
【００３３】
図１４は図１２に示した入力バッファの概念を用いた他の形態の入力バッファの回路図である。図１４を参照すれば、前記他の形態の入力バッファは、プルアップ増幅トランジスタＭ８１、プルダウン増幅トランジスタＭ８２、第１及び第２ブースティングキャパシタＣ１、Ｃ２、第１及び第２スイッチング部Ｓ１、Ｓ２、第１及び第２電圧基準手段Ｍ８３、Ｍ８４及びエッジ検出器２３を具備する。
【００３４】
前記プルアップ増幅トランジスタＭ８１はＰＭＯＳトランジスタで構成され、ゲート、すなわち第１入力端Ｎ２１を通して入力される信号のレベルをプルアップ増幅し出力信号Ｖｏｕｔとして出力する。前記プルダウン増幅トランジスタＭ８２はＮＭＯＳトランジスタで構成され、ゲート、すなわち第２入力端Ｎ２２を通じ入力される信号のレベルをプルダウン増幅し前記出力信号Ｖｏｕｔとして出力する。
【００３５】
前記第１ブースティングキャパシタＣ１は入力ノードＮ３と前記第１入力端Ｎ２１との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記第２ブースティングキャパシタＣ２は前記入力ノードＮ３と前記第２入力端Ｎ２２との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記エッジ検出器２３は図３に示したものと同じ構成を持ち、前記出力信号Ｖｏｕｔの遷移を検出する。
【００３６】
前記第１電圧基準手段Ｍ８３はゲートとドレインが共通接続され、ドレインに基準バイアス電流ｉｂｌが印加されるＰＭＯＳトランジスタで構成され、ゲート、すなわち出力端Ｎ１１から前記プルアップ増幅トランジスタＭ８１の遷移レベル、すなわちスレッショルド電圧と同値の第１基準電圧Ｖｔｈｐを生じる。前記第２電圧基準手段Ｍ８４はゲートとドレインが共通接続され、ドレインに基準バイアス電流ｉｂ２が印加されるＮＭＯＳトランジスタで構成され、ゲート、すなわち出力端Ｎ１２から前記プルダウン増幅トランジスタＭ８２のスレッショルド電圧と同値の第２基準電圧Ｖｔｈｎを生じる。
【００３７】
前記第１スイッチング部Ｓ１は前記第１入力端Ｎ２１と前記第１電圧基準手段Ｍ８３の出力端Ｎ１１との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記第１基準電圧Ｖｔｈｐを前記プルアップ増幅トランジスタＭ８１の第１入力端Ｎ２１に伝達する。前記第２スイッチング部Ｓ２は前記第２入力端Ｎ２２と前記第２電圧基準手段Ｍ８４の出力端Ｎ１２との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記第２基準電圧Ｖｔｈｎを前記プルダウン増幅トランジスタＭ８２の第２入力端Ｎ２２に伝達する。
【００３８】
図１４に示した入力バッファの動作は図１２に示した入力バッファと類似して動作するのでここでの詳細な動作説明は省略する。
【００３９】
以上で最適の実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的から使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものはない。したがって本技術分野の通常の知識を持った者ならばこれから多様な変形及び均等な他の実施の形態が可能であるという点が分かる。従って、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想により決まるべきであろう。
【００４０】
【発明の効果】
前述したように本発明の入力バッファ回路では、入力信号の遷移時に実際に入力端を通じ入力される信号のレベルがブースティングキャパシタにより前記入力信号のレベルの２倍にブースティングされる。これにより前記入力バッファ回路の出力電流が２倍になって前記入力バッファ回路の出力信号が変化する傾斜がシャープになり、結局遅延時間とスキューが大きく減少する。
【図面の簡単な説明】
【図１】従来の差動増幅型入力バッファのブロック図である。
【図２】図１に示した従来の差動増幅型入力バッファの入力信号のタイミング図である。
【図３】本発明の第１実施形態による入力バッファの回路図である。
【図４】図３に示した本発明の第１実施形態による入力バッファの動作タイミング図である。
【図５】図３に示したエッジ検出器の詳細回路図である。
【図６】図３に示した差動増幅器がＮ型の場合の詳細回路図である。
【図７】図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ａ、Ｍ４Ａが直列に追加された形の回路図である。
【図８】図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ｂが並列に追加された形の回路図である。
【図９】図３に示した差動増幅器がＰ型の場合の詳細回路図である。
【図１０】図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ａ、Ｍ６２Ａが直列に追加された形の回路図である。
【図１１】図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ｂが並列に追加された形の回路図である。
【図１２】本発明の第２実施形態による入力バッファの回路図である。
【図１３】図１２に示した反転増幅器がインバータ型の場合の詳細回路図である。
【図１４】図１２に示した入力バッファの概念を用いた他の形の入力バッファの回路図である。
【符号の説明】
２１ 差動増幅器
２３ エッジ検出器
Ｎ１ 第１入力端
Ｎ２ 第２入力端
Ｎ３ 入力ノード
Ｃ ブースティングキャパシタ
Ｓ スイッチング部
Ｐ 出力信号
ＥＤ イネーブル信号
【発明の属する技術分野】
本発明は半導体装置に係り、特に入力バッファ回路に関する。
【０００２】
【従来の技術】
半導体装置には、一般的に外部から入力される信号の電圧レベルを半導体装置の内部に適合した電圧レベルに変換するために入力バッファが使われている。入力バッファは遅延時間とスキューが小さくなければならないし、電力消耗が少なくなければならず、さらに電源電圧ＶＤＤ及び接地電圧ＶＳＳの変化に対し遅延時間の変化が小さくなければならない。
【０００３】
このような入力バッファでは、図１に示したように一定の基準電圧Ｖｒｅｆを基準にして入力信号Ｖｉｎの値を判断する形、すなわち入力信号Ｖｉｎと基準電圧Ｖｒｅｆの差に比例する出力電流を生じさせ、これに対応する出力信号Ｖｏｕｔに変換する差動増幅型入力バッファ１１が主に使われている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１に示した差動増幅型入力バッファ１１は入力信号Ｖｉｎの変化幅、すなわち図２に示したように入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの電圧差Ｖｓｗが小さくなれば出力電流が小さくなって出力信号Ｖｏｕｔが変化する傾斜が緩慢になり、結局遅延時間とスキューが増加する。さらに出力電流が小さくなることにより出力信号Ｖｏｕｔが完全スイングできなくなり、内部回路のＤＣ電力消耗がより増加するようになる。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的は、入力信号Ｖｉｎの変化幅が小さくても遅延時間とスキューが小さい入力バッファ回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の一態様によれば、本発明の入力バッファ回路は、差動増幅器、ブースティングキャパシタ、エッジ検出器及びスイッチング部を具備することを特徴とする。
前記差動増幅器は第１入力端を通じ入力される基準電圧を基準にして第２入力端を通じ入力される信号のレベルを増幅し出力する。前記ブースティングキャパシタは入力ノードと前記差動増幅器の第２入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングする。前記エッジ検出器は前記差動増幅器の出力信号の遷移を検出する。前記スイッチング部は前記差動増幅器の第１入力端と第２入力端との間に接続され、前記エッジ検出器の出力信号に応答して前記基準電圧を前記第２入力端に伝達する。
前記入力信号が遷移しない間は前記差動増幅器の第１入力端と第２入力端とはどちらも前記基準電圧を維持する。前記エッジ検出器は前記差動増幅器の出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器で構成される。
【０００７】
本発明の他の態様によれば、本発明の入力バッファ回路は、反転増幅器、ブースティングキャパシタ、エッジ検出器、電圧基準手段及びスイッチング部を具備することを特徴とする。
前記反転増幅器は入力端を通じ入力される信号のレベルを増幅し出力する。前記ブースティングキャパシタは入力ノードと前記反転増幅器の入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングする。前記エッジ検出器は前記反転増幅器の出力信号の遷移を検出する。前記電圧基準手段は前記反転増幅器の論理スレッショルド電圧と同値の基準電圧を生じる。前記スイッチング部は前記反転増幅器の入力端と前記電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記基準電圧を前記反転増幅器の入力端に伝達する。
前記入力信号が遷移しない間は前記反転増幅器の入力端と前記電圧基準手段の出力端とがどちらも前記基準電圧を維持する。前記エッジ検出器は前記反転増幅器の出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器で構成される。
【０００８】
本発明のさらに他の態様によれば、本発明の入力バッファ回路は、プルアップ増幅器、プルダウン増幅器、第１及び第２ブースティングキャパシタ、エッジ検出器、第１及び第２電圧基準手段、第１及び第２スイッチング部を具備することを特徴とする。
前記プルアップ増幅器は第１入力端を通じ入力される信号のレベルをプルアップ増幅して出力信号として出力し、前記プルダウン増幅器は第２入力端を通じ入力される信号のレベルをプルダウン増幅して前記出力信号として出力する。前記第１ブースティングキャパシタは入力ノードと前記第１入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングし、前記第２ブースティングキャパシタは前記入力ノードと前記第２入力端との間に接続され、前記入力信号をブースティングする。前記エッジ検出器は前記出力信号の遷移を検出する。前記第１電圧基準手段は前記プルアップ増幅器のスレッショルド電圧と同値の第１基準電圧を生じ、前記第２電圧基準手段は前記プルダウン増幅器のスレッショルド電圧と同値の第２基準電圧を生じる。前記第１スイッチング部は前記第１入力端と前記第１電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記第１基準電圧を前記第１入力端に伝達する。前記第２スイッチング部は前記第２入力端と前記第２電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記第２基準電圧を前記第２入力端に伝達する。
前記エッジ検出器は前記出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器で構成される。
【０００９】
以上の本発明による入力バッファ回路では、入力信号の遷移時に実際に入力端を通じ入力される信号のレベルがブースティングキャパシタにより前記入力信号のレベルの２倍にブースティングされる。これにより前記入力バッファ回路の出力電流が２倍になり、前記入力バッファ回路の出力信号が変化する傾斜がシャープになり、結局遅延時間とスキューが大きく減少する。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態を詳細に説明する。なお、各図面に提示された同じ参照符号は同じ部材をあらわす。
【００１１】
図３は本発明の第１実施形態による入力バッファの回路図である。図３を参照すれば、第１実施形態による入力バッファは、差動増幅器２１、ブースティングキャパシタＣ、エッジ検出器２３、及びスイッチング部Ｓを具備する。前記差動増幅器２１は第１入力端Ｎ１を通して入力される基準電圧Ｖｒｅｆを基準にして、第２入力端Ｎ２を通じ入力される信号のレベルを増幅し出力信号Ｖｏｕｔを出力する。前記ブースティングキャパシタＣは入力ノードＮ３と前記差動増幅器２１の第２入力端Ｎ２との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記エッジ検出器２３はイネーブル信号／ＥＮに応答して前記差動増幅器２１の出力信号Ｖｏｕｔの遷移を検出する。前記スイッチング部Ｓは前記差動増幅器２１の第１入力端Ｎ１と第２入力端Ｎ２との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記基準電圧Ｖｒｅｆを前記第２入力端Ｎ２に伝達する。
【００１２】
図４は図３に示した本発明の第１実施形態による入力バッファの動作タイミング図である。
以下図４の動作タイミング図を参照して図３に示した本発明の第１実施形態による入力バッファの動作を詳細に説明する。
【００１３】
初期状態、すなわち前記イネーブル信号／ＥＮが論理「ハイ」で非活性化状態の間に前記エッジ検出器２３の出力信号Ｐは論理「ハイ」となる。これにより前記スイッチング部Ｓがターンオンされ、前記差動増幅器２１の第１入力端Ｎ１を通じて入力される前記基準電圧Ｖｒｅｆが前記差動増幅器２１の第２入力端Ｎ２に伝えられる。従って前記第２入力端Ｎ２の電圧レベルは前記第１入力端Ｎ１と同一に前記基準電圧Ｖｒｅｆレベルになる。この間には前記差動増幅器２１の出力信号Ｖｏｕｔは論理「ロー」を維持する。
【００１４】
次に、前記イネーブル信号／ＥＮが論理「ロー」でアクティブになれば前記エッジ検出器２３の出力信号Ｐは論理「ロー」となる。これにより前記スイッチング部Ｓがターンオフされる。以後、前記入力信号Ｖｉｎが前記基準電圧Ｖｒｅｆより低い入力低電圧Ｖｉｌから前記基準電圧Ｖｒｅｆより高い入力高電圧Ｖｉｈに遷移すれば、前記ブースティングキャパシタＣが前記入力信号Ｖｉｎをブースティングし、前記第２入力端Ｎ２の電圧レベルはＶｒｅｆ＋２Ｖｓｗとなる。これにより前記差動増幅器２１が動作して出力信号Ｖｏｕｔは論理「ロー」から論理「ハイ」に遷移する。ここでＶｓｗは入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの間の電圧差をあらわす。
【００１５】
次に、前記エッジ検出器２３は前記差動増幅器２１の出力信号Ｖｏｕｔの遷移、すなわち立上りエッジを検出して所定の遅延時間Ｔｄ後、論理「ハイ」のパルスＴｐを有するパルス信号Ｐを生じる。これにより前記パルス幅Ｔｐの間前記スイッチング部Ｓが再びターンオンされ、前記第２入力端Ｎ２の電圧レベルは再び基準電圧Ｖｒｅｆレベルになる。
【００１６】
以後、前記入力信号Ｖｉｎが前記基準電圧Ｖｒｅｆより高い入力高電圧Ｖｉｈから前記基準電圧Ｖｒｅｆより低い入力低電圧Ｖｉｌに遷移すれば前記ブースティングキャパシタＣが前記入力信号Ｖｉｎをブースティングし、前記第２入力端Ｎ２の電圧レベルはＶｒｅｆ−２Ｖｓｗとなる。これにより前記差動増幅器２１が再び動作して出力信号Ｖｏｕｔは論理「ハイ」から論理「ロー」に遷移する。
【００１７】
次に、前記エッジ検出器２３は前記差動増幅器２１の出力信号Ｖｏｕｔの遷移、すなわち立下りエッジを検出して所定の遅延時間Ｔｄ後に再び論理「ハイ」のパルスＴｐを生じる。これにより前記パルス幅Ｔｐの間前記スイッチング部Ｓが再びターンオンされ、前記第２入力端Ｎ２の電圧レベルは再び基準電圧Ｖｒｅｆレベルになる。
【００１８】
以上のように前記入力信号Ｖｉｎの遷移時に実際に前記差動増幅器２１の第２入力端Ｎ２を通じ入力される信号のレベルは前記入力信号Ｖｉｎのレベルの２倍となる。これにより前記差動増幅器２１の出力電流が２倍になって前記出力信号Ｖｏｕｔが変化する傾斜がシャープになり、結局遅延時間とスキューが大きく減少する。
【００１９】
図５は図３に示したエッジ検出器２３の詳細回路図である。
図５を参照すれば、前記エッジ検出器２３は、前記差動増幅器の出力信号Ｖｏｕｔの立上りエッジ及び立下りエッジを検出してパルス信号Ｐを生じるパルス発生器であり、遅延器５１、反転遅延器５３、及び排他的ノアゲート５５を具備する。
【００２０】
前記遅延器５１は前記差動増幅器の出力信号Ｖｏｕｔを前記所定の遅延時間Ｔｄだけ遅延させ、前記反転遅延器５３は前記遅延器５１の出力信号を前記パルス幅Ｔｐだけ反転遅延させる。前記排他的ノアゲート５５は前記イネーブル信号／ＥＮに応答して前記遅延器５１の出力信号及び前記反転遅延器５３の出力信号を受けて前記パルス信号Ｐを生じる。
【００２１】
ここで前記遅延器５１は直列接続された４つのインバータＩ１１ないしＩ１４で構成されていて、前記反転遅延器５３は直列連結された３つのインバータＩ３１ないしＩ３３で構成されている。さらに前記排他的ノアゲート５５はアンドゲートＧ１、ノアゲートＧ２及びオアゲートＧ３で構成されている。しかし、エッジ検出器２３は他の論理ゲートを使用して多様に構成でき、その動作は当業界で通常の知識を持った者に広く知られたことであるのでここでの詳細な動作説明は省略する。
【００２２】
図６は図３に示した差動増幅器がＮ型の場合の詳細回路図である。
図６を参照すれば、Ｎ型差動増幅器はＰＭＯＳ負荷トランジスタＭ１、Ｍ２、ＮＭＯＳ差動入力トランジスタＭ３、Ｍ４及び電流ソースの抵抗Ｒ１で構成され、第１入力端Ｎ１と第２入力端Ｎ２との間に接続しているＮＭＯＳトランジスタＳは図３のスイッチング部Ｓに該当する。
【００２３】
さらに図６に示したＮ型差動増幅器は種々の形態に変形され使われることができ、図７は図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ａ、Ｍ４Ａが追加された形態をあらわし、図８は図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ｂが追加された形態をあらわす。
【００２４】
図７を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＮＭＯＳトランジスタＭ３Ａが前記ＮＭＯＳトランジスタＭ３と前記抵抗Ｒ１との間にさらに接続されおり、前記基準電圧ＶｒｅｆによりゲートされるＮＭＯＳトランジスタＭ４Ａが前記ＮＭＯＳトランジスタＭ４と前記抵抗Ｒ１との間にさらに接続されている。図８を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＮＭＯＳトランジスタＭ３Ｂが前記ＮＭＯＳトランジスタＭ３と並列にさらに接続されている。
【００２５】
図９は図３に示した差動増幅器がＰ型の場合の詳細回路図である。
図９を参照すれば、Ｐ型差動増幅器はＰＭＯＳ差動入力トランジスタＭ６１、Ｍ６２、ＮＭＯＳ負荷トランジスタＭ６３、Ｍ６４及び電流ソースの抵抗Ｒ２で構成され、第１入力端Ｎ１と第２入力端Ｎ２との間に連結しているＮＭＯＳトランジスタＳは図３のスイッチング部Ｓに該当する。
【００２６】
さらに図９に示したＰ型差動増幅器は種々の形に変形され使われ、図１０は図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ａ、Ｍ６２Ａが追加された形をあらわし、図１１は図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ｂが追加された形をあらわす。
【００２７】
図１０を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＰＭＯＳトランジスタＭ６１Ａが前記ＰＭＯＳトランジスタＭ６１と前記抵抗Ｒ２との間にさらに接続されており、前記基準電圧ＶｒｅｆによりゲートされるＰＭＯＳトランジスタＭ６２Ａが前記ＰＭＯＳトランジスタＭ６２と前記抵抗Ｒ２との間にさらに接続されている。図１１を参照すれば、前記入力信号Ｖｉｎにより直接ゲートされるＰＭＯＳトランジスタＭ６１Ｂが前記ＰＭＯＳトランジスタＭ６１と並列にさらに接続されている。
【００２８】
図１２は本発明の第２実施形態による入力バッファの回路図である。図１２を参照すれば、第２実施形態による入力バッファは、反転増幅器１２１、ブースティングキャパシタＣ、エッジ検出器２３、電圧基準手段１２１Ａ及びスイッチング部Ｓを具備する。
【００２９】
前記反転増幅器１２１は入力端Ｎ２を通じ入力される信号のレベルを増幅し出力する。前記ブースティングキャパシタＣは入力ノードＮ３と前記反転増幅器１２１の入力端Ｎ２との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記エッジ検出器２３は前記反転増幅器１２１の出力信号Ｖｏｕｔの遷移を検出する。前記電圧基準手段１２１Ａは前記反転増幅器１２１の論理スレッショルド電圧と同値の基準電圧Ｖｌを生じる。前記スイッチング部Ｓは前記反転増幅器１２１の入力端Ｎ２と前記電圧基準手段１２１Ａの出力端Ｎ１との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記基準電圧Ｖｌを前記反転増幅器の入力端Ｎ２に伝達する。
【００３０】
ここで前記エッジ検出器２３と前記スイッチング部Ｓは図３に示したものと同じ構成を持つ。特に前記反転増幅器１２１の論理スレッショルド電圧と正確に同値の基準電圧Ｖｌを生じさせるためには、前記電圧基準手段１２１Ａは前記反転増幅器１２１と同じ回路を利用し、この入力端及び出力端を共通接続して構成されることが望ましい。
【００３１】
図１２に示した本発明の第２実施形態による入力バッファは図３に示した本発明の第１実施形態による入力バッファと同一に動作し、ただし、前記電圧基準手段１２１Ａが前記反転増幅器１２１の論理スレッショルド電圧と同値の基準電圧Ｖｌを生じ、この基準電圧Ｖｌが図３に示した入力バッファでの基準電圧Ｖｒｅｆの役割を果たすことだけが違う。従ってここでの詳細な動作説明は省略する。
【００３２】
図１３は図１２に示した反転増幅器１２１がインバータ型の場合の詳細回路図である。
図１３を参照すれば、図１２の反転増幅器１２１はＰＭＯＳトランジスタＭ７１とＮＭＯＳトランジスタＭ７２で構成され、図１２の電圧基準手段１２１Ａは前記ＰＭＯＳトランジスタＭ７１と同じサイズを有するＰＭＯＳトランジスタＭ７３と前記ＮＭＯＳトランジスタＭ７２と同じサイズを有するＮＭＯＳトランジスタＭ７４で構成される。前記入力端Ｎ２と前記電圧基準手段の出力端Ｎ１との間に接続されているＮＭＯＳトランジスタＳは図１２のスイッチング部Ｓに該当する。
【００３３】
図１４は図１２に示した入力バッファの概念を用いた他の形態の入力バッファの回路図である。図１４を参照すれば、前記他の形態の入力バッファは、プルアップ増幅トランジスタＭ８１、プルダウン増幅トランジスタＭ８２、第１及び第２ブースティングキャパシタＣ１、Ｃ２、第１及び第２スイッチング部Ｓ１、Ｓ２、第１及び第２電圧基準手段Ｍ８３、Ｍ８４及びエッジ検出器２３を具備する。
【００３４】
前記プルアップ増幅トランジスタＭ８１はＰＭＯＳトランジスタで構成され、ゲート、すなわち第１入力端Ｎ２１を通して入力される信号のレベルをプルアップ増幅し出力信号Ｖｏｕｔとして出力する。前記プルダウン増幅トランジスタＭ８２はＮＭＯＳトランジスタで構成され、ゲート、すなわち第２入力端Ｎ２２を通じ入力される信号のレベルをプルダウン増幅し前記出力信号Ｖｏｕｔとして出力する。
【００３５】
前記第１ブースティングキャパシタＣ１は入力ノードＮ３と前記第１入力端Ｎ２１との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記第２ブースティングキャパシタＣ２は前記入力ノードＮ３と前記第２入力端Ｎ２２との間に接続され、前記入力ノードＮ３を通じ入力される入力信号Ｖｉｎをブースティングする。前記エッジ検出器２３は図３に示したものと同じ構成を持ち、前記出力信号Ｖｏｕｔの遷移を検出する。
【００３６】
前記第１電圧基準手段Ｍ８３はゲートとドレインが共通接続され、ドレインに基準バイアス電流ｉｂｌが印加されるＰＭＯＳトランジスタで構成され、ゲート、すなわち出力端Ｎ１１から前記プルアップ増幅トランジスタＭ８１の遷移レベル、すなわちスレッショルド電圧と同値の第１基準電圧Ｖｔｈｐを生じる。前記第２電圧基準手段Ｍ８４はゲートとドレインが共通接続され、ドレインに基準バイアス電流ｉｂ２が印加されるＮＭＯＳトランジスタで構成され、ゲート、すなわち出力端Ｎ１２から前記プルダウン増幅トランジスタＭ８２のスレッショルド電圧と同値の第２基準電圧Ｖｔｈｎを生じる。
【００３７】
前記第１スイッチング部Ｓ１は前記第１入力端Ｎ２１と前記第１電圧基準手段Ｍ８３の出力端Ｎ１１との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記第１基準電圧Ｖｔｈｐを前記プルアップ増幅トランジスタＭ８１の第１入力端Ｎ２１に伝達する。前記第２スイッチング部Ｓ２は前記第２入力端Ｎ２２と前記第２電圧基準手段Ｍ８４の出力端Ｎ１２との間に接続され、前記エッジ検出器２３の出力信号Ｐに応答して前記第２基準電圧Ｖｔｈｎを前記プルダウン増幅トランジスタＭ８２の第２入力端Ｎ２２に伝達する。
【００３８】
図１４に示した入力バッファの動作は図１２に示した入力バッファと類似して動作するのでここでの詳細な動作説明は省略する。
【００３９】
以上で最適の実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的から使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものはない。したがって本技術分野の通常の知識を持った者ならばこれから多様な変形及び均等な他の実施の形態が可能であるという点が分かる。従って、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想により決まるべきであろう。
【００４０】
【発明の効果】
前述したように本発明の入力バッファ回路では、入力信号の遷移時に実際に入力端を通じ入力される信号のレベルがブースティングキャパシタにより前記入力信号のレベルの２倍にブースティングされる。これにより前記入力バッファ回路の出力電流が２倍になって前記入力バッファ回路の出力信号が変化する傾斜がシャープになり、結局遅延時間とスキューが大きく減少する。
【図面の簡単な説明】
【図１】従来の差動増幅型入力バッファのブロック図である。
【図２】図１に示した従来の差動増幅型入力バッファの入力信号のタイミング図である。
【図３】本発明の第１実施形態による入力バッファの回路図である。
【図４】図３に示した本発明の第１実施形態による入力バッファの動作タイミング図である。
【図５】図３に示したエッジ検出器の詳細回路図である。
【図６】図３に示した差動増幅器がＮ型の場合の詳細回路図である。
【図７】図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ａ、Ｍ４Ａが直列に追加された形の回路図である。
【図８】図６に示したＮ型差動増幅器にＮＭＯＳトランジスタＭ３Ｂが並列に追加された形の回路図である。
【図９】図３に示した差動増幅器がＰ型の場合の詳細回路図である。
【図１０】図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ａ、Ｍ６２Ａが直列に追加された形の回路図である。
【図１１】図９に示したＰ型差動増幅器にＰＭＯＳトランジスタＭ６１Ｂが並列に追加された形の回路図である。
【図１２】本発明の第２実施形態による入力バッファの回路図である。
【図１３】図１２に示した反転増幅器がインバータ型の場合の詳細回路図である。
【図１４】図１２に示した入力バッファの概念を用いた他の形の入力バッファの回路図である。
【符号の説明】
２１ 差動増幅器
２３ エッジ検出器
Ｎ１ 第１入力端
Ｎ２ 第２入力端
Ｎ３ 入力ノード
Ｃ ブースティングキャパシタ
Ｓ スイッチング部
Ｐ 出力信号
ＥＤ イネーブル信号
Claims (16)
- 第１入力端を通じ入力される基準電圧を基準にして第２入力端を通じ入力される信号のレベルを増幅して出力する差動増幅器と、
入力ノードと前記差動増幅器の第２入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングするブースティングキャパシタと、
前記差動増幅器の出力信号の遷移を検出するエッジ検出器と、
前記差動増幅器の第１入力端と第２入力端との間に接続され、前記エッジ検出器の出力信号に応答して前記基準電圧を前記第２入力端に伝達するスイッチング部とを具備することを特徴とする入力バッファ回路。 - 前記入力信号が遷移しない間は前記差動増幅器の第１入力端と第２入力端とはどちらも前記基準電圧を維持することを特徴とする請求項１に記載の入力バッファ回路。
- 前記エッジ検出器は前記差動増幅器の出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器であることを特徴とする請求項１に記載の入力バッファ回路。
- 前記エッジ検出器は、
前記差動増幅器の出力信号を遅延させる遅延器と、
この遅延器の出力信号を反転遅延させる反転遅延器と、
イネーブル信号に応答して前記遅延器の出力信号及び前記反転遅延器の出力信号を受けて前記パルス信号を生じる排他的ノアゲートとを具備することを特徴とする請求項３に記載の入力バッファ回路。 - 入力端を通じ入力される信号のレベルを増幅して出力する反転増幅器と、
入力ノードと前記反転増幅器の入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングするブースティングキャパシタと、
前記反転増幅器の出力信号の遷移を検出するエッジ検出器と、
前記反転増幅器の論理スレッショルド電圧と同値の基準電圧を生じる電圧基準手段と、
前記反転増幅器の入力端と前記電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記基準電圧を前記反転増幅器の入力端に伝達するスイッチング部とを具備することを特徴とする入力バッファ回路。 - 前記入力信号が遷移しない間は前記反転増幅器の入力端と前記電圧基準手段の出力端とがどちらも前記基準電圧を維持することを特徴とする請求項５に記載の入力バッファ回路。
- 前記エッジ検出器は前記反転増幅器の出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器であることを特徴とする請求項５に記載の入力バッファ回路。
- 前記エッジ検出器は、
前記反転増幅器の出力信号を遅延させる遅延器と、
この遅延器の出力信号を反転遅延させる反転遅延器と、
イネーブル信号に応答して前記遅延器の出力信号及び前記反転遅延器の出力信号を受けて前記パルス信号を生じる排他的ノアゲートとを具備することを特徴とする請求項７に記載の入力バッファ回路。 - 前記電圧基準手段は前記反転増幅器と同一の回路を具備し、この入力端及び出力端が共通接続されたことを特徴とする請求項５に記載の入力バッファ回路。
- 第１入力端を通じ入力される信号のレベルをプルアップ増幅し出力信号として出力するプルアップ増幅器と、
第２入力端を通じ入力される信号のレベルをプルダウン増幅し前記出力信号として出力するプルダウン増幅器と、
入力ノードと前記第１入力端との間に接続され、前記入力ノードを通じ入力される入力信号をブースティングする第１ブースティングキャパシタと、
前記入力ノードと前記第２入力端との間に接続され、前記入力信号をブースティングする第２ブースティングキャパシタと、
前記出力信号の遷移を検出するエッジ検出器と、
前記プルアップ増幅器のスレッショルド電圧と同値の第１基準電圧を生じる第１電圧基準手段と、
前記プルダウン増幅器のスレッショルド電圧と同値の第２基準電圧を生じる第２電圧基準手段と、
前記第１入力端と前記第１電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記第１基準電圧を前記第１入力端に伝達する第１スイッチング部と、
前記第２入力端と前記第２電圧基準手段の出力端との間に接続され、前記エッジ検出器の出力信号に応答して前記第２基準電圧を前記第２入力端に伝達する第２スイッチング部とを具備することを特徴とする入力バッファ回路。 - 前記プルアップ増幅器はＰＭＯＳトランジスタであることを特徴とする請求項１０に記載の入力バッファ回路。
- 前記プルダウン増幅器はＮＭＯＳトランジスタであることを特徴とする請求項１０に記載の入力バッファ回路。
- 前記エッジ検出器は前記出力信号の立上りエッジ及び立下りエッジを検出してパルス信号を生じるパルス発生器であることを特徴とする請求項１０に記載の入力バッファ回路。
- 前記エッジ検出器は、
前記出力信号を遅延させる遅延器と、
この遅延器の出力信号を反転遅延させる反転遅延器と、
イネーブル信号に応答して前記遅延器の出力信号及び前記反転遅延器の出力信号を受けて前記パルス信号を生じる排他的ノアゲートとを具備することを特徴とする請求項１３に記載の入力バッファ回路。 - 前記第１電圧基準手段は、ゲートとドレインが共通接続され、ドレインに基準バイアス電流が印加されて前記ゲートから前記第１基準電圧が生じるＰＭＯＳトランジスタであることを特徴とする請求項１０に記載の入力バッファ回路。
- 前記第２電圧基準手段は、ゲートとドレインが共通接続され、ドレインに基準バイアス電流が印加されて前記ゲートから前記第２基準電圧が生じるＮＭＯＳトランジスタであることを特徴とする請求項１０に記載の入力バッファ回路。
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