JP3524880B2

JP3524880B2 - 低スキュー信号発生回路

Info

Publication number: JP3524880B2
Application number: JP2001009520A
Authority: JP
Inventors: フレデリックジョーンズジュニアオスカー
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-08-30
Filing date: 2001-01-17
Publication date: 2004-05-10
Anticipated expiration: 2021-01-17
Also published as: JP2002076853A; US6339346B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して、電子回路
に対するタイミング信号を発生させるための制御回路に
係り、特に、差動の複数位相入力信号を受信して低スキ
ュー出力タイミング信号を発生させるために、入力信号
の各クリティカル遷移ごとに１つの低スキュー差動入力
バッファを備えている電子回路に関する。

【０００２】

【従来の技術】電子回路技術において、多くの場合、タ
イミング信号が、電子回路システムの内部に含まれてい
る回路の機能を制御することが一般に知られている。タ
イミング信号は、それぞれの回路自身によって作られ、
一般に電子回路システムの内部の各回路に対してその制
御を実現するために伝播する。また、電子回路技術にお
いては、ある用途において、電子回路システムの中に組
み込まれているタイミング信号の周波数を増加および／
または減少させることが望ましいことが一般に知られて
いる。タイミング信号の周波数が２倍または３倍にされ
ること、そして場合によっては、たとえば半分に分割さ
れることがよくある。クロック・ダブラ回路などの利点
はこの分野の技術において周知である。さらに、タイミ
ング信号発生回路は、通常、従来の差動バッファ／受信
機によって受信される入力信号を使うことがこの分野の
技術において周知である。

【０００３】

【発明が解決しようとする課題】従来の技術の共通の欠
点の一つは、従来の差動バッファ／受信機を使うことに
よって、発生するタイミング信号に大きなエッジ・タイ
ミング・スキューが生じることである。この比較的大き
いスキューは差動バッファ／受信機の本来的なスキュー
に帰因している。特に、ＣＭＯＳ入力バッファが、通
常、そのような回路の中で従来の差動バッファ／受信機
として使われている。ＣＭＯＳの差動入力バッファ、特
に、振幅の制限された信号（ＳＳＴＬ）または差動入力
信号を受信するために使われるバッファは、入力信号が
１つの状態から別の状態へ遷移するのに応じて出力信号
において発生するかなり大きいスキュー（すなわち、タ
イミング変動）を普通は有する。多くの場合、そのスキ
ューは入力信号がローからハイへ遷移する結果として発
生する方がハイからローへ遷移する結果として発生する
場合より顕著であるか、あるいはその逆の場合もある。
この状態は、雑音耐性を改善するために入力バッファが
ヒステリシスを有している時に最も現れやすい。入力が
遷移する方向によって出力の遅延が異なるクロック・バ
ッファがタイミング信号発生回路の中で使われる時、発
生するタイミング信号は比較的正確であるが、少なくと
もその遷移の１つの発生ごとにかなりのスキューを有す
る。

【０００４】これらの原理を説明して、図６は、全体を
１００として示されている従来のクロック・ダブラ回路
を示している。この回路は第１の入力バッファ１０２
と、第２の入力バッファ１０４と、排他的ＯＲ（ＸＯ
Ｒ）論理ゲート１０６とを備えている。第１の入力クロ
ック信号ＣＬＫ０が入力バッファ１０２の非反転入力端
子に印加され、一方、そのコンプリメントＣＬＫ０Ｂ、
あるいは代わりに基準電圧信号ＶＲＥＦが入力バッファ
１０２の反転入力端子に印加されている。第１の入力ク
ロック信号ＣＬＫ０に対して位相が９０度ずれている第
２の入力クロック信号ＣＬＫ１が入力バッファ１０４の
非反転入力端子に印加されている。そのコンプリメント
ＣＬＫ１Ｂ、または代わりに基準電圧信号ＶＲＥＦが入
力バッファ１０４の反転入力端子に印加されている。入
力バッファ１０２、１０４の出力端子は、ＸＯＲゲート
１０６の入力端子に接続され、倍の周波数のタイミング
信号ＣＬＫ２ＸをＸＯＲゲート１０６の出力端子におい
て発生させる。当業者なら理解できるように、従来のク
ロック・ダブラ回路１００は図６に示されている入力バ
ッファ１０２、１０４の中に存在する本来的なスキュー
に対して補償しない。

【０００５】図７は、全体を２００として示されている
もう１つの従来のクロック・ダブラ回路を示している。
この回路は第１の入力バッファ２０２と、第２の入力バ
ッファ２０４と、２０６として示されている排他的ＯＲ
（ＸＯＲ）等価回路とを備えている。排他的ＯＲ回路２
０６は２つのインバータ２０８、２１０と、３つのＮＡ
ＮＤゲート２１２、２１４、２１６とを含む。図に示さ
れているように、第１の入力クロック信号ＣＬＫ０が入
力バッファ２０２の非反転入力端子に印加され、一方、
そのコンプリメントＣＬＫ０Ｂ、または代わりに基準電
圧信号ＶＲＥＦが入力バッファ２０２の反転入力端子に
印加されて、エッジ・タイミング信号Ｐ０Ｈを入力バッ
ファ２０２の出力端子において発生させる。第１の入力
クロック信号ＣＬＫ０に対して位相が９０度ずれている
第２の入力クロック信号ＣＬＫ１が、入力バッファ２０
４の非反転入力端子に印加されている。そのコンプリメ
ントＣＬＫ１Ｂ、または代わりに基準電圧信号ＶＲＥＦ
が入力バッファ２０４の反転入力端子に印加され、エッ
ジ・タイミング信号Ｐ１Ｈを入力バッファ２０４の出力
端子において発生させる。

【０００６】入力バッファ２０２の出力端子はインバー
タ２０８およびＮＡＮＤゲート２１２の入力端子に接続
されている。同様に、入力バッファ２０４の出力端子は
インバータ２１０およびＮＡＮＤゲート２１４の入力端
子に接続されている。インバータ２０８は、その出力端
子においてエッジ・タイミング信号Ｐ０Ｌをエミュレー
トしている信号を発生させ、それはＮＡＮＤゲート２１
４に接続されている。同様に、インバータ２１０は、エ
ッジ・タイミング信号Ｐ１Ｌをエミュレートしている信
号をその出力端子において発生させ、それはＮＡＮＤゲ
ート２１２に接続されている。ＮＡＮＤゲート２１２、
２１４のそれぞれの出力端子は、ＮＡＮＤゲート２１６
の入力端子に接続されており、ＮＡＮＤゲート２１６は
倍の周波数のタイミング信号ＣＬＫ２Ｘをその出力端子
において発生させる。当業者なら理解できるように、ク
ロック・ダブラ回路２００も図７に示されている入力バ
ッファ２０２、２０４の中に存在している本来的なスキ
ューに対して補償しない。

【０００７】したがって、従来の技術のタイミング信号
発生回路は、ある種の、限定された用途に対しては適し
ているが、そのような回路が原因となっているタイミン
グ・スキューによって、制御下にある電子回路システム
の性能が制限される。したがって、前記から、回路の中
で使われている入力差動バッファに付随するスキューを
最小化するタイミング信号発生回路を開発することが望
ましい。また、出力タイミング信号のクリティカル・エ
ッジごとに複数の入力差動バッファを使用するタイミン
グ信号発生回路を設計することも望ましい。

【０００８】さらに、２つの別々の差動信号入力、すな
わち、合計４つのクロック信号を使って低スキューの倍
周波数出力信号を発生させるクロック・ダブラ回路を設
計することがさらに望ましい。さらに、位相が９０度ず
れている２つの同じ周波数の信号によって４つのクロッ
ク信号が作り出され、それぞれのコンプリメント信号と
共に発生する、以前に説明されたような回路を設計する
ことがさらに望ましい。さらに、出力タイミング信号の
各エッジごとに１つのバッファを含み、各バッファの出
力がそのバッファの最小スキュー径路を使用し、そして
入力から出力への各径路がマッチしているようにしたタ
イミング信号発生回路を設計することがさらに望まし
い。

【０００９】本発明のこれらの目的および好適な形式の
他の目的が以下の説明から明らかになる。しかし、以下
の説明から分かるものを含む、これらの目的のそれぞれ
および全てが実行されるということなしに、ここで請求
されている本発明を適用できることを理解することがで
きるだろう。目的ではなく、添付の特許請求の範囲が本
発明の主題事項を定義する。任意の目的およびすべての
目的が、一般的に本発明からではなく、本発明の好適な
形式から導かれる。

【００１０】

【課題を解決するための手段】本発明は、複数の入力タ
イミング信号から所定のいくつかのクリティカル遷移を
有している１つのタイミング信号を発生させるためのタ
イミング信号発生回路に関する。その回路はタイミング
信号の各クリティカル遷移に対してそれぞれ１つの入力
差動バッファを含む。各バッファは第１および第２の入
力端子と１つの出力端子とを備えている。さらに、各バ
ッファは、その第１の入力端子とその出力端子との間に
第１の応答を有し、そしてその第２の入力端子とその出
力端子との間に第２の応答を有している。第１の応答は
一般に第２の応答より小さいスキューを提供する。この
回路においては、２つの異なる入力タイミング信号が各
バッファの第１および第２の入力端子に印加され、各バ
ッファの出力端子において、各タイミング信号の所定の
数のクリティカル遷移の特定の１つに対して最小のスキ
ュー径路を示しているクリティカル・エッジ・タイミン
グ信号を発生させる。また、その回路は、それぞれの出
力端子を通して各バッファに結合されている論理回路も
含む。

【００１１】１つの好適な形式においては、本発明は、
第１、第２、第３および第４の入力クロック信号から倍
周波数クロック信号を発生させるためのクロック・ダブ
ラ回路に関する。この装置においては、第１および第２
の入力クロック信号が１つの共通周波数を共有し、そし
て互いにコンプリメントの関係にあり、一方、第３およ
び第４の入力クロック信号が、その同じ共通周波数を共
有し、互いにコンプリメントの関係にある。さらに、第
１および第３の入力クロック信号は、互いに関して位相
が９０度ずれている。このクロック・ダブラ回路は第１
バッファの第１入力端子と、第１バッファの第２入力端
子と、第１バッファの出力端子とを備えている第１入力
差動バッファを含む。第１の入力クロック信号が、第１
バッファの第１入力端子に印加され、そして第２の入力
クロック信号が第１バッファの第２入力端子に印加され
る。さらに、クロック・ダブラ回路は、第２バッファの
第１入力端子と、第２バッファの第２入力端子と、第２
バッファの出力端子とを備えている第２入力差動バッフ
ァを含む。第４の入力クロック信号が第２バッファの第
１入力端子に印加され、第３の入力クロック信号が第２
バッファの第２入力端子に印加される。さらに、クロッ
ク・ダブラ回路は第３バッファの第１入力端子と、第３
バッファの第２入力端子と、第３バッファの出力端子と
を備えている第３入力差動バッファを含む。第３の入力
クロック信号が第３バッファの第１入力端子に印加さ
れ、第４の入力クロック信号が第３バッファの第２入力
端子に印加される。さらに、クロック・ダブラ回路は、
第４バッファの第１入力端子と、第４バッファの第２入
力端子と、第４バッファの出力端子とを備えている第４
入力差動バッファを含む。第２の入力クロック信号が第
４バッファの第１入力端子に印加され、第１の入力クロ
ック信号が第４バッファの第２入力端子に印加される。
最後に、クロック・ダブラ回路は第１、第２、第３およ
び第４のバッファの出力端子を通じて第１、第２、第３
および第４の入力バッファに結合されている排他的ＯＲ
論理回路を含む。

【００１２】

【発明の実施の形態】以下の詳細な説明において、以下
の図面に対する参照が行われる。その中で同様な参照番
号は同様な構成部品を指す。図１は、全体を１０として
示されているクロック・ダブラ回路を示しており、この
回路は一般的に同一の４つの入力差動バッファ１２、１
４、１６および１８を備えている。クロック・ダブラ回
路１０は３つのＮＡＮＤゲート２０、２２、２４をさら
に含む。図に示されているように、入力差動バッファ１
２および入力差動バッファ１４は、ＮＡＮＤゲート２０
に電気的に接続されている。同様に、入力差動バッファ
１６および入力差動バッファ１８はＮＡＮＤゲート２２
に電気的に接続されている。ＮＡＮＤゲート２０および
ＮＡＮＤゲート２２は、ＮＡＮＤゲート２４に電気的に
接続されている。

【００１３】さらに図に示されているように、入力差動
バッファ１２は１つの非反転入力端子を備え、その端子
には第１のタイミング信号ＣＬＫ０が印加される。ま
た、入力差動バッファ１２は１つの反転入力端子を備
え、その端子には第２のタイミング信号ＣＬＫ０Ｂが印
加され、その信号は第１のタイミング信号ＣＬＫ０のコ
ンプリメントである。これらの２つのタイミング信号か
ら、入力差動バッファ１２は第１のクリティカル・エッ
ジ・タイミング信号Ｐ０Ｈを発生させる。また、入力差
動バッファ１８は第１および第２のタイミング信号ＣＬ
Ｋ０およびＣＬＫ０Ｂを利用する。しかし、入力差動バ
ッファ１８の場合は、ＣＬＫ０がその反転入力端子に印
加され、ＣＬＫ０Ｂがその非反転入力端子に印加され
る。入力差動バッファ１８は第２のクリティカル・エッ
ジ・タイミング信号Ｐ０Ｌを発生させる。

【００１４】入力差動バッファ１６は、１つの非反転入
力端子を備え、その端子には第３のタイミング信号ＣＬ
Ｋ１が印加される。また、入力差動バッファ１６は、１
つの反転入力端子も備え、その端子には第４のタイミン
グ信号ＣＬＫ１Ｂが印加され、その信号は第３のタイミ
ング信号ＣＬＫ１のコンプリメントである。これらの２
つのタイミング信号から、入力差動バッファ１６は、第
３のクリティカル・エッジ・タイミング信号Ｐ１Ｈを発
生させる。また、入力差動バッファ１４は、第３および
第４のタイミング信号ＣＬＫ１およびＣＬＫ１Ｂを利用
する。しかし、入力差動バッファ１４の場合は、ＣＬＫ
１がその反転入力端子に印加され、ＣＬＫ１Ｂがその非
反転入力端子に印加される。入力差動バッファ１４は、
第４のクリティカル・エッジ・タイミング信号Ｐ１Ｌを
発生させる。

【００１５】やはり図１を参照して、クリティカル・エ
ッジ・タイミング信号Ｐ０ＨおよびＰ１ＬがＮＡＮＤゲ
ート２０に対する入力信号であり、同様に、クリティカ
ル・エッジ・タイミング信号Ｐ１ＨおよびＰ０ＬがＮＡ
ＮＤゲート２２に対する入力信号である。ＮＡＮＤゲー
ト２０およびＮＡＮＤゲート２２が発生させる出力信号
（それぞれＰ０ＢおよびＰ１Ｂで示されている）は、Ｎ
ＡＮＤゲート２４に対する入力信号として使われる。Ｎ
ＡＮＤゲート２４が発生させる出力信号はＣＬＫ２Ｘと
して示され、その周波数はＣＬＫ０、ＣＬＫ０Ｂ、ＣＬ
Ｋ１およびＣＬＫ１Ｂのタイミング信号の周波数の２倍
である。

【００１６】図２はタイミング信号ＣＬＫ０およびＣＬ
Ｋ１を示しているタイミング図であり、この２つの信号
は、それぞれのコンプリメントのタイミング信号ＣＬＫ
０ＢおよびＣＬＫ１Ｂと位相が９０度ずれている。ま
た、図２にはＮＡＮＤゲート２４が発生させる出力信号
ＣＬＫ２Ｘも示されている。図に示されているように、
信号ＣＬＫ２Ｘの周波数は、タイミング信号ＣＬＫ０お
よびＣＬＫ１（およびそれぞれのコンプリメントＣＬＫ
０ＢおよびＣＬＫ１Ｂ）が互いに関して位相が９０度ず
れている時、それらの信号の周波数の２倍である。さら
に図示されているように、倍周波数タイミング信号ＣＬ
Ｋ２Ｘは、タイミング信号ＣＬＫ０、ＣＬＫ０Ｂ、ＣＬ
Ｋ１およびＣＬＫ１Ｂの正のエッジの各遷移に対して応
答する。示されている実施形態においては、それらの正
の各エッジ遷移は、そのそれぞれの入力バッファの最小
スキュー径路に従うので、倍周波数タイミング信号ＣＬ
Ｋ２Ｘのスキューは最小である。

【００１７】図１、図３および図４に示されている入力
差動バッファ１２、１４、１６および１８が同一のもの
であり、それぞれの非反転入力端子からそれぞれの出力
端子へのスキューが最小の径路を有していることは、当
業者には理解することができるだろう。使うことができ
る他の入力差動バッファによっては、最小スキューの径
路はそれぞれの反転入力端子からそれぞれの出力端子ま
でである可能性がある。そのような状況においては、本
発明の原理を利用するために、ここに開示されている回
路をそのケースに応じて変更することができることを理
解することができるだろう。

【００１８】図３は、図１に示されている入力差動バッ
ファ１２、１４、１６および１８として使うことができ
る代表的な回路を示している。図３は特に入力差動バッ
ファ１２に対して好適な形式を示しているが、入力差動
バッファ１４、１６および１８が同じ回路構成部品を含
むことができ、実際にそうすることが好ましいことが、
当業者には理解することができるだろう。また、当業者
なら、図３に示されているような入力差動バッファ１２
はアナログ集積回路であることも理解することができる
だろう。図３に示されているように、タイミング信号Ｃ
ＬＫ０およびＣＬＫ０Ｂは入力差動バッファ１２に対す
る入力信号であり、クリティカル・エッジ・タイミング
信号Ｐ０Ｈはそのバッファが発生させ、クロック・ダブ
ラ（図１参照）の排他的ＯＲ（ＸＯＲ）回路に対する入
力として接続されている。

【００１９】図３は、入力差動バッファ１２に対する好
適な実施形態を示しており、５個のトランジスタ２６、
２８、３０、３２および３４およびインバータ３６を含
んでいる。例示としての目的のために、トランジスタ２
６および３２は、ＰＭＯＳトランジスタ・デバイスとし
て示され、一方トランジスタ２８、３０および３４はＮ
ＭＯＳトランジスタ・デバイスとして示されている。し
たがって、入力差動バッファ１２はＣＭＯＳ技術で実装
されているとして示されている。

【００２０】さらに示されているように、トランジスタ
２６のソース端子は、当業者によって一般的にＶＣＣと
して示される電源に電気的に接続されている。トランジ
スタ２６のゲート電極およびドレイン端子は、導体によ
って電気的に互いに接続され、トランジスタ３２のゲー
ト電極およびトランジスタ２８のドレイン端子に電気的
に接続されている。トランジスタ２８はタイミング信号
ＣＬＫ０Ｂによって制御され、この信号はそのゲート電
極に印加される。トランジスタ２８のソース端子はトラ
ンジスタ３０のドレイン端子とトランジスタ３４のソー
ス端子とに電気的に接続されている。

【００２１】電源ＶＣＣがトランジスタ３０のゲート電
極に印加され、当業者によってグラウンドまたはＶＳＳ
と一般的に呼ばれている基準電圧がそのソース端子に印
加される。電源ＶＣＣがトランジスタ３２のソース端子
に印加されている。トランジスタ３２のドレイン端子は
インバータ３６の入力端子に、およびトランジスタ３４
のドレイン端子に電気的に接続されている。タイミング
信号ＣＬＫ０がトランジスタ３４のゲート電極に印加さ
れ、その動作を制御する。

【００２２】動作において、トランジスタ３０は連続的
にイネーブルされていて差動増幅器１２に対する一般的
に一定の電流源を提供する。タイミング信号ＣＬＫ０Ｂ
がタイミング信号ＣＬＫ０より相対的に高い電位にある
時、トランジスタ２８はトランジスタ３４よりより多く
の電流を流し、それによってトランジスタ２８のドレイ
ン端子の電位が下がり、トランジスタ３４のドレイン端
子の電位が上昇する。インバータ３６の入力端子がトラ
ンジスタ３４のドレイン端子に電気的に接続されている
ので、インバータ３６の入力端子も高い方の電位にドラ
イブされ、順にクリティカル・エッジ・タイミング信号
Ｐ０Ｈを低い方の電位に引き下げる。当業者には、トラ
ンジスタ２６、３２が差動バッファ１２に対する負荷と
して機能すること、そしてトランジスタ２６が分圧器と
してバイアスのために設定されることを理解することが
できるだろう。

【００２３】ＣＬＫ０がＣＬＫ０Ｂに対して相対的に高
い電位に上昇する、タイミング信号ＣＬＫ０およびＣＬ
Ｋ０Ｂの遷移に続いて、トランジスタ３４がトランジス
タ２８より多くの電流を流し、インバータ３６の入力端
子を低い方の電位に引き下げる。この結果、今度は、ク
リティカル・エッジ・タイミング信号Ｐ０Ｈが高い方の
電位にドライブされる。

【００２４】図３および図４に示されているような差動
増幅器回路において、トランジスタ２８、３４が一般的
に特性の揃っているものであることが、当業者には理解
することができるだろう。さらに、差動バッファ１２に
ついて、トランジスタ３４のゲート電極に印加されてい
るＣＬＫ０信号の立ち上がりエッジに対する応答は、ト
ランジスタ２８のゲート電極に印加されているＣＬＫ０
Ｂ信号の立ち上がりエッジに対する応答より一般的に速
いことを理解することができるだろう。

【００２５】また、図１に示されているタイミング信号
Ｐ０Ｈ、Ｐ０Ｌ、Ｐ１ＨおよびＰ１Ｌを図３に示されて
いるような回路によって発生させることができることも
理解することができるだろう。代わりに、それらの信号
を図４に示されている回路によって発生させることがで
きる。それは実際には図３に示されている回路と同じで
あるが、図３に示されている回路の中に含まれているイ
ンバータ３６を含まない。

【００２６】図５は、図１に示されているＮＡＮＤゲー
ト２０、２２および２４を作るために使うことができる
代表的な集積回路を示している回路図である。図に示さ
れているように、ＮＡＮＤゲート２０および２２はＣＭ
ＯＳ技術を使った従来の形式でそれぞれ示されている。
ＮＡＮＤゲート２４は、ＣＭＯＳ技術を使った低スキュ
ーＮＡＮＤゲートとしてその好適な形式で表されてい
る。当業者には、ＮＡＮＤゲート２０および２２も図５
の中のＮＡＮＤゲート２４に対して示されているような
低スキューＮＡＮＤゲートを使って作ることができるこ
とを理解することができるだろう。

【００２７】図５には、インバータ３８、４０のペアも
示されている。それらのインバータの両方がＣＭＯＳ技
術を使って作られているように示されている。それらは
その回路が容量性の負荷、たとえば、バスをドライブす
ることができる利得を提供するためのバッファとして機
能する。ＮＡＮＤゲート２０は、４つのトランジスタ４
２、４４、４６および４８によって表されている。トラ
ンジスタ４２および４４は、例示としてＰＭＯＳトラン
ジスタ・デバイスとして示されており、一方、トランジ
スタ４６および４８は例示としてＮＭＯＳトランジスタ
・デバイスとして示されている。トランジスタ４２のソ
ース端子はＶＣＣ電源に電気的に接続され、一方、クリ
ティカル・エッジ・タイミング信号Ｐ１Ｌがそのゲート
電極に印加されている。トランジスタ４２のドレイン端
子はトランジスタ４４と４６との間の接続点に電気的に
接続され、また、それは信号Ｐ０Ｂを提供するので、Ｎ
ＡＮＤゲート２４の入力端子にも接続されている。

【００２８】トランジスタ４４については、ＶＣＣ電源
がそのソース端子に印加され、クリティカル・エッジ・
タイミング信号Ｐ０Ｈがそのゲート電極に印加され、そ
のドレイン端子はトランジスタ４２のソース端子に電気
的に接続され、それが信号Ｐ０Ｂを提供するので、トラ
ンジスタ４６のドレイン端子およびＮＡＮＤゲート２４
の入力端子にも電気的に接続されている。トランジスタ
４６はトランジスタ４４と４８との間に直列に電気的に
接続されている。トランジスタ４６はクリティカル・エ
ッジ・タイミング信号Ｐ０Ｈによって制御され、この信
号はそのゲート電極に印加されている。

【００２９】トランジスタ４８については、そのドレイ
ン端子がトランジスタ４６のソース端子に電気的に接続
され、そのソース端子はＶＳＳすなわち、大地電位に電
気的に接続されている。トランジスタ４８はクリティカ
ル・エッジ・タイミング信号Ｐ１Ｌによって制御され、
その信号はそのゲート電極に印加されている。直列に接
続されたトランジス４６、４８によって形成されるＰチ
ャネルと実効的Ｎチャネルのサイズ比は最適な回路性能
に対して調整されることが好ましいことが、当業者には
理解することができるだろう。

【００３０】動作において、ＮＡＮＤゲート２０は、そ
の入力信号としてクリティカル・エッジ・タイミング信
号Ｐ０ＨおよびＰ１Ｌを受け取り、ＮＡＮＤゲート２４
の入力端子に対して印加される出力信号を発生させる。
２入力のディジタル・ゲートにおいて一般的にそうであ
るように、４つの異なる状態が可能である。第１のその
ような状態においては、クリティカル・エッジ・タイミ
ング信号Ｐ０ＨおよびＰ１Ｌは両方ともローである。そ
のような状況下では、トランジスタ４２および４４はオ
ンであり（すなわち、イネーブルされていて）、一方、
トランジスタ４６および４８はオフである（すなわち、
ディスエーブルされている）。結果として、ＮＡＮＤゲ
ート２０の出力信号Ｐ０ＢはＶＣＣ電位にドライブされ
る。

【００３１】第２の状態においては、クリティカル・エ
ッジ・タイミング信号Ｐ０Ｈがローであり、一方、クリ
ティカル・エッジ・タイミング信号Ｐ１Ｌがハイであ
る。そのような状況下では、トランジスタ４４および４
８はオンであり、トランジスタ４２および４６がオフで
ある。結果として、ＮＡＮＤゲート２０の出力信号Ｐ０
ＢはＶＣＣ電位にドライブされる。

【００３２】第３の状態においては、クリティカル・エ
ッジ・タイミング信号Ｐ０Ｈがハイであり、一方、クリ
ティカル・エッジ・タイミング信号Ｐ１Ｌがローであ
る。そのような状況下では、トランジスタ４２および４
６がオンであり、一方、トランジスタ４４および４８は
オフである。結果として、ＮＡＮＤゲート２０の出力信
号Ｐ０ＢはＶＣＣ電位にドライブされる。

【００３３】最後の（第４の）状態においては、ＮＡＮ
Ｄゲート２０に対するクリティカル・エッジ・タイミン
グ信号Ｐ０ＨおよびＰ１Ｌが両方ともハイである。これ
によってトランジスタ４２および４４がオフであり、一
方、トランジスタ４６および４８はオンである。結果と
して、ＮＡＮＤゲート２０の出力信号Ｐ０Ｂは、ＶＳＳ
すなわち、大地電位まで引き下げられる。

【００３４】ＮＡＮＤゲート２２も４つのトランジスタ
５２、５４、５６および５８によって表され、それらは
電気的に接続されて、ＮＡＮＤゲート２０のトランジス
タ４２、４４、４６および４８と同じ機能を行う。トラ
ンジスタ５２、および５４は、例示としてＰＭＯＳトラ
ンジスタ・デバイスとして示されており、一方、トラン
ジスタ５６および５８は、例示としてＮＭＯＳトランジ
スタ・デバイスとして示されている。トランジスタ５２
のソース端子は、ＶＣＣ電源に電気的に接続され、一
方、クリティカル・エッジ・タイミング信号Ｐ０Ｌがそ
のゲート電極に印加されている。トランジスタ５２のド
レイン端子は、それが信号Ｐ１Ｂを提供するので、トラ
ンジスタ５４と５６との間の接続点に、そしてＮＡＮＤ
ゲート２４の入力端子にも接続されている。

【００３５】トランジスタ５４については、ＶＣＣ電源
がそのソース端子に印加され、クリティカル・エッジ・
タイミング信号Ｐ１Ｈがそのゲート電極に印加され、そ
してそのドレイン端子はそれが信号Ｐ１Ｂを提供するの
で、トランジスタ５２のソース端子、トランジスタ５６
のドレイン端子およびＮＡＮＤゲート２４の入力端子に
電気的に接続されている。トランジスタ５６は、トラン
ジスタ５４と５８との間に直列に電気的に接続されてい
る。トランジスタ５６はクリティカル・エッジ・タイミ
ング信号Ｐ１Ｈによって制御され、その信号はそのゲー
ト電極に印加されている。

【００３６】トランジスタ５８については、そのドレイ
ン端子は、トランジスタ５６のソース端子に電気的に接
続され、そのソース端子は、ＶＳＳすなわち、大地電位
に電気的に接続されている。トランジスタ５８は、クリ
ティカル・エッジ・タイミング信号Ｐ０Ｌによって制御
され、その信号はそのゲート電極に印加されている。直
列に接続されたトランジスタ５６、５８によって形成さ
れるＰチャネルおよび実効的Ｎチャネルのサイズ比は、
最適な回路性能のために調整されることが好ましいこと
が、当業者には理解することができるだろう。

【００３７】動作において、ＮＡＮＤゲート２２はその
入力信号として、クリティカル・エッジ・タイミング信
号Ｐ１ＨおよびＰ０Ｌを受け取り、ＮＡＮＤゲート２４
の入力端子に対して印加される出力信号を発生させる。
２入力のディジタル・ゲートについて一般的にそうであ
るように、４つの異なる状態が可能である。第１のその
ような状態においては、クリティカル・エッジ・タイミ
ング信号Ｐ１ＨおよびＰ０Ｌが両方ともローである。そ
のような状況下では、トランジスタ５２および５４はオ
ンであり（すなわち、イネーブルされており）、一方、
トランジスタ５６および５８はオフである（すなわち、
ディスエーブルされている）。結果として、ＮＡＮＤゲ
ート２２の出力信号Ｐ１Ｂは、ＶＣＣ電位にドライブさ
れる。

【００３８】第２の状態においては、クリティカル・エ
ッジ・タイミング信号Ｐ１Ｈがローであり、一方、クリ
ティカル・エッジ・タイミング信号Ｐ０Ｌがハイであ
る。そのような状況下では、トランジスタ５４および５
８はオンであり、一方、トランジスタ５２および５６は
オフである。結果として、ＮＡＮＤゲート２２の出力信
号Ｐ１ＢがＶＣＣ電位にドライブされる。

【００３９】第３の状態においては、クリティカル・エ
ッジ・タイミング信号Ｐ１Ｈがハイであり、一方、クリ
ティカル・エッジ・タイミング信号Ｐ０Ｌがローであ
る。そのような状況下では、トランジスタ５２および５
６はオンであり、一方、トランジスタ５４および５８は
オフである。結果として、ＮＡＮＤゲート２２の出力信
号Ｐ１ＢはＶＣＣ電位にドライブされる。

【００４０】最後の（第４の）状態においては、ＮＡＮ
Ｄゲート２２に対するクリティカル・エッジ・タイミン
グ信号Ｐ１ＨおよびＰ０Ｌが両方ともハイである。これ
によってトランジスタ５２および５４がオフであり、一
方、トランジスタ５６および５８はオンである。結果と
して、ＮＡＮＤゲート２２の出力信号Ｐ１ＢはＶＳＳす
なわち、大地電位にまで引き下げられる。

【００４１】ＮＡＮＤゲート２４を参照すると、それは
入力信号としてＮＡＮＤゲート２０および２２が発生さ
せた出力信号Ｐ０ＢおよびＰ１Ｂをそれぞれ受け取り、
バッファ／インバータ３８の入力端子に印加される倍周
波数タイミング信号ＣＬＫ２Ｘを発生させる。低スキュ
ーＮＡＮＤゲート２４が６個のトランジスタ６０〜６５
を含むように示されている。トランジスタ６０〜６２は
トランジスタ６３〜６５と同様に電気的に直列に接続さ
れている。さらに、トランジスタ６０〜６２はトランジ
スタ６３〜６５と電気的に並列に接続されており、さら
に、ＮＡＮＤゲート２４に対する望ましい低いスキュー
を得るためにそれらの間に相互に電気的接続がある。さ
らに、その好適な形式においては、ＮＡＮＤゲート２４
は、トランジスタ６０〜６５のマッチした特性のために
等価な負荷および等価な応答を提供する。

【００４２】トランジスタ６０および６３は、例示とし
てＰＭＯＳトランジスタ・デバイスとして示されてお
り、一方、トランジスタ６１、６２、６４および６５
は、例示としてＮＭＯＳトランジスタ・デバイスとして
示されている。トランジスタ６０については、ＶＣＣ電
源電位がそのソース端子に印加され、ＮＡＮＤゲート２
０が発生させた出力信号Ｐ０Ｂがそのゲート電極に印加
され、そしてそのゲート電極はトランジスタ６１および
６５のゲート電極にそれぞれ電気的に接続され、そして
そのドレイン端子はトランジスタ６１のドレイン端子、
トランジスタ６３のドレイン端子に電気的に接続され、
そしてＮＡＮＤゲート２４が発生させた倍周波数タイミ
ング信号ＣＬＫ２Ｘを提供する。

【００４３】トランジスタ６１については、そのドレイ
ン端子はトランジスタ６０および６３のドレイン端子に
電気的に接続され、そしてそれはＮＡＮＤゲート２４が
発生させた倍周波数タイミング信号ＣＬＫ２Ｘを提供す
る。ＮＡＮＤゲート２０が発生させた出力信号Ｐ０Ｂが
トランジスタ６１のゲート電極に印加され、トランジス
タ６１のゲート電極はトランジスタ６５のゲート電極に
電気的に接続されている。トランジスタ６１のソース端
子は、トランジスタ６２のドレイン端子に電気的に接続
されている。

【００４４】トランジスタ６２については、そのドレイ
ン端子はトランジスタ６１のソース端子に電気的に接続
され、ＮＡＮＤゲート２２が発生させた出力信号Ｐ１Ｂ
がそのゲート電極に印加され、そのゲート電極はトラン
ジスタ６３および６４のゲート電極に電気的に接続さ
れ、そしてそのソース端子はトランジスタ６５のソース
端子に電気的に接続され、それはまたＶＳＳ、すなわ
ち、大地電位に電気的に接続されている。

【００４５】トランジスタ６３については、ＶＣＣ電源
がそのソース端子に印加され、ＮＡＮＤゲート２２が発
生させた出力信号Ｐ１Ｂがそのゲート電極に印加され、
そのゲート電極はトランジスタ６２および６４のゲート
電極に電気的に接続され、そしてそのドレイン端子がそ
れぞれのドレイン端子においてトランジスタ６０と６１
との間の接続点に、およびトランジスタ６４のドレイン
端子に接続され、倍周波数タイミング信号ＣＬＫ２Ｘを
提供する。

【００４６】トランジスタ６４については、そのドレイ
ン端子がトランジスタ６３のドレイン端子に対して、そ
してトランジスタ６０と６１との間の接続点にそれぞれ
のドレイン端子において電気的に接続されて倍周波数タ
イミング信号ＣＬＫ２Ｘを提供し、ＮＡＮＤゲート２２
が発生させた出力信号Ｐ１Ｂがそのゲート電極に印加さ
れ、そのゲート電極はトランジスタ６２および６３のゲ
ート電極に電気的に接続され、そしてそのソース端子は
トランジスタ６５のドレイン端子に電気的に接続されて
いる。

【００４７】トランジスタ６５については、そのドレイ
ン端子がトランジスタ６４のソース端子に電気的に接続
され、ＮＡＮＤゲート２０が発生させた出力信号Ｐ０Ｂ
がそのゲート電極に印加され、そのゲート電極はトラン
ジスタ６０および６１のゲート電極に接続され、そして
そのソース端子はトランジスタ６２のソース端子および
ＶＳＳすなわち、大地電位に電気的に接続されている。

【００４８】ＮＡＮＤゲート２４の動作は以前に説明し
たように、ＮＡＮＤゲート２０および２２がそれぞれ発
生させた信号Ｐ０ＢおよびＰ１Ｂに依存する。ＮＡＮＤ
ゲート２４の動作に影響する４つの可能な状態がある。
第１の状態においては、ＮＡＮＤゲート２０の出力信号
Ｐ０ＢおよびＮＡＮＤゲート２２の出力信号Ｐ１Ｂが両
方ともローである。これによって、トランジスタ６０お
よび６３がオンになり、一方、トランジスタ６１、６
２、６４および６５がオフになる。結果として、ＮＡＮ
Ｄゲート２４が発生させた倍周波数タイミング信号ＣＬ
Ｋ２ＸがＶＣＣ電位にドライブされる。

【００４９】第２の状態においては、ＮＡＮＤゲート２
０が発生させた出力信号Ｐ０Ｂがローであり、一方、Ｎ
ＡＮＤゲート２２が発生させた出力信号Ｐ１Ｂがハイで
ある。これによってトランジスタ６０、６２および６４
がオンになり、一方、トランジスタ６１、６３および６
５がオフになる。結果として、ＮＡＮＤゲート２４が発
生させた倍周波数タイミング信号ＣＬＫ２ＸがＶＣＣ電
位にドライブされる。

【００５０】第３の状態においては、ＮＡＮＤゲート２
０が発生させた出力信号Ｐ０Ｂがハイであり、一方、Ｎ
ＡＮＤゲート２２が発生させた出力信号Ｐ１Ｂがローで
ある。これによって、トランジスタ６１、６３および６
５がオンになり、一方、トランジスタ６０、６２および
６４がオフになる。結果として、倍周波数タイミング信
号ＣＬＫ２ＸがＶＣＣ電位にドライブされる。

【００５１】第４の（最終の）状態においては、ＮＡＮ
Ｄゲート２０および２２がそれぞれ発生させた出力信号
Ｐ０ＢおよびＰ１Ｂが両方ともハイであり、トランジス
タ６１、６２、６４および６５をオンにし、一方、トラ
ンジスタ６０および６３をオフにする。結果として、Ｎ
ＡＮＤゲート２４が発生させた倍周波数タイミング信号
ＣＬＫ２Ｘは、大地電位のＶＳＳに引き下げられる。

【００５２】当業者なら理解できるように、ＮＡＮＤゲ
ート２０、２２および２４はともに電気的に結合されて
いる時、倍周波数タイミング信号ＣＬＫ２Ｘを発生させ
るような方法で排他的ＯＲ（ＸＯＲ）機能を実行する。
倍周波数タイミング信号ＣＬＫ２Ｘは、直列に接続され
たトランジスタ７０、７２のペアとして図４の中で示さ
れているバッファ／インバータ３８の入力端子に印加さ
れる。トランジスタ７０は、例示としてＰＭＯＳトラン
ジスタ・デバイスとして示され、一方、トランジスタ７
２は、例示としてＮＭＯＳトランジスタ・デバイスとし
て示されている。

【００５３】トランジスタ７０については、ＶＣＣ電源
がそのソース端子に印加され、倍周波数タイミング信号
ＣＬＫ２Ｘがそのゲート電極に印加され、そのゲート電
極はトランジスタ７２のゲート電極に電気的に接続さ
れ、そのドレイン端子はトランジスタ７２のドレイン端
子に、そしてバッファ／インバータ４０の入力端子に電
気的に接続されている。トランジスタ７２については、
そのドレイン端子がトランジスタ７０のドレイン端子、
およびバッファ／インバータ４０の入力端子に電気的に
接続され、倍周波数タイミング信号ＣＬＫ２Ｘがそのゲ
ート電極に印加され、そのゲート電極はトランジスタ７
０のゲート電極に電気的に接続され、そしてそのドレイ
ン端子はＶＳＳすなわち、大地電位に電気的に接続され
ている。

【００５４】動作において、バッファ／インバータ３８
は、その入力信号として倍周波数タイミング信号ＣＬＫ
２Ｘを受け取り、出力信号ＭＣＬＫＢを発生させ、ＭＣ
ＬＫＢは一般に倍周波数タイミング信号ＣＬＫ２Ｘのコ
ンプリメントである。倍周波数タイミング信号ＣＬＫ２
Ｘがハイである時、トランジスタ７０がオフであり、ト
ランジスタ７２がオンである。結果として、バッファ／
インバータ３８の出力信号ＭＣＬＫＢがＶＳＳすなわ
ち、大地電位に引き下げられる。代わりに、ＣＬＫ２Ｘ
がローの時、トランジスタ７０がオンになり、一方、ト
ランジスタ７２がオフになる。結果として、バッファ／
インバータ３８の出力信号ＭＣＬＫＢはＶＣＣ電位にド
ライブされる。

【００５５】バッファ／インバータ３８の出力信号ＭＣ
ＬＫＢは、バッファ／インバータ４０の入力端子に印加
され、それは直列に接続されたトランジスタ８０、８２
のペアとして図４の中にも示されている。トランジスタ
８０は、例示としてＰＭＯＳトランジスタ・デバイスと
して示されており、一方、トランジスタ８２は、例示と
してＮＭＯＳトランジスタ・デバイスとして示されてい
る。

【００５６】トランジスタ８０については、ＶＣＣ電源
電位がそのソース端子に印加され、バッファ／インバー
タ３８の出力信号ＭＣＬＫＢがそのゲート電極に印加さ
れ、そのゲート電極はトランジスタ８２のゲート電極に
電気的に接続され、そのドレイン端子はトランジスタ８
２のドレイン端子に、そして出力信号ＭＣＬＫを提供す
るための出力線に電気的に接続されている。

【００５７】トランジスタ８２については、そのドレイ
ン端子がトランジスタ８０のドレイン端子に、そして出
力信号ＭＣＬＫを提供するための出力線に電気的に接続
され、バッファ／インバータ３８の出力信号ＭＣＬＫＢ
がそのゲート電極に印加され、そのゲート電極はトラン
ジスタ８０のゲート電極に電気的に接続され、そしてそ
のドレイン端子はＶＳＳすなわち、大地電位に電気的に
接続されている。

【００５８】動作において、バッファ／インバータ４０
は、その入力信号としてバッファ／インバータ３８の出
力信号ＭＣＬＫＢを受け取り、その信号のコンプリメン
トである出力信号ＭＣＬＫを発生させる。ＭＣＬＫＢ信
号がハイの時、トランジスタ８０がオフであり、トラン
ジスタ８２がオンである。結果として、バッファ／イン
バータ４０の出力信号ＭＣＬＫはＶＳＳすなわち、大地
電位に引き下げられる。代わりに、ＭＣＬＫＢがローの
時、トランジスタ８０がオンになり、一方、トランジス
タ８２がオフになる。結果として、バッファ／インバー
タ４０の出力信号ＭＣＬＫは、ＶＣＣ電位にドライブさ
れる。

【００５９】当業者には、インバータ３８、４０は共に
回路がバスなどの容量性の負荷をドライブできるように
機能することを理解することができるだろう。図３、４
および５の中に示されている回路の結果として、低スキ
ューの倍周波数タイミング信号が、複数位相の入力クロ
ック信号ＣＬＫ０、ＣＬＫ０Ｂ、ＣＬＫ１およびＣＬＫ
１Ｂの各遷移に対して最小スキューの径路を使って発生
する。

【００６０】本発明は実施形態を参照して説明されてき
たが、この説明は限定的な意味で解釈されるのではない
ことを理解されたい。むしろ、各種の変更および修正
を、本発明の真の精神および範囲から逸脱することなし
に、例示としての実施形態に対して行うことができる。
たとえば、前に説明されたように、ＮＡＮＤゲート２４
に対する図５に示されている回路を使ってＮＡＮＤゲー
ト２０および２２を実装することができ、そしてより小
さいスキューの倍周波数タイミング信号でさえもそれに
よって発生させることができる。もう１つの例として、
各複数位相の入力バッファに対する入力として基準電圧
を使ってその使用が首尾一貫している場合は、適切なク
リティカル・エッジ・タイミング信号を発生させること
ができ、そしてその基準電圧が各入力バッファに対する
同じ入力端子（反転または非反転）に印加される。さら
に、実施形態に対する変更および修正はいずれも以下の
特許請求の範囲のうちの１つの要素またはそれ以上に対
して少なくとも均等であるとして当業者によってみなさ
れ、そしてそのような特許請求の範囲によって法律で認
められる最も広い範囲までカバーされるべきであること
を理解されたい。

【図面の簡単な説明】

【図１】本発明の原理に従って構成されたタイミング信
号発生回路を示す回路図である。

【図２】図１に回路図形式で示されている回路の動作時
に存在するある種の信号の間の関係を示すタイミング図
である。

【図３】図１に示されている各入力差動バッファの内部
に含まれていることが好ましい構成部品を示す回路図で
ある。

【図４】図１に示されている各入力差動バッファの内部
に含まれることが好ましい構成部品の代替実施形態を示
す回路図である。

【図５】排他的ＯＲ（ＸＯＲ）機能を実行する、図１に
回路図形式で示されている回路の部分内部に含まれてい
ることが好ましい構成部品を示す回路図である。

【図６】従来のクロック・ダブラ回路を示す回路図であ
る。

【図７】他の従来のクロック・ダブラ回路を示す回路図
である。

【符号の説明】

１０クロック・ダブラ回路１２，１４，１６，１８入力差動バッファ２０，２２，２４ＮＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者オスカーフレデリックジョーンズジュニアアメリカ合衆国コロラド州80919 コロラドスプリングスサンティードプレース 7235 (56)参考文献特開平９−55627（ＪＰ，Ａ) 特開平８−79061（ＪＰ，Ａ) 特開平８−130413（ＪＰ，Ａ) 特開昭54−25657（ＪＰ，Ａ) 特開昭63−237610（ＪＰ，Ａ) 米国特許5635866（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/00 H03B 19/14

Claims

(57)【特許請求の範囲】

【請求項１】複数の入力タイミング信号から所定の数
のクリティカル遷移を有する１つのタイミング信号を発
生させるためのタイミング信号発生回路であって、ａ）前記タイミング信号の前記各クリティカル遷移ごと
に１つの入力差動バッファと、ｂ）前記各バッファのそれぞれの出力端子を通じて、前
記各バッファに結合されている論理回路とを含み、前記各バッファは、第１および第２の入力端子および１
つの出力端子を備え、前記各バッファは、さらに、その
バッファの前記第１の入力端子とその前記出力端子との
間に第１の応答を、その前記第２の入力端子とその前記
出力端子との間に第２の応答を有し、前記第１の応答は
一般に前記第２の応答より小さいスキューを提供し、前
記入力タイミング信号のうちの２つの異なる信号が前記
各バッファの前記第１および第２の入力端子に印加さ
れ、前記タイミング信号の所定の数のクリティカル遷移
の特定の１つに対して最も小さいスキュー径路を示す前
記各バッファの出力端子においてクリティカル・エッジ
・タイミング信号を発生させることを特徴とするタイミ
ング信号発生回路。
【請求項２】請求項１に記載のタイミング信号発生回
路において、前記バッファの前記第１の入力端子が非反転入力端子で
あり、前記バッファの前記第２の入力端子が反転入力端
子であることを特徴とするタイミング信号発生回路。
【請求項３】請求項１に記載のタイミング信号発生回
路において、前記複数の入力タイミング信号が第１の入力タイミング
信号と、第２の入力タイミング信号と、第３の入力タイ
ミング信号と、第４の入力タイミング信号とを含むこと
を特徴とするタイミング信号発生回路。
【請求項４】請求項３に記載のタイミング信号発生回
路において、前記複数の入力タイミング信号が１つの共通の周波数を
共有することを特徴とするタイミング信号発生回路。
【請求項５】請求項４に記載のタイミング信号発生回
路において、前記第１の入力タイミング信号と前記第２の入力タイミ
ング信号とがコンプリメントであり、前記第３の入力タ
イミング信号と前記第４の入力タイミング信号とがコン
プリメントであることを特徴とするタイミング信号発生
回路。
【請求項６】請求項５に記載のタイミング信号発生回
路において、前記第１の入力タイミング信号が前記第３の入力タイミ
ング信号に関して位相が９０度ずれていることを特徴と
するタイミング信号発生回路。
【請求項７】請求項１に記載のタイミング信号発生回
路において、前記複数の入力タイミング信号が第１の入力タイミング
信号と、第２の入力タイミング信号と、第３の入力タイ
ミング信号と、第４の入力タイミング信号とを含むこと
を特徴とするタイミング信号発生回路。
【請求項８】請求項７に記載のタイミング信号発生回
路において、前記複数の入力タイミング信号が１つの共通の周波数を
共有することを特徴とするタイミング信号発生回路。
【請求項９】請求項８に記載のタイミング信号発生回
路において、前記第１の入力タイミング信号と、前記第２の入力タイ
ミング信号とがコンプリメントであり、前記第３の入力
タイミング信号と前記第４の入力タイミング信号とがコ
ンプリメントであることを特徴とするタイミング信号発
生回路。
【請求項１０】請求項９に記載のタイミング信号発生
回路において、前記第１の入力タイミング信号が前記第
３の入力タイミング信号に関して位相が９０度ずれてい
ることを特徴とするタイミング信号発生回路。
【請求項１１】請求項１に記載のタイミング信号発生
回路において、前記所定の数のクリティカル遷移が第１のクリティカル
遷移と、第２のクリティカル遷移と、第３のクリティカ
ル遷移と、第４のクリティカル遷移とを含み、４つの入力差動バッファがあり、それらは前記第１のク
リティカル遷移に関連する第１の入力差動バッファと、
前記第２のクリティカル遷移に関連する第２の入力差動
バッファと、前記第３のクリティカル遷移に関連する第
３の入力差動バッファと、前記第４のクリティカル遷移
に関連する第４の入力差動バッファとからなることを特
徴とするタイミング信号発生回路。
【請求項１２】請求項１に記載のタイミング信号発生
回路において、前記所定の数のクリティカル遷移が第１のクリティカル
遷移と、第２のクリティカル遷移と、第３のクリティカ
ル遷移と、第４のクリティカル遷移とを含み、４つの入
力差動バッファがあり、それらは前記第１のクリティカ
ル遷移に関連する第１の入力差動バッファと、前記第２
のクリティカル遷移に関連する第２の入力差動バッファ
と、前記第３のクリティカル遷移に関連する第３の入力
差動バッファと、前記第４のクリティカル遷移に関連す
る第４の入力差動バッファとからなることを特徴とする
タイミング信号発生回路。
【請求項１３】請求項１２に記載のタイミング信号発
生回路において、前記第１の入力差動バッファが前記論理回路に印加され
る第１のクリティカル・エッジ・タイミング信号を発生
させ、前記第２の入力差動バッファが前記論理回路に印
加される第２のクリティカル・エッジ・タイミング信号
を発生させ、前記第３の入力差動バッファが前記論理回
路に印加される第３のクリティカル・エッジ・タイミン
グ信号を発生させ、前記第４の入力差動バッファが前記
論理回路に印加される第４のクリティカル・エッジ・タ
イミング信号を発生させることを特徴とするタイミング
信号発生回路。
【請求項１４】請求項１に記載のタイミング信号発生
回路において、前記論理回路が第１の論理ゲートと、前記第１の論理ゲ
ートに結合されている第２の論理ゲートと、前記第１の
論理ゲートに結合されている第３の論理ゲートとを含む
ことを特徴とするタイミング信号発生回路。
【請求項１５】請求項１４に記載のタイミング信号発
生回路において、前記第１の論理ゲートがＮＡＮＤゲートを含み、前記第
２の論理ゲートがＮＡＮＤゲートを含み、前記第３の論
理ゲートがＮＡＮＤゲートを含むことを特徴とするタイ
ミング信号発生回路。
【請求項１６】請求項１５に記載のタイミング信号発
生回路において、前記第１の論理ゲートが低スキューのＮＡＮＤゲートを
含むことを特徴とするタイミング信号発生回路。
【請求項１７】請求項１に記載のタイミング信号発生
回路において、前記論理回路が排他的ＯＲ機能を実行することを特徴と
するタイミング信号発生回路。
【請求項１８】第１、第２、第３および第４の入力ク
ロック信号から、倍周波数クロック信号を発生させるた
めのクロック・ダブラ回路において、前記第１および第２の入力クロック信号が１つの共通の
周波数を共有し、互いにコンプリメントであり、前記第
３および第４の入力クロック信号が前記共通周波数を共
有し、互いにコンプリメントであり、前記第１および第
３の入力クロック信号が互いに関して位相が９０度ずれ
ていて、前記クロック・ダブラ回路は、ａ）第１バッファの第１入力端子と、第１バッファの第
２入力端子と、第１バッファの出力端子とを備え、前記
第１の入力クロック信号が前記第１バッファの第１入力
端子に印加され、前記第２の入力クロック信号が前記第
１バッファの第２入力端子に印加されるようになってい
る第１の入力差動バッファと、ｂ）第２バッファの第１入力端子と、第２バッファの第
２入力端子と、第２バッファの出力端子とを備え、前記
第４の入力クロック信号が前記第２バッファの第１入力
端子に印加され、前記第３の入力クロック信号が前記第
２バッファの第２入力端子に印加されるようになってい
る第２入力差動バッファと、ｃ）第３バッファの第１入力端子と、第３バッファの第
２入力端子と、第３バッファの出力端子とを備え、前記
第３の入力クロック信号が前記第３バッファの第１入力
端子に印加され、前記第４の入力クロック信号が前記第
３バッファの第２入力端子に印加されるようになってい
る第３の入力差動バッファと、ｄ）第４バッファの第１入力端子と、第４バッファの第
２入力端子と、第４バッファの出力端子とを備え、前記
第２の入力クロック信号が前記第４バッファの第１入力
端子に印加され、前記第１の入力クロック信号が前記第
４バッファの第２入力端子に印加されるようになってい
る第４の入力差動バッファと、ｅ）前記第１、第２、第３および第４の入力差動バッフ
ァに前記第１、第２、第３および第４のバッファの出力
端子のそれぞれの端子を通じて結合されている排他的Ｏ
Ｒ論理回路とを含むことを特徴とするクロック・ダブラ
回路。
【請求項１９】請求項１８に記載のクロック・ダブラ
回路において、前記第１、第２、第３および第４の入力差動バッファ
が、それぞれの第１入力端子と、それぞれの出力端子と
の間に第１の応答を有し、それぞれの第２入力端子とそ
れぞれの出力端子との間に第２の応答を有し、前記第１
の応答が前記第２の応答より一般的に小さいスキューを
提供することを特徴とするクロック・ダブラ回路。
【請求項２０】請求項１８に記載のクロック・ダブラ
回路において、前記第１の入力端子が非反転入力端子であり、前記第２
の入力端子が反転入力端子であることを特徴とするクロ
ック・ダブラ回路。
【請求項２１】請求項１８に記載のクロック・ダブラ
回路において、前記第１の入力差動バッファが前記排他的ＯＲ論理回路
に対して印加される第１のクリティカル・エッジ・タイ
ミング信号を発生させ、前記第２の入力差動バッファが
前記排他的ＯＲ論理回路に対して印加される第２のクリ
ティカル・エッジ・タイミング信号を発生させ、前記第
３の入力差動バッファが前記排他的ＯＲ論理回路に対し
て印加される第３のクリティカル・エッジ・タイミング
信号を発生させ、前記第４の入力差動バッファが前記排
他的ＯＲ論理回路に対して印加される第４のクリティカ
ル・エッジ・タイミング信号を発生させることを特徴と
するクロック・ダブラ回路。
【請求項２２】請求項１８に記載のクロック・ダブラ
回路において、前記排他的ＯＲ論理回路が第１の論理ゲートと、前記第
１の論理ゲートに結合されている第２の論理ゲートと、
前記第１の論理ゲートに結合されている第３の論理ゲー
トとを含むことを特徴とするクロック・ダブラ回路。
【請求項２３】請求項２２に記載のクロック・ダブラ
回路において、前記第１の論理ゲートがＮＡＮＤゲートを含み、前記第
２の論理ゲートがＮＡＮＤゲートを含み、前記第３の論
理ゲートがＮＡＮＤゲートを含むことを特徴とするクロ
ック・ダブラ回路。
【請求項２４】請求項２３に記載のクロック・ダブラ
回路において、前記第１の論理ゲートが低スキューＮＡＮＤゲートを含
むことを特徴とするクロック・ダブラ回路。