CN112994666A - 半导体器件的时钟生成电路 - Google Patents

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CN112994666A CN202010528223.0A CN202010528223A CN112994666A CN 112994666 A CN112994666 A CN 112994666A CN 202010528223 A CN202010528223 A CN 202010528223A CN 112994666 A CN112994666 A CN 112994666A
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Abstract

本申请公开一种半导体器件的时钟生成电路。一种时钟生成电路包括：初步时钟生成电路，其适用于生成具有目标周期的一半的第一初步时钟信号，并且通过将第一初步时钟信号反相来生成第二初步时钟信号；时钟加倍器电路，其适用于通过分别将第一初步时钟信号的周期和第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及边沿触发器电路，其适用于根据第一初步时钟信号和第二初步时钟信号来触发第一中间时钟信号和第二中间时钟信号，以分别输出具有目标周期的第一输出时钟信号和第二输出时钟信号。

Description

半导体器件的时钟生成电路
相关申请的交叉引用
本申请要求2019年12月12日提交的申请号为10-2019-0165603的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件的时钟生成电路。
背景技术
通常，半导体器件被配置为与时钟信号同步地操作。时钟信号是从半导体器件的外部或从半导体器件内的时钟生成电路生成的。在半导体器件中，通常将振荡器电路用作时钟生成电路以生成内部时钟，而无需来自外部时钟的输入。
现有的振荡器电路由环形振荡器组成，所述环形振荡器将奇数个反相器串联连接，使得可以将最终输出反馈至第一反相器的输入。然而，环形振荡器具有的缺点在于，尽管其结构简单，但可以通过电源电压的影响来改变输出信号的占空比。为了改善这一点，将恒定电流源耦接至环形振荡器的反相器，或者利用包括电阻器、电容器和施密特触发器或比较器的电路来通过RC延迟效应确定周期。
发明内容
各种实施例针对一种能够生成具有恒定占空比的时钟信号的时钟生成电路和半导体器件。
根据本发明的一个实施例，一种时钟生成电路可以包括：初步时钟生成电路，其适用于生成具有目标周期的一半的第一初步时钟信号，并且通过将所述第一初步时钟信号反相来生成第二初步时钟信号；时钟加倍器电路(clock doubler circuit)，其适用于通过分别将所述第一初步时钟信号的周期和所述第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及边沿触发器电路，其适用于根据所述第一初步时钟信号和所述第二初步时钟信号来触发所述第一中间时钟信号和所述第二中间时钟信号，以输出具有所述目标周期的所述第一输出时钟信号和所述第二输出时钟信号。
根据本发明的一个实施例，一种半导体器件可以包括：时钟生成电路，其适用于根据使能信号来生成具有目标周期的第一输出时钟信号和第二输出时钟信号；以及数据输入/输出(I/O)电路，其适用于同步于所述第一输出时钟信号和所述第二输出时钟信号来输出或接收数据，其中，所述时钟生成电路包括：初步时钟生成电路，其适用于生成具有所述目标周期的一半的第一初步时钟信号和第二初步时钟信号；时钟加倍器电路，其适用于通过分别将所述第一初步时钟信号的周期和所述第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及边沿触发器电路，其适用于根据所述第一初步时钟信号和所述第二初步时钟信号来触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的所述第一输出时钟信号和所述第二输出时钟信号。
根据本发明的一个实施例，一种用于生成时钟信号的方法可以包括：生成具有目标周期的一半的第一初步时钟信号和第二初步时钟信号；通过分别将所述第一初步时钟信号和所述第二初步时钟信号延迟来生成第三初步时钟信号和第四初步时钟信号；通过分别将所述第三初步时钟信号的周期和所述第四初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及在所述第一初步时钟信号的第一边沿处触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的第一输出时钟信号和第二输出时钟信号。
根据本发明的一个实施例，一种半导体系统可以包括：第一半导体器件，其适用于作为主器件操作；第二半导体器件，其适用于作为从器件操作，经由多个总线耦接至所述第一半导体器件，其中所述多个总线将用于所述第二半导体器件的操作所需的控制信号从所述第一半导体器件传送至所述第二半导体器件，所述第一半导体器件包括：初步时钟生成电路，其适用于生成具有目标周期的一半的第一初步时钟信号和第二初步时钟信号；时钟加倍器电路，其适用于通过分别将所述第一初步时钟信号的周期和所述第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；边沿触发器电路，其适用于根据所述第一初步时钟信号和所述第二初步时钟信号来触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的第一输出时钟信号和第二输出时钟信号；控制电路，其适用于根据所述第一输出时钟信号和所述第二输出时钟信号来生成所述控制信号；以及数据输入/输出电路，其适用于同步于所述第一输出时钟信号和所述第二输出时钟信号来向所述第二半导体器件输出数据或从所述第二半导体器件接收数据。
根据以下结合所附附图的详细描述，本公开的这些以及其它特征和优点对于本发明领域的技术人员将变得显而易见。
附图说明
图1A图示了利用常规的环形振荡器的时钟生成电路。
图1B图示了示出由图1A的时钟生成电路生成的时钟信号的波形图。
图2是图示根据本发明的各种实施例的时钟生成电路的框图。
图3是图示根据本发明的各种实施例的图2的初步时钟生成电路的电路图。
图4A图示了根据本发明的各种实施例的图2的时钟加倍器电路。
图4B图示了示出由图4A的时钟加倍器电路生成的时钟信号的波形图。
图5A是图示根据本发明的各种实施例的图2的边沿触发器电路的电路图。
图5B是示出根据本发明的各种实施例的图2的边沿触发器电路的第一输出电路的操作的时序图。
图6是示出根据本发明的各种实施例的时钟生成电路的操作的时序图。
图7是图示了根据本发明的各种实施例的嵌入了时钟生成电路的半导体系统的框图。
具体实施方式
下面参照附图更详细地描述本发明的各种实施例。然而，本发明可以采用不同的形式来实施，并且不应被解释为限于本文中所阐述的实施例。相反地，提供这些实施例使得本公开全面且完整，并且将本发明的范围充分地传达给本领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。此外，在整个说明书中，对“一个实施例”等的引用不一定仅是一个实施例，并且对任何这种短语的不同引用不一定是同一实施例。
图1A是图示了利用常规的环形振荡器12的时钟生成电路10的电路图，并且图1B图示了示出由图1A的时钟生成电路10生成的时钟信号的波形图。
参考图1A，环形振荡器12可以包括串联耦接的奇数个延迟元件UD1至UD17。环形振荡器12可以具有环形结构，其中位于最后一级的延迟元件UD17的输出被反馈至位于第一级的延迟元件UD1的输入。例如，在图1A中，17个延迟元件UD1至UD17可以串联耦接，并且每个延迟元件可以被实现为反相器。环形振荡器12可以根据使能信号REN而被激活。为了接收使能信号REN，在第一级处的延迟元件UD1可以被实施为当使能信号REN被激活为逻辑高电平时用作反相器的与非门。
时钟生成电路10还可以包括时钟缓冲器14，所述时钟缓冲器14接收环形振荡器12的输出信号并且生成第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT，两者均具有目标周期。时钟缓冲器14可以缓冲来自延迟元件UD1至UD17的任何输出信号以生成第一输出时钟信号CLK_OUT，并且将第一输出时钟信号CLK_OUT反相以生成第二输出时钟信号CLKB_OUT。例如，在图1A中，第一输出时钟信号CLK_OUT可以源自位于第七级的延迟元件UD7的输出端子。
此外，延迟元件UD1至UD17中的每个可以由串联耦接在电源电压(VDD)端子与接地电压(VSS)端子之间的上拉晶体管PU1和下拉晶体管PD1组成。通常，晶体管的特性可能会根据工艺、电压和温度(PVT)而变化。例如，由于用于形成包括在延迟元件UD1至UD17中的晶体管的栅极图案化工艺之间的失配，或者由于用于确定晶体管的阈值电压(Vth)的注入工艺中的剂量的差异，因此晶体管的特性可能与原始设计意图不同。结果，如图1B所示，第一输出时钟信号CLK_OUT与第二输出时钟信号CLKB_OUT的占空比可能失真，并且它们之间的交叉点可能偏离中心。如果利用第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT来执行半导体器件的内部操作，则由于输入数据与输出数据之间的裕量不足，而最终输出数据的有效窗口宽度会变窄。由于该有效窗口宽度随着高速运行而变窄，因此时钟生成电路10以恒定的占空比和居中的交叉点来生成第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT越来越重要。
在下文中，将描述一种用于生成如下的一对输出时钟的方法，所述一对输出时钟的占空比是恒定，而与PVT变化和交叉点是否居中无关。
图2是图示根据本发明的一个实施例的时钟生成电路100的框图。
参考图2，时钟生成电路100可以包括：初步时钟生成电路110、时钟加倍器电路130和边沿触发器电路150。
初步时钟生成电路110可以生成具有目标周期的一半的第一初步时钟信号CLK，并且可以通过将第一初步时钟信号CLK反相来生成第二初步时钟信号CLKB。初步时钟生成电路110可以响应于使能信号REN而被激活。此外，初步时钟生成电路110可以通过将第一初步时钟信号CLK和第二初步时钟信号CLK分别延迟指定的时间段来输出第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A。根据一个实施例，第三初步时钟信号CLK_A可以是与第一初步时钟信号CLK相同的信号，并且第四初步时钟信号CLKB_A可以是与第二初步时钟信号CLKB相同的信号。将在图3中描述初步时钟生成电路110的详细配置。
时钟加倍器电路130可以通过分别将第三初步时钟信号CLK_A的周期和第四初步时钟信号CLKB_A的周期加倍来生成第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A。即，时钟加倍器电路130可以通过分别以1/2对第三初步时钟信号CLK_A的频率进行分频和以1/2对第四初步时钟信号CLKB_A的频率进行分频来生成第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A。此时，由于第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A具有目标周期的一半，因此时钟加倍器电路130可以生成具有目标周期的第一中间时钟信号OUT_A和具有目标周期的第二中间时钟信号OUTB_A。将在图4A和图4B中描述时钟加倍器电路130的详细配置。
边沿触发器电路150可以根据第一初步时钟信号CLK和第二初步时钟信号CLKB来触发第一中间时钟信号OUT_A，以输出具有目标周期的第一输出时钟信号CLK_OUT。边沿触发器电路150可以根据第一初步时钟信号CLK和第二初步时钟信号CLKB来触发第二中间时钟信号OUTB_A，以输出具有目标周期的第二输出时钟信号CLKB_OUT。边沿触发器电路150可以包括用于输出第一输出时钟信号CLK_OUT的第一输出电路152和用于输出第二输出时钟信号CLKB_OUT的第二输出电路154。
第一输出电路152可以在第一初步时钟信号CLK的第一边沿(例如，上升沿)处触发第一中间时钟信号OUT_A，以输出第一输出时钟信号CLK_OUT，并且在第二初步时钟信号CLKB的第一边沿(例如，上升沿)处保持第一输出时钟信号CLK_OUT的电平。第二输出电路154可以在第一初步时钟信号CLK的第一边沿处触发第二中间时钟信号OUTB_A，以输出第二输出时钟信号CLKB_OUT，并且在第二初步时钟信号CLKB的第一边沿处保持第二输出时钟CLKB的电平。将在图5A和图5B中描述了第一输出电路152和第二输出电路154的详细配置和操作。
图3是图示图2的初步时钟生成电路110的电路图。
参考图3，初步时钟生成电路110可以包括环形振荡器112，所述环形振荡器112包括彼此串联耦接的奇数个延迟元件UD21至UD29。环形振荡器112可以具有环形结构，其中位于最后一级的延迟元件UD29的输出被反馈至位于第一级的延迟元件UD21的输入。延迟元件UD21至UD29中的每一个可以被实施为反相器。延迟元件UD21至UD29中的每一个可以由串联耦接在电源电压(VDD)端子与接地电压(VSS)端子之间的上拉晶体管(图1A的PU1)和下拉晶体管(图1A的PD1)组成。环形振荡器112可以根据使能信号REN而被激活。为了接收使能信号REN，在第一级处的延迟元件UD21可以被实施为当使能信号REN被激活为逻辑高电平时用作反相器的与非门。
作为参考，图1A的环形振荡器12与17个延迟元件UD1至UD17串联连接，而图3的环形振荡器112与9个延迟元件UD21至UD29串联连接。换句话说，图1A的环形振荡器12配有17个延迟元件，以生成具有目标周期的第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT，而图3的环形振荡器112可以配有9个延迟元件以生成具有目标周期的一半的第一初步时钟信号CLK和第二初步时钟信号CLKB。因此，图3的环形振荡器112可以占据图1A的环形振荡器12的面积的一半。
初步时钟生成电路110还可以包括第一时钟缓冲器114和第二时钟缓冲器116。在一个实施例中，第一时钟缓冲器114和第二时钟缓冲器116中的每个可以利用串联连接的两个反相器来实施。
第一时钟缓冲器114可以基于环形振荡器112的输出信号来生成第一初步时钟信号CLK和第二初步时钟信号CLKB。第一时钟缓冲器114可以缓冲来自延迟元件UD21至UD29的任何输出信号以生成第一初步时钟信号CLK，并且可以通过将第一初步时钟信号CLK反相来生成第二初步时钟信号CLKB。第二时钟缓冲器116可以基于环形振荡器112的输出信号来生成第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A。第二时钟缓冲器116可以缓冲来自延迟元件UD21至UD29的任何输出信号以生成第三初步时钟信号CLK_A，并且可以通过将第三初步时钟信号CLK_A反相来生成第四初步时钟信号CLKB_A。例如，在图3中，第三初步时钟信号CLK_A可以源自第九延迟元件UD29的输出端子。
此外，在图3中，第一初步时钟信号CLK可以源自第七延迟元件UD27的输出端子，并且第三初步时钟信号CLK_A可以源自第九延迟元件UD29的输出端子。然而，提出的发明不限于此。在一个实施例中，第三初步时钟信号CLK_A可以源自在第一初步时钟信号CLK所源自的延迟元件之后的某个延迟元件的输出端子。在另一个实施例中，第一初步时钟信号CLK和第三初步时钟信号CLK_A可以是源自相同输出端子的相同信号。在后一种情况下，第三初步时钟信号CLK_A可以是与第一初步时钟信号CLK相同的信号，并且第四初步时钟信号CLKB_A可以是与第二初步时钟信号CLKB相同的信号。
作为参考，由初步时钟生成电路110生成的第一初步时钟信号至第四初步时钟信号CLK、CLKB、CLK_A、CLKB_A可以具有由于PVT变化而可能失真的占空比，并且它们之间的交叉点偏离中心。然而，第一初步时钟信号至第四初步时钟信号CLK、CLKB、CLK_A、CLKB_A中的每个可以具有恒定的周期。
图4A是图示图2的时钟加倍器电路130的电路图。
参考图4A，时钟加倍器电路130可以包括串联耦接的第一触发器132和第二触发器134。
第一触发器132可以经由取反时钟端子(CKB)接收第三初步时钟信号CLK_A，经由时钟端子(CK)接收第四初步时钟信号CLKB_A，经由取反输入端子(DB)接收第一中间时钟信号OUT_A，以及经由输入端子(D)接收第二中间时钟信号OUTB_A。第二触发器134可以经由时钟端子(CK)接收第三初步时钟信号CLK_A，经由取反时钟端子(CKB)接收第四初步时钟信号CLKB_A，经由输入端子(D)接收来自第一触发器(132)的输出端子(Q)的信号，以及经由取反输入端子(DB)接收来自第一触发器(132)的取反输出端子(QB)的信号。最后，第二触发器(134)可以经由其输出端子(Q)输出第一中间时钟信号OUT_A，并且经由其取反输出端子(QB)输出第二中间时钟信号OUTB_A。
图4B是图示图2的时钟加倍器电路130的操作的时序图。图4B的时序图是在每个时钟信号的上升沿和下降沿处没有延迟的示例。
参考图4B，第一触发器132可以在第四初始时钟信号CLKB_A的第一边沿(例如，上升沿)处锁存输入至输入端子(D)的第二中间时钟信号OUTB_A。第二触发器134可以在第三初步时钟CLK_A的第一边沿(例如，上升沿)处锁存从第一触发器132的输出端子(Q)输入至其输入端子(D)的信号，以将第一中间时钟信号OUT_A输出至其输出端子(Q)。第二触发器134可以在第三初步时钟信号CLK_A的第一边沿处锁存从第一触发器132的取反输出端子(QB)输入至其取反输入端子(DB)的信号，以将第二中间时钟信号OUTB_A输出至其取反输出端子(QB)。
结果，第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A可以针对第三初步时钟信号CLK_A的每个上升沿(即，每个周期)被触发。换句话说，时钟加倍器电路130可以通过分别接收具有目标周期的一半的第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A来生成具有目标周期的第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A。
图5A是示出图2的边沿触发器电路150的电路图。
参考图5A，边沿触发器电路150的第一输出电路152可以包括第一主锁存器电路152M和第一从锁存器电路152S。
在第一初步时钟信号CLK具有逻辑低电平并且第二初步时钟信号CLKB具有逻辑高电平的第一条件下，第一主锁存器电路152M可以接收第一中间时钟信号OUT_A以输出第一主输出信号MO1。在第一初步时钟信号CLK具有逻辑高电平并且第二初步时钟信号CLKB具有逻辑低电平的第二条件下，第一主锁存器电路152M可以锁存第一主输出信号MO1。更具体地，第一主锁存器电路152M可以包括第一三态反相器TIV1、第一反相器INV1和第二三态反相器TIV2。
在第一条件下，第一三态反相器TIV1可以通过将第一中间时钟信号OUT_A反相来输出第一主输入信号MI1。在第二条件下，第一三态反相器TIV1可以将第一主锁存器电路152M的输入与第一反相器INV1的输入隔离。第一反相器INV1可以耦接至第一三态反相器TIV1的输出端子，以将第一主输入信号MI1反相，从而输出第一主输出信号MO1。第二三态反相器TIV2可以跨越耦接至第一反相器INV1。第二三态反相器TIV2可以耦接在第一反相器INV1的输出端子与第一三态反相器TIV1的输出端子之间。在第二条件下，第二三态反相器TIV2可以通过将第一主输出信号MO1反相来输出第一主输入信号MI1。第一反相器INV1和第二三态反相器TIV2可以构成反相器锁存器。即，第一反相器INV1和第二三态反相器TIV2可以在第二条件下用作反相器锁存器，并且可以在第一条件下用作反相器。
在第二条件下，第一从锁存器电路152S可以接收第一主输出信号MO1以输出第一输出时钟信号CLK_OUT。第一从锁存器电路152S可以在第一条件下锁存第一输出时钟信号CLK_OUT。更具体地，第一从锁存器电路152S可以包括：第三三态反相器TIV3、第二反相器INV2和第四三态反相器TIV4。
第三三态反相器TIV3可以耦接至第一主锁存器电路152M的输出端子，即，第一反相器INV1的输出。在第二条件下，第三三态反相器TIV3可以通过将第一主输出信号MO1反相来输出第一从输入信号SI1。在第一条件下，第三三态反相器TIV3可以将第一主锁存器电路152M的输出与第二反相器INV2的输入隔离。第二反相器INV2可以耦接至第三三态反相器TIV3的输出端子，以将第一从输入信号SI1反相，从而输出第一输出时钟信号CLK_OUT。第四三态反相器TIV4可以跨越耦接至第二反相器INV2。第四三态反相器TIV4可以耦接在第二反相器INV2的输出端子与第三三态反相器TIV3的输出端子之间。在第一条件下，第四三态反相器TIV4可以通过将第一输出时钟信号CLK_OUT反相来输出第一从输入信号SI1。第二反相器INV2和第四三态反相器TIV4可以构成反相器锁存器。即，第二反相器INV2和第四三态反相器TIV4可以在第一条件下用作反相器锁存器，并且可以在第二条件下用作反相器。
此外，边沿触发器电路150的第二输出电路154可以包括第二主锁存器电路154M和第二从锁存器电路154S。
在第一条件下，第二主锁存器电路154M可以接收第二中间时钟信号OUTB_A以输出第二主输出信号MO2。第二主锁存器电路154M可以在第二条件下锁存第二主输出信号MO2。更具体地，第二主锁存器电路154M可以包括：第五三态反相器TIV5、第三反相器INV3和第六三态反相器TIV6。
在第一条件下，第五三态反相器TIV5可以通过将第二中间时钟信号OUTB_A反相来输出第二主输入信号MI2。在第二条件下，第五三态反相器TIV5可以将第二主锁存器电路154M的输入与第三反相器INV3的输入隔离。第三反相器INV3可以耦接至第五三态反相器TIV5的输出端子，以将第二主输入信号MI2反相，从而输出第二主输出信号MO2。第六三态反相器TIV6可以跨越耦接至第三反相器INV3。第六三态反相器TIV6可以耦接在第三反相器INV3的输出端子与第五三态反相器TIV5的输出端子之间。在第二条件下，第六三态反相器TIV6可以通过将第二主输出信号MO2反相来输出第二主输入信号MI2。第三反相器INV3和第六三态反相器TIV6可以构成反相器锁存器。即，第三反相器INV3和第六三态反相器TIV6可以在第二条件下用作反相器锁存器，并且可以在第一条件下用作反相器。
在第二条件下，第二从锁存器电路154S可以接收第二主输出信号MO2以输出第二输出时钟信号CLKB_OUT。第二从锁存器电路154S可以在第一条件下锁存第二输出时钟信号CLKB_OUT。更具体地，第二从锁存器电路154S可以包括：第七三态反相器TIV7、第四反相器INV4和第八三态反相器TIV8。
第七三态反相器TIV7可以耦接至第二主锁存器电路154M的输出端子，即，第三反相器INV3的输出。在第二条件下，第七三态反相器TIV7可以通过将第二主输出信号MO2反相来输出第二从输入信号SI2。在第一条件下，第七三态反相器TIV7可以将第二主锁存器电路154M的输出与第四反相器INV4的输入隔离。第四反相器INV4可以耦接至第七三态反相器TIV7的输出端子，以将第二从输入信号SI2反相，从而输出第二输出时钟信号CLKB_OUT。第八三态反相器TIV8可以跨越耦接至第四反相器INV4。第八三态反相器TIV8可以耦接在第四反相器INV4的输出端子与第七三态反相器TIV7的输出端子之间。在第一条件下，第八三态反相器TIV8可以通过将第二输出时钟信号CLKB_OUT反相来输出第二从输入信号SI2。第四反相器INV4和第八三态反相器TIV8可以构成反相器锁存器。即，第四反相器INV4和第八三态反相器TIV8可以在第一条件下用作反相器锁存器，并且可以在第二条件下用作反相器。
图5B是描述图2的边沿触发器电路150的第一输出电路152的操作的时序图。第二输出电路154可以执行与第一输出电路152基本相同的操作。图5B示出了在每个时钟信号的上升沿和下降沿没有延迟并且通过每个反相器没有延迟的示例。
参考图5B，示出了第一条件C1(阴影)和第二条件C2，在第一条件C1中，第一初步时钟信号CLK具有逻辑低电平而第二初步时钟信号CLKB具有逻辑高电平，在第二条件C2中，第一初步时钟信号CLK具有逻辑高电平而第二初步时钟信号CLKB具有逻辑低电平。
在第一条件C1下，第一主锁存器电路152M可以接收第一中间时钟信号OUT_A并且将其作为第一主输出信号MO1输出。此后，在从第一条件C1到第二条件C2的转变时刻，即，在第一初步时钟信号CLK的上升沿处，第一主锁存器电路152M可以锁存第一主输出信号MO1，并且第一从锁存器电路152S可以输出第一主输出信号MO1作为第一输出时钟信号CLK_OUT。
因此，边沿触发器电路150的第一输出电路152可以在第一初步时钟信号CLK的上升沿处触发第一中间时钟信号OUT_A，以输出第一输出时钟信号CLK_OUT，并且在第二初步时钟信号CLKB的上升沿处保持第一输出时钟信号CLK_OUT的电平。
在下文中，参考图2至图6，将描述用于生成时钟信号的方法。
图6是描述根据本发明的各种实施例的时钟生成电路的操作的时序图。
参考图6，当使能信号REN被激活至逻辑高电平时，初步时钟生成电路110可以生成具有目标周期(TP)的一半(0.5TP)的第一初步时钟信号CLK，并且将第一初步时钟信号CLK反相以生成第二初步时钟信号CLKB。此外，初步时钟生成电路110可以通过分别延迟第一初步时钟信号CLK和第二初步时钟信号CLKB来输出第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A。在这种情况下，位于环形振荡器112的延迟元件UD21至UD29中的每个延迟元件内的上拉晶体管PU1和下拉晶体管PD1的特性可能会由于PVT变化而改变。结果，第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT的占空比可能失真，并且它们之间的交叉点可能偏离中心。类似地，第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A的占空比可能失真，并且它们之间的交叉点可能偏离中心。此时，第一初始时钟信号至第四初始时钟信号CLK、CLKB、CLK_A和CLKB_A中的每个具有恒定的周期。
时钟加倍器电路130可以通过分别将第三初步时钟信号CLK_A的周期和第四初步时钟信号CLKB_A的周期加倍来生成第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A。此时，由于第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A具有目标周期(TP)的一半(0.5TP)，因此时钟加倍器电路130可以生成具有目标周期(TP)的第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A。在图4B中描述时钟加倍器电路130的详细操作。
边沿触发器电路150的第一输出电路152可以在第一初步时钟信号CLK的上升沿处触发第一中间时钟信号OUT_A，以输出第一输出时钟信号CLK_OUT。第二输出电路154可以在第一初步时钟信号CLK的上升沿处触发第二中间时钟信号OUTB_A，以输出第二输出时钟信号CLKB_OUT。在图5B中描述了第一输出电路152和第二输出电路154的详细操作。
如上所述，根据本发明的各种实施例的时钟生成电路100可以利用以下事实：由振荡器输出生成的时钟信号的占空比可以不是50:50，而时钟信号可以具有恒定的周期。换句话说，时钟生成电路100可以生成具有目标周期的一半的初步时钟信号，然后利用通过将初步时钟信号的周期加倍而生成的中间时钟信号来触发初步时钟信号，从而输出第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT。如图6中所示，最终输出时钟信号CLK_OUT和CLKB_OUT可以具有恒定的占空比，并且在两者之间的交叉点居中，而与PVT的变化无关。因此，可以减小时钟信号与数据之间的偏斜，并且可以获得数据的有效宽度以确保高速操作。
图7是图示了根据本发明的各种实施例的嵌入了时钟生成电路213的半导体系统200的框图。在图7中，图1的时钟生成电路100可以实施为时钟生成电路213。
参考图7，半导体系统200可以包括第一半导体器件210和第二半导体器件220。第一半导体器件210可以作为主器件操作，而第二半导体器件220可以作为从器件操作。第一半导体器件210可以提供用于第二半导体器件220的操作所需的各种控制信号(例如，命令/地址CA以及时钟信号CLK_OUT和CLKB_OUT)。第一半导体器件210可以是主机设备，诸如CPU、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)、应用程序处理器(AP)和存储器控制器。另外，第一半导体器件210可以是用于测试第二半导体器件220的测试器件或测试设备。第二半导体器件220可以是存储器件，并且存储器件可以包括易失性存储器和非易失性存储器。在一个实施例中，第一半导体器件210和第二半导体器件220都可以是存储器件。
第一半导体器件210可以经由多个总线耦接至第二半导体器件220。总线可以用作用于传输信号的信号传输路径、链路或通道。总线可以包括：用于发送命令/地址CA的命令/地址总线201、用于发送时钟信号CLK_OUT和CLKB_OUT的时钟总线202、以及用于发送数据DQ的数据总线203。命令/地址总线201和时钟总线202可以是单向总线，而数据总线203可以是双向总线。时钟总线202可以包括一对总线，以传输互补时钟信号。互补时钟信号可以包括第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT。
第一半导体器件210可以包括：控制电路212、时钟生成电路213和数据输入/输出(I/O)电路214。控制电路212可以根据第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT来生成用于第二半导体器件220的操作所需的控制信号，并且将命令/地址CA传送至命令/地址总线201。控制电路212可以生成各种控制信号，但是在提出的发明中，将仅描述用于激活时钟生成电路213的使能信号REN。
时钟生成电路213可以具有与图2至图6中的时钟生成电路100基本相同的配置和操作。换句话说，当使能信号REN被激活时，时钟生成电路213可以生成具有目标周期(TP)的一半(0.5TP)的第一初步时钟信号CLK和第二初步时钟信号CLKB。时钟生成电路213可以通过分别将第三初步时钟信号CLK_A的周期和第四初步时钟信号CLKB_A的周期加倍来生成第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A，第三初步时钟信号CLK_A和第四初步时钟信号CLKB_A都是通过分别延迟第一初步时钟信号CLK和第二初步时钟信号CLKB而生成的。时钟生成电路213可以在第一初步时钟信号CLK的上升沿处触发第一中间时钟信号OUT_A和第二中间时钟信号OUTB_A，以输出第一输出时钟信号CLK_OUT和第二输出时钟信号CLB_OUT。因此，第一输出时钟信号CLK_OUT和第二输出时钟信号CLB_OUT可以具有恒定的占空比，并且它们之间的交叉点可以居中。数据I/O电路214可以同步于第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT来执行数据I/O操作。
第二半导体器件220可以包括：时钟同步电路222、数据输入/输出(I/O)电路224和内部电路226。时钟同步电路222可以经由时钟焊盘耦接至时钟总线202，并且接收第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT，以生成内部时钟信号ICLK。时钟同步电路222可以被实施为延迟锁定环(DLL)或锁相环(PLL)，用于将内部时钟信号ICLK与外部时钟信号(即，第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT)同步，以补偿当在内部使用从外部提供的第一输出时钟信号CLK_OUT和第二输出时钟信号CLKB_OUT时由内部电路226引起的时间延迟。数据I/O电路224可以经由数据焊盘耦接至数据总线203，并且接收来自第一半导体器件210的数据DQ或者将数据DQ发送至第一半导体器件210。数据I/O电路224可以同步于由时钟同步电路222生成的内部时钟信号ICLK来执行数据I/O操作。数据I/O电路224可以接收来自内部电路226的内部数据IDATA并且向内部电路226发送内部数据IDATA，该内部数据IDATA包括读取数据或写入数据。内部电路226可以经由CA焊盘耦接至命令/地址总线201，并且接收从第一半导体器件210发送的命令/地址CA。内部电路226可以根据内部时钟信号ICLK来执行与命令/地址CA相对应的操作。例如，内部电路226可以对存储单元执行读取操作以读出数据，或者可以对存储单元执行写入操作以写入数据。
如上所述，在根据本发明各种实施例的时钟生成电路中，可以通过生成具有恒定占空比和居中交叉点的最终输出时钟信号来减少时钟信号与数据之间的偏斜，而不论PVT变化如何。此外，减小了时钟信号与数据之间的偏斜，并且可以获得数据的有效宽度以确保高速操作。
尽管已经参照特定的实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，可以根据输入信号的极性来不同地实现上述实施例中的逻辑门和晶体管的位置和类型。

Claims (20)

1.一种时钟生成电路，包括：
初步时钟生成电路，其适用于生成具有目标周期的一半的第一初步时钟信号，并且通过将所述第一初步时钟信号反相来生成第二初步时钟信号；
时钟加倍器电路，其适用于通过分别将所述第一初步时钟信号的周期和所述第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及
边沿触发器电路，其适用于根据所述第一初步时钟信号和所述第二初步时钟信号来触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的第一输出时钟信号和第二输出时钟信号。
2.根据权利要求1所述的时钟生成电路，其中，所述初步时钟生成电路包括：
环形振荡器，其包括奇数个串联耦接的延迟元件，并且具有环形结构，在所述环形结构中位于最后一级的延迟元件的输出被反馈至位于第一级的延迟元件的输入。
3.根据权利要求1所述的时钟生成电路，其中，所述时钟加倍器电路包括：
第一触发器，其适用于经由取反时钟端子接收所述第一初步时钟信号，经由时钟端子接收所述第二初步时钟信号，经由取反输入端子接收所述第一中间时钟信号，并且经由输入端子接收所述第二中间时钟信号；以及
第二触发器，其适用于经由时钟端子接收所述第一初步时钟信号，经由取反时钟端子接收第二初步时钟信号，经由输入端子接收来自所述第一触发器的输出端子的信号，并且经由取反输入端子接收来自所述第一触发器的取反输出端子的信号，以及经由输出端子输出所述第一中间时钟信号，并且经由取反输出端子输出所述第二中间时钟信号。
4.根据权利要求1所述的时钟生成电路，其中，所述边沿触发器电路包括：
第一输出电路，其适用于在所述第一初步时钟信号的第一边沿处触发所述第一中间时钟信号以输出所述第一输出时钟信号，并且在所述第二初步时钟信号的第一边沿处保持所述第一输出时钟信号的电平；以及
第二输出电路，其适用于在所述第一初步时钟信号的第一边沿处触发所述第二中间时钟信号以输出所述第二输出时钟信号，并且在所述第二初步时钟信号的第一边沿处保持所述第二输出时钟的电平。
5.根据权利要求4所述的时钟生成电路，其中，所述第一输出电路包括：
第一主锁存器电路，其适用于在所述第一初步时钟信号具有第一逻辑电平并且所述第二初步时钟信号具有第二逻辑电平的第一条件下，接收所述第一中间时钟信号以输出第一主输出信号，其中所述第二逻辑电平对应于所述第一逻辑电平的反相，以及在所述第一初步时钟信号具有所述第二逻辑电平并且所述第二初步时钟信号具有所述第一逻辑电平的第二条件下锁存所述第一主输出信号；以及
第一从锁存器电路，其适用于在所述第二条件下接收所述第一主输出信号以输出所述第一输出时钟信号，并且在所述第一条件下锁存所述第一输出时钟信号。
6.根据权利要求5所述的时钟生成电路，其中，所述第一主锁存器电路包括：
第一三态反相器，其适用于在所述第一条件下通过将所述第一中间时钟信号反相来输出第一主输入信号；
第一反相器，其耦接至所述第一三态反相器的输出端子，并且适用于将所述第一主输入信号反相以输出所述第一主输出信号；以及
第二三态反相器，其耦接在所述第一反相器的输出端子与所述第一三态反相器的输出端子之间，并且适用于在所述第二条件下通过将所述第一主输出信号反相来输出所述第一主输入信号。
7.根据权利要求5所述的时钟生成电路，其中，所述第一从锁存器电路包括：
第三三态反相器，其耦接至所述第一主锁存器电路的输出端子，并且适用于在所述第二条件下通过将所述第一主输出信号反相来输出第一从输入信号；
第二反相器，其耦接至所述第三三态反相器的输出端子，并且适用于将所述第一从输入信号反相以输出所述第一输出时钟信号；以及
第四三态反相器，其耦接在所述第二反相器的输出端子与所述第三三态反相器的输出端子之间，并且适用于在所述第一条件下通过将所述第一输出时钟信号反相来输出所述第一从输入信号。
8.根据权利要求4所述的时钟生成电路，其中，所述第二输出电路包括：
第二主锁存器电路，其适用于在所述第一初步时钟信号具有第一逻辑电平并且所述第二初步时钟信号具有第二逻辑电平的第一条件下，接收所述第二中间时钟信号以输出第二主输出信号，其中所述第二逻辑电平对应于所述第一逻辑电平的反相，以及在所述第一初步时钟信号具有所述第二逻辑电平并且所述第二初步时钟信号具有所述第一逻辑电平的第二条件下锁存所述第二主输出信号；以及
第二从锁存器电路，其适用于在所述第二条件下接收所述第二主输出信号以输出所述第二输出时钟信号，并且在所述第一条件下锁存所述第二输出时钟信号。
9.根据权利要求8所述的时钟生成电路，其中，所述第二主锁存器电路包括：
第五三态反相器，其适用于在所述第一条件下通过将所述第二中间时钟信号反相来输出第二主输入信号；
第三反相器，其耦接至所述第五三态反相器的输出端子，并且适用于将所述第二主输入信号反相以输出所述第二主输出信号；以及
第六三态反相器，其耦接在所述第三反相器的输出端子与所述第五三态反相器的输出端子之间，并且适用于在所述第二条件下通过将所述第二主输出信号反相来输出所述第二主输入信号。
10.根据权利要求8所述的时钟生成电路，其中，所述第二从锁存器电路包括：
第七三态反相器，其耦接至所述第二主锁存器电路的输出端子，并且适用于在所述第二条件下通过将所述第二主输出信号反相来输出第二从输入信号；
第四反相器，其耦接至所述第七三态反相器的输出端子，并且适用于将所述第二从输入信号反相以输出所述第二输出时钟信号；以及
第八三态反相器，其耦接在所述第四反相器的输出端子与所述第七三态反相器的输出端之间，并且适用于在所述第一条件下通过将所述第二输出时钟信号反相来输出所述第二从输入信号。
11.一种半导体器件，包括：
时钟生成电路，其适用于根据使能信号来生成具有目标周期的第一输出时钟信号和第二输出时钟信号；以及
数据输入/输出I/O电路，其适用于同步于所述第一输出时钟信号和所述第二输出时钟信号来输出或接收数据，
其中，所述时钟生成电路包括：
初步时钟生成电路，其适用于生成具有所述目标周期的一半的第一初步时钟信号和第二初步时钟信号；
时钟加倍器电路，其适用于通过分别将所述第一初步时钟信号的周期和所述第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及
边沿触发器电路，其适用于根据所述第一初步时钟信号和所述第二初步时钟信号来触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的所述第一输出时钟信号和所述第二输出时钟信号。
12.根据权利要求11所述的半导体器件，其中，所述边沿触发器电路包括：
第一主锁存器电路，其适用于在所述第一初步时钟信号具有第一逻辑电平并且所述第二初步时钟信号具有第二逻辑电平的第一条件下，接收所述第一中间时钟信号以输出
第一主输出信号，其中所述第二逻辑电平对应于所述第一逻辑电平的反相，以及在所述第一初步时钟信号具有所述第二逻辑电平并且所述第二初步时钟信号具有所述第一逻辑电平的第二条件下锁存所述第一主输出信号；
第一从锁存器电路，其适用于在所述第二条件下接收所述第一主输出信号以输出所述第一输出时钟信号，并且在所述第一条件下锁存所述第一输出时钟信号；
第二主锁存器电路，其适用于在所述第一条件下接收所述第二中间时钟信号以输出第二主输出信号，并且在所述第二条件下锁存所述第二主输出信号；以及
第二从锁存器电路，其适用于在所述第二条件下接收所述第二主输出信号以输出所述第二输出时钟信号，并且在所述第一条件下锁存所述第二输出时钟信号。
13.一种用于生成时钟信号的方法，其包括：
生成具有目标周期的一半的第一初步时钟信号和第二初步时钟信号；
通过分别将所述第一初步时钟信号和所述第二初步时钟信号延迟来生成第三初步时钟信号和第四初步时钟信号；
通过分别将所述第三初步时钟信号的周期和所述第四初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；以及
在所述第一初步时钟信号的第一边沿处触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的第一输出时钟信号和第二输出时钟信号。
14.根据权利要求13所述的方法，其中，输出所述第一输出时钟信号的步骤包括：
在所述第一初步时钟信号具有第一逻辑电平并且所述第二初步时钟信号具有第二逻辑电平的第一条件下，接收所述第一中间时钟信号以输出第一主输出信号，其中所述第二逻辑电平对应于所述第一逻辑电平的反相；以及
在所述第一初步时钟信号具有所述第二逻辑电平并且所述第二初步时钟信号具有所述第一逻辑电平的第二条件下，接收所述第一主输出信号以输出所述第一输出时钟信号。
15.根据权利要求13所述的方法，其中，输出所述第二输出时钟信号的步骤包括：
在所述第一初步时钟信号具有第一逻辑电平并且所述第二初步时钟信号具有第二逻辑电平的第一条件下，接收所述第二中间时钟信号以输出第二主输出信号，其中所述第二逻辑电平对应于所述第一逻辑电平的反相；以及
在所述第一初步时钟信号具有所述第二逻辑电平并且所述第二初步时钟信号具有所述第一逻辑电平的第二条件下，接收所述第二主输出信号以输出所述第二输出时钟信号。
16.一种半导体系统，包括：
第一半导体器件，其适用于作为主器件操作；以及
第二半导体器件，其适用于作为从器件操作，经由多个总线耦接至所述第一半导体器件，其中所述多个总线将用于所述第二半导体器件的操作所需的控制信号从所述第一半导体器件传送至所述第二半导体器件，
所述第一半导体器件包括：
初步时钟生成电路，其适用于生成具有目标周期的一半的第一初步时钟信号和第二初步时钟信号；
时钟加倍器电路，其适用于通过分别将所述第一初步时钟信号的周期和所述第二初步时钟信号的周期加倍来生成第一中间时钟信号和第二中间时钟信号；
边沿触发器电路，其适用于根据所述第一初步时钟信号和所述第二初步时钟信号来触发所述第一中间时钟信号和所述第二中间时钟信号，以分别输出具有所述目标周期的第一输出时钟信号和第二输出时钟信号；
控制电路，其适用于根据所述第一输出时钟信号和所述第二输出时钟信号来生成所述控制信号；以及
数据输入/输出电路，其适用于同步于所述第一输出时钟信号和所述第二输出时钟信号来向所述第二半导体器件输出数据或从所述第二半导体器件接收数据。
17.根据权利要求16所述的半导体系统，其中，所述第一半导体器件包括如下器件中的至少一种：CPU、图形处理单元、多媒体处理器、数字信号处理器、应用程序处理器和存储器控制器。
18.根据权利要求16所述的半导体系统，其中，所述第一半导体器件包括用于测试所述第二半导体器件的测试器件或测试设备。
19.根据权利要求16所述的半导体系统，其中，所述第二半导体器件包括易失性存储器和非易失性存储器中的至少一种。
20.根据权利要求16所述的半导体系统，其中，所述多个总线包括用于发送命令/地址的命令/地址总线、用于发送所述第一输出时钟信号和所述第二输出时钟信号的时钟总线以及用于发送数据的数据总线。
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