JP2007097136A - スルー−レートが制御されたオープン−ループ出力ドライバー - Google Patents

Abstract

【課題】アナログブロックを排除し、かつオープン−ループ構造を有するスルー−レートが制御された半導体素子の出力ドライバー及びドライビング方法を提供すること。
【解決手段】既存のＰＬＬ又はＤＬＬ基盤の出力ドライバー制御技術の問題点は、アナログブロックを含み、廃−ループ回路で実現されるという点に起因する。本発明では、出力ドライバー制御のために、ＣＭＯＳデジタルロジックを使用することによりチップ面積及び電力消費の低減が可能なようにし、オープン−ループ構造の遅延ラインと論理演算方式の採択を介してクロック−オン−ディマンド（clock-on-demand）を実現した。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、半導体素子の出力ドライバーに関し、より詳細には、オープン−ループスルー−レートが制御された出力ドライバーに関する。

出力ドライバーは、半導体素子内部の出力データを外部に出力するために、所定のロードが接続された出力パッドを駆動する回路である。一般に、このような出力ドライバーとして、プッシュ−プル（push-pull）タイプのドライバーが広く使用されている。プッシュ−プルタイプの出力ドライバーと関連し、スルー−レートの制御が重要な問題と浮び上がっている。

スルー−レート（Slew−Rate）は、出力信号の電圧レベルがどの程度速く変わるかを示す指標であって、単位時間当りの電圧レベルの変化量を示した傾きで定義することができる。一方、スルー−レートは、アップスルー−レートとダウンスルー−レートとに区分されるが、アップスルー−レートは、出力信号の電圧レベルがローレベルからハイレベルに遷移されるときの傾きをいい、ダウンスルー−レートは、出力信号の電圧レベルがハイレバルからローレベルに遷移されるときの傾きをいう。いずれの場合でもスルー−レートが大きいほど遷移する出力信号の傾きが甚だしく表われ、これは、短い時間内に電圧レベルが変わるようになることを意味する。

図１は、一般的なプッシュ−プルタイプの出力ドライバーを示した回路図である。

同図に示すように、一般的なプッシュ−プルタイプの出力ドライバーは、プルアップＰＭＯＳトランジスタＭＰ１及びプルダウンＮＭＯＳトランジスタＭＮ１を備え、ロードキャパシタＣＬに対する充電（プルアップ）及び放電（プルダウン）を行う。

ところが、このようなプッシュ−プルタイプの出力ドライバーにおいて、スルー−レートが大きいほどデータスキュー（skew）の側面で利点があるが、ピン（pin）から見えるインダクタンスＬ１、Ｌ２のため、スイッチングノイズが増加する短所がある。逆に、スルー−レートが小さければスイッチングノイズは減るが、データスキューが増加し、激しい場合、出力信号のレベルが頂点に達する前に信号が遷移される問題点が発生する。したがって、プッシュ−プルタイプの出力ドライバーでは、スルー−レートを適切な値で一定に維持し、制御できるように設計することが重要である。

図２は、プレドライバーを用いてスルー−レートを制御する従来の技術に係るプッシュ−プルタイプの出力ドライバーを示した回路図である。

同図に示すように、図示されたプッシュ−プルタイプの出力ドライバーは、プルアップＰＭＯＳトランジスタＭＰ１及びプルダウンＮＭＯＳトランジスタＭＮ１からなるメインドライバーと、該メインドライバーの前端に配置されたプレドライバー２０（pre driver）とを備える。

プレドライバー２０は、メインドライバーとサイズの異なるトランジスタで実現され、このようなプレドライバー２０とメインドライバーとのサイズ差を利用してプレドライバー２０の出力信号ＤＲＶの立ち上がり及び立ち下がり時間を調節することにより出力信号のスルー−レートを固定させる。

ところが、このような方式を使用すると、ＰＶＴ（工程／電圧／温度）の変動が生じた場合に問題が発生するが、一般的に、スロー条件（slow condition）とファースト条件（fast condition）とにおいておおよそ３倍程度のスルー−レート変動が発生し、信号保全性に良くない影響を及ぼすことになる。したがって、ＰＶＴが変動してもスルー−レートが一定に維持され得る出力ドライバーを開発しようとする努力が続いている。

図３は、プレドライビングノードの波形調節を介してスルー−レートを制御する従来の技術に係るプッシュ−プルタイプの出力ドライバーを示した回路図である。

同図に示すように、図示された出力ドライバーは、イネーブル信号ｅｎ及びデジタル加重値ｄｗに応答し、データ信号ＩＮをプレドライビングするプレドライバー部と、ＰＶＴ変動に応じて決定される制御コード（control code）値（ｃ０、ｃ１、ｆ０、ｆ１、ｆ２など）に応答し、プレドライビングノードのキャパシタンスを調節するプレドライビングノード波形調節部と、プレドライビングノードの電圧レベルに応答し、出力パッドを駆動するメインドライバー部とを備える。

図示された出力ドライバーは、プレドライビングノードの波形調節を介してスルー−レートを制御する方式を使用する。すなわち、プレドライビングノードのスルー−レートを一定に維持すると、このプレドライビングノードにより駆動されるメインドライバーのスルー−レートも一定に維持できるようになる。

プレドライビングノード波形調節部では、プレドライビングノードのキャパシタンスを調節するために、内部ＰＶＴ感知回路（図示せず）を用いて生成した制御コード値（ｃ０、ｃ１、ｆ０、ｆ１、ｆ２など）を使用している。この時、制御コード値が大きくなると、プレドライビングノードのキャパシタンスが増加してスルー−レートは小さくなり、逆に、制御コード値が小さくなると、プレドライビングノードのキャパシタンスが減少してスルー−レートは大きくなる。

この場合、そのスルー−レートがＰＶＴ変動に鈍感な出力ドライバーを得ることができる。しかし、このような方式は、プレドライビングノードのキャパシタンスを充／放電するのに多くの電力消費が発生せざるをえない。一方、プレドライビングノードのキャパシタンスが純粋キャパシタンスに見えるためには、スイッチングトランジスタの抵抗が非常に小さくなければならないが、このためには、トランジスタの大きさが非常に大きくなければならず、また、これによる寄生（parasitic）成分が多くなり、高速動作に困難さが伴われる短所がある。

一方、近年には、位相固定ループＰＬＬを用いたスルー−レートが制御された出力ドライバー[２００３年ＪＳＳＣを参照]が発表されたこともあるが、この出力ドライバーは、従来の出力ドライバーに比べて速度を増加させ、充／放電するのに消費される電力を低減する成果を上げたが、ＰＬＬを使用したため、ジッタ蓄積（jitter accumulation）による正確なＰＶＴ変動の感知が困難であり、高次元システム（high order system）であるため、設計が容易でないという短所があった。それだけでなく、電圧制御発振器ＶＣＯを使用する閉−ループ（Closed-Loop）回路であるため、ロッキングするのに多くの時間が必要となり、チップ面積の側面でも不利である。

他の例として、やはり２００３年ＪＳＳＣに発表されたＡ−１Ｇｂ／ｓ／ｐｉｎ５１２−ＭＢ ＤＤＲ２ ＳＤＲＡＭに使用された出力ドライバーは、遅延固定ループＤＬＬで信号を作り、スルー−レートを調節する方式を採択している。このＰＬＬを使用する場合に比べてわずかロッキング時間が短いとはいえ、ＰＬＬを使用する場合と同様にアナログブロックを含んでいるため、大きい面積を要し、電力消費が大きいという短所を有している。

一方、２００４年ＩＳＳＣＣに発表されたＳＬＬ（Speed-Locked Loop）を用いた出力ドライバーをみると、前述した回路とは異なり、デジタル回路からなっており、設計が容易であるという長所があるが、ＰＬＬ又はＤＬＬを使用する場合において同じように、閉−ループ回路であるため、ロッキング時間が長いという短所から自由でない。
特開２０００−０４９５８５

本発明は、上記した従来の技術の問題を解決するためになされたものであって、アナログブロックを排除し、かつオープン−ループ構造を有するスルー−レートが制御された半導体素子の出力ドライバー及びドライビング方法を提供することにある。

そこで、上記の目的を達成するための本発明の一側面によれば、基準クロックを入力とする遅延ラインを備え、工程、電圧、温度条件に応じる遅延ラインの状態変化を検出するＰＶＴ変動検出手段と、該ＰＶＴ変動検出手段から出力された検出信号に対応する駆動選択信号を生成する選択信号生成手段と、出力データ及び前記駆動選択信号の制御を受け、互いに異なる駆動力を有する複数のドライバー端を備えてＰＶＴ変動に対応する駆動力で出力端を駆動する出力駆動手段とを備えるスルー−レートが制御された半導体素子の出力ドライバーが提供される。

また、本発明の他側面によれば、基準クロックを入力とする遅延ラインの工程、電圧、温度条件に応じる状態変化を検出する第１のステップと、該第１のステップの検出結果に対応する駆動選択信号を生成する第２のステップと、出力データ及び前記駆動選択信号により互いに異なる駆動力を有する複数のドライバー端を制御し、ＰＶＴ変動に対応する駆動力で出力端を駆動する第３のステップとを含む半導体素子の出力ドライビング方法が提供される。

従来のＰＬＬ又はＤＬＬ基盤の出力ドライバー制御技術の問題点は、アナログブロックを含み、閉−ループ回路で実現されるという点に起因する。本発明では、出力ドライバー制御のために、ＣＭＯＳデジタルロジックを使用することによりチップ面積及び電力消費の低減が可能なようにし、オープン−ループ構造の遅延ライン及び論理演算方式の採択を介してクロック−オン−ディマンド（clock-on-demand）を実現した。

本発明の出力ドライバーは、制御時間が１クロック周期なら十分であるため、使用しないときには、パワーダウンを介して電力管理が可能である。また、従来の出力ドライバーに比べて小さなチップ面積で実現可能であり、電力消費が少ないという効果を奏する。

以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。

図４は、本発明の一実施形態に係るスルー−レートが制御された出力ドライバーのブロック図である。

同図に示すように、本実施形態に係るスルー−レートが制御された出力ドライバーは、基準クロックｃｌｋ＿ｒｅｆを入力とする遅延ラインを備え、工程、電圧、温度条件に応じる遅延ラインの状態変化を検出するＰＶＴ変動検出部１００と、該ＰＶＴ変動検出部１００から出力された検出信号に対応する駆動選択信号を生成する選択信号生成部２００と、互いに異なる駆動力を有し、出力データ及び駆動選択信号の制御を受ける複数のドライバー端を備え、ＰＶＴ変動に対応する駆動力で出力端を駆動する出力駆動部３００とを備える。

ここで、ＰＶＴ変動検出部１００は、工程、電圧、温度条件を示す別の入力信号を受けることではなく、遅延ライン自体が工程、電圧、温度条件に応じて異なる遅延値を有することを利用するため、「仮想入力」という表現を使用したものである。

図５は、図４のＰＶＴ変動検出部１００の回路構成を例示した図である。

同図に示すように、ＰＶＴ変動検出部１００は、基準クロックｃｌｋ＿ｒｅｆを入力として、一定の位相差を有する多重位相クロック信号を出力する遅延ライン１１０と、該遅延ライン１１０から出力された多重位相クロック信号のレベルを量子化する量子化器１２０（digitizer）と、該量子化器１２０の出力が変わるポイントを検出するスイッチング検出器１３０とを備える。

ここで、遅延ライン１１０は、基準クロックｃｌｋ＿ｒｅｆを入力とするオープン−ループで接続されたｎ個の遅延セル（ＤＣ１、ＤＣ２、・・・、ＤＣｎ）を備え、各遅延セルは、出力ドライバーのＰＶＴ変動特性と同様の特性を有するように、出力ドライバーと同じような回路構造である２個のスタティックインバータを直列接続して実現することが好ましい。スタティックインバータで実現すると、電力消費が少なく、かつ、ハイ−インピダンス状態を排除することができる。

また、量子化器１２０は、遅延ライン１１０の各遅延セルＤＣ１、ＤＣ２、・・・、ＤＣｎから出力された多重位相クロック信号を入力とするｎ個のインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶｎと、基準クロックｃｌｋ＿ｒｅｆに応答し、インバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶｎの出力信号をラッチするＮ−ビットレジスタ１２５とを備える。

そして、スイッチング検出器１３０は、Ｎ−ビットレジスタ１２５の各ビット出力値と、当該ビットの次のビット出力値を排他的論理和し、量子化器１２０の出力が遷移されるポイントを感知する回路であって、図面のように、Ｎ−ビットレジスタ１２５の各ビット出力値を反転させるｎ−１個のインバータ（図面には反転入力記号のみ表示される）と、各インバータから出力された各ビット出力値の反転値と、当該ビットの次のビット出力値を入力として検出信号０<１：ｎ−１>（ここで、「０<１：ｎ−１>」とは、「０１、０２、０３、・・・、０ｎ−１」を表す。以下、本明細書中で同じ。）を出力するｎ−１個のＡＮＤゲート（ＡＮＤ１、ＡＮＤ２、・・・、ＡＮＤｎ−１）でこれを実現できる。Ｎ−ビットレジスタ１２５の最後のビット出力値の場合、次のビット出力値がないため、ｎ個でないｎ−１個のインバータ及びＡＮＤゲートが使用される。

一方、量子化器１２０のＮ−ビットレジスタ１２５は、インバータＩＮＶ１、ＩＮＶ２、…、ＩＮＶｎの出力信号をデータ入力とし、基準クロックｃｌｋ＿ｒｅｆの遅延信号をクロック入力とするｎ個のＤ−フリップフロップ（Ｆ／Ｆ）で実現することができ、Ｄ−フリップフロップ（Ｆ／Ｆ）は、図６に示された商用化されたＰｏｗｅｒＰＣ６０３マスター−スレーブラッチ（Master-Slave Latch）で容易に実現することができる。図６に示すように、ＰｏｗｅｒＰＣ６０３マスター−スレーブラッチは、短いダイレクトパスと低電力帰環という特性を有するフリップフロップであって、クロックＣｌｋが論理レベルローであるとき、マスターラッチのスイッチ役割は、トランスミッションゲートが開いて入力ＤがノードＡまで伝達され、スレーブラッチのクロックドインバータ（clocked inverter）がターンオンされて出力Ｑが以前の状態を維持できるようにすることである。

図７は、図５のＰＶＴ変動感知部１００の動作原理を説明するための図である。

もし、遅延ライン１１０の遅延セルの数（ｎ）が２０個であると仮定すれば、遅延ライン１１０は、基準クロックｃｌｋ＿ｒｅｆを受信し、一定の位相差を有する２０個の多重位相クロックを出力する。

一方、特定位相において多重位相クロックをキャプチャーすると、各多重位相クロックが「１」から「０」に遷移するポイントが発生する。全ての多重位相クロックは、接地電圧ＶＳＳと電源電圧ＶＤＤとの間の任意の電圧レベルを示し、接地電圧や電源電圧レベルではない、中間値を有することもできる。

ところが、量子化器１２０の各インバータを経てインバータの再生的な（regenerative）特性により「０」又は「１」のデジタル値を示すようになる。このデジタル値は、Ｎ−ビットレジスタにそれぞれラッチされるが、このラッチ時点、すなわち、多重位相クロックのキャプチャー時点は、実際にＮ−ビットレジスタに印加されるクロックの基準クロックｃｌｋ＿ｒｅｆからの遅延量により決定される（図面では、複数個のインバータを重ねたものと表示される）。一方、量子化器１２０のインバータは、Ｎ−ビットレジスタ内部のＤ−フリップフロップがスイッチングするとき、負荷キャパシタンスが異なるようになることを防止する役割を果たし、結果的に、遅延セルの遅延量は、データが「１」又は「０」に遷移しても、データと関係なく、一定の遅延値（τ）を維持できるようにする。

一方、スイッチング検出器１３０は、量子化器１２０のＮ−ビットレジスタの出力値が「０」から「１」に遷移するポイント、すなわち、遅延セルを基準とすれば、「１」から「０」に遷移される遅延セルを探す。このように、Ｎ−ビットレジスタの出力値が「０」から「１」に遷移するポイントのみを検出するため、排他的論理和回路を簡単にインバータ及びＡＮＤゲートで実現することができる。

つまり、ＰＶＴ変動感知部１００は、ＰＶＴ条件に応じて変更される遅延ライン１１０の遅延セルの遅延量変化を把握し、ＰＶＴ変動を感知する回路であって、現在のＰＶＴ条件下において「１」を出力する遅延セルの数を数える回路であるといえる。

図８は、図４の選択信号生成部２００の実現例を示した図である。

同図に示すように、選択信号生成部２００は、それぞれ検出信号の一部ビットに応答し、第１のプルアップ／プルダウン駆動選択信号ないし第３のプルアップ／プルダウン駆動選択信号Ｓ１／Ｓ１ｂ、Ｓ２／Ｓ２ｂ、Ｓ３／Ｓ３ｂを生成する第１の駆動選択信号生成部ないし第３の駆動選択信号生成部２１０、２２０、２３０を備える。

以下では、前述したように、遅延セルの数（ｎ）が２０個である場合を仮定して説明する。この場合、ＰＶＴ変動感知部１００のスイッチング検出器１３０から１９−ビットの検出信号０<１：１９>が出力される。

まず、第１の駆動選択信号生成部２１０は、スイッチング検出器１３０の検出信号０<１：１９>のうち、０<５：９>を入力とするＮＯＲゲートＮＯＲ１と、該ＮＯＲゲートＮＯＲ１の出力信号ＡＡと、その反転信号ＢＢに応答し、接地電圧ＶＳＳの反転値を第１のプルアップ駆動選択信号Ｓ１出力端に選択的に出力する第１のトランスミッションゲートＴＧ１と、ＮＯＲゲートＮＯＲ１の出力信号ＡＡと、その反転信号ＢＢに応答し、接地電圧ＶＳＳを第１のプルダウン駆動選択信号Ｓ１ｂ出力端に選択的に出力する第２のトランスミッションゲートＴＧ２と、ＮＯＲゲートＮＯＲ１の出力信号ＡＡと、その反転信号ＢＢに応答し、電源電圧ＶＤＤの反転値を第１のプルアップ駆動選択信号Ｓ１出力端に選択的に出力する第３のトランスミッションゲートＴＧ３と、ＮＯＲゲートＮＯＲ１の出力信号ＡＡと、その反転信号ＢＢに応答し、電源電圧ＶＤＤを第１のプルダウン駆動選択信号Ｓ１ｂ出力端に選択的に出力する第４のトランスミッションゲートＴＧ４とを備える。ここで、第１のトランスミッションゲート及び第２のトランスミッションゲートＴＧ１、ＴＧ２と、第３のトランスミッションゲート及び第４のトランスミッションゲートＴＧ３、ＴＧ４とは交番に制御され、第１のプルアップ駆動選択信号Ｓ１及びＳ１ｂ出力端がフローティングされることを防止する。

また、第２の駆動選択信号生成部２２０は、スイッチング検出器１３０の検出信号０<１：１９>のうち、０<１０：１４>を入力とするＮＯＲゲートＮＯＲ２と、該ＮＯＲゲートＮＯＲ２の出力信号ＣＣと、その反転信号ＤＤに応答し、接地電圧ＶＳＳの反転値を第２のプルアップ駆動選択信号Ｓ２出力端に選択的に出力する第５のトランスミッションゲートＴＧ５と、ＮＯＲゲートＮＯＲ２の出力信号ＣＣと、その反転信号ＤＤに応答し、接地電圧ＶＳＳを第２のプルダウン駆動選択信号Ｓ２ｂ出力端に選択的に出力する第６のトランスミッションゲートＴＧ６と、ＮＯＲゲートＮＯＲ２の出力信号ＣＣと、その反転信号ＤＤに応答し、電源電圧ＶＤＤの反転値を第２のプルアップ駆動選択信号Ｓ２出力端に選択的に出力する第７のトランスミッションゲートＴＧ７と、ＮＯＲゲートＮＯＲ２の出力信号ＣＣと、その反転信号ＤＤに応答し、電源電圧ＶＤＤを第２のプルダウン駆動選択信号Ｓ２ｂ出力端に選択的に出力する第８のトランスミッションゲートＴＧ８とを備える。ここで、第５のトランスミッションゲート及び第６のトランスミッションゲートＴＧ５、ＴＧ６と、第７のトランスミッションゲート及び第８のトランスミッションゲートＴＧ７、ＴＧ８とは交番に制御され、第２のプルアップ／プルダウン駆動選択信号出力端がフローティングされることを防止する。

また、第３の駆動選択信号生成部２３０は、スイッチング検出器１３０の検出信号０<１：１９>のうち、０<１５：１９>を入力とするＮＯＲゲートＮＯＲ３と、該ＮＯＲゲートＮＯＲ３の出力信号ＥＥと、その反転信号ＦＦに応答し、接地電圧ＶＳＳの反転値を第３のプルアップ駆動選択信号Ｓ３出力端に選択的に出力する第９のトランスミッションゲートＴＧ９と、ＮＯＲゲートＮＯＲ３の出力信号ＥＥと、その反転信号ＦＦに応答し、接地電圧ＶＳＳを第３のプルダウン駆動選択信号Ｓ３ｂ出力端に選択的に出力する第１０のトランスミッションゲートＴＧ１０と、ＮＯＲゲートＮＯＲ３の出力信号ＥＥと、その反転信号ＦＦに応答し、電源電圧ＶＤＤの反転値を第３のプルアップ駆動選択信号Ｓ３出力端に選択的に出力する第１１のトランスミッションゲートＴＧ１１と、ＮＯＲゲートＮＯＲ３の出力信号ＥＥと、その反転信号ＦＦに応答し、電源電圧ＶＤＤを第３のプルダウン駆動選択信号Ｓ３ｂ出力端に選択的に出力する第１２のトランスミッションゲートＴＧ１２とを備える。ここで、第９のトランスミッションゲート及び第１０のトランスミッションゲートＴＧ９、ＴＧ１０と、第１１のトランスミッションゲート及び第１２のトランスミッションゲートＴＧ１１、ＴＧ１２とは交番に制御され、第３のプルアップ／プルダウン駆動選択信号出力端がフローティングされることを防止する。

一方、同図に示された選択信号生成部２００は、容易に思い出せる１つの実現例に過ぎず、スイッチング検出器１３０の検出信号０<１：１９>を組み合わせて駆動選択信号を生成する方式は、列挙できない程度に多様である。

そして、同図に示された選択信号生成部２００では、スイッチング検出器１３０の検出信号０<１：１９>のうち、０<１：４>を使用していないが、このように、初期の遅延セルで遷移が発生する場合は、ＰＶＴ変動に応じる補償が必要ない状態であって、以後に説明する出力駆動部３００においてデフォルト駆動を行えば良いため、別の駆動選択信号を発生させる必要がない。

図９は、図４の出力駆動部３００の実現例を示した図である。

同図に示すように、出力駆動部３００は、出力データＩＮをゲート入力とするプルアップＰＭＯＳトランジスタＰ０及びプルダウンＮＭＯＳトランジスタＮ０からなるデフォルトドライバー端と、それぞれ補助プルアップＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及び補助プルダウンＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３からなる第１の補助ドライバ端ないし第３の補助ドライバー端と、出力データＩＮ及びプルアップ駆動選択信号Ｓ１、Ｓ２、Ｓ３に応答し、補助プルアップＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を選択的にターンオンさせるための補助プルアップ制御信号を生成する補助プルアップ制御部と、出力データＩＮ及びプルダウン駆動選択信号Ｓ１ｂ、Ｓ２ｂ、Ｓ３ｂに応答し、補助プルダウンＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を選択的にターンオンさせるための補助プルダウン制御信号を生成する補助プルダウン制御部と、補助プルアップ制御信号及び補助プルダウン制御信号を一定時間だけ遅延させ、各補助ドライバー端に印加する複数の遅延を備える。

ここで、補助プルアップ制御部は、出力データＩＮの反転値及び第１のプルアップ駆動選択信号Ｓ１を入力とするＮＡＮＤゲートＮＡＮＤ１１と、出力データＩＮの反転値及び第２のプルアップ駆動選択信号Ｓ２を入力とするＮＡＮＤゲートＮＡＮＤ１２と、出力データＩＮの反転値及び第３のプルアップ駆動選択信号Ｓ３を入力とするＮＡＮＤゲートＮＡＮＤ１３とを備える。

また、補助プルダウン制御部は、出力データＩＮの反転値及び第１のプルダウン駆動選択信号Ｓ１ｂを入力とするＮＯＲゲートＮＯＲ１１と、出力データＩＮの反転値及び第２のプルダウン駆動選択信号Ｓ２ｂを入力とするＮＯＲゲートＮＯＲ１２と、出力データＩＮの反転値及び第３のプルダウン駆動選択信号Ｓ３ｂを入力とするＮＯＲゲートＮＯＲ１３とを備える。

一方、第１の補助ドライバー端ないし第３の補助ドライバー端はそれぞれ異なる駆動力を有するが、補助プルアップＰＭＯＳトランジスタは、Ｐ１>Ｐ２>Ｐ３の順にトランジスタのサイズが大きく、補助プルダウンＮＭＯＳトランジスタもやはりＮ１>Ｎ２>Ｎ３の順にトランジスタのサイズが大きい。

図１０は、図４ないし図９においてみた出力ドライバーの全般的な動作を説明するための図である。

図５において、ＰＶＴ変動検出部１００の動作について詳細に説明している。図１０においては、１９番目の遅延セルでクロックの遷移が発生した場合を例示している。この場合、検出信号０<１：１９>のうち、１８番目のＡＮＤゲートから出力される検出信号０<１８>のみが「１」であり、残りは全て「０」となる。

一方、図８において説明したように、検出信号０<１８>は、選択信号生成部２００で第３の駆動選択信号活性化部２３０及び第３の駆動選択信号不活性化部２６０にのみ印加され、第３の駆動選択信号活性化部２３０から論理レベルハイの第３のプルアップ駆動選択信号Ｓ３及び論理レベルローの第３のプルダウン駆動選択信号Ｓ３ｂが出力される。

この場合、第１のプルアップ駆動選択信号及び第２のプルアップ駆動選択信号Ｓ１、Ｓ２は、論理レベルローに、第１のプルダウン駆動選択信号及び第２のプルダウン駆動選択信号Ｓ１ｂ、Ｓ２ｂは、論理レベルハイに不活性化される状態となる。したがって、出力駆動部３００では、デフォルトドライバー端Ｐ０、Ｎ０と共に１つの補助ドライバー端Ｐ１、Ｎ１がさらに出力端を駆動するようになる。すなわち、出力データＩＮが論理レベルローであれば、補助プルアップＰＭＯＳトランジスタＰ１がターンオンされ、デフォルトプルアップＰＭＯＳトランジスタＰ０と共に出力端を駆動する。この場合、デフォルトプルアップＰＭＯＳトランジスタＰ０が先に出力端に対するプルアップ駆動を始め、遅延による遅延時間後に補助プルアップＰＭＯＳトランジスタＰ１が出力端を共にプルアップ駆動する。２個のインバータが同時にターンオンされると、パワーノイズが増加せざるをえないが、遅延が、このようなパワーノイズが増加することを防止する。

本図面では、第３のプルアップ駆動選択信号Ｓ３及び第３のプルダウン駆動選択信号Ｓ３ｂが活性化され、デフォルトドライバー端と共にＰ１、Ｎ１からなる補助ドライバー端が出力端を駆動する場合を例示したが、検出されたＰＶＴ変動結果に応じて他の補助ドライバー端が選択されるか、又は、デフォルトドライバー端が単独で出力端を駆動することもできる。デフォルトドライバー端が単独で出力端を駆動する場合は、スイッチング検出器１３０の検出信号０<１：４>のうち、いずれか１ビットが活性化された場合である。

一方、以上の動作は、基準クロックｃｌｋ＿ｒｅｆの立ち下がりエッジから始めて、次の立ち上がりエッジまで完了する。すなわち、オープン−ループ構造を採択したため、１クロック周期間にＰＶＴ変動を検出して駆動選択信号を生成することができ、いわゆるクロック−オン−ディマンド（clock-on-demand）を実現することができる。

従来のＰＬＬ又はＤＬＬ基板の制御回路を備えた出力ドライバーの場合、アナログ方式で電流を充／放電し、ロッキング時間が比較的長いため、クロック−オン−ディマンド機能の実現が不可能であった。また、アナログブロックが含まれており、大きな面積を占め、多くの電力を消費する。

それに対して、提案された出力ドライバーは、ＰＶＴ変動検出部１００及び駆動選択信号生成部２００の全ての回路がＣＭＯＳデジタルロジックからなるため、小さな面積で実現可能であり、電力消費を減らし、設計上の困難さも低減した。

本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、前述した実施形態において使用されたロジック及びＭＯＳトランジスタは、入力される信号の活性化レベルや出力しようとする信号の活性化レベルに応じ、その種類又は位置が変更され得る。

また、前述した実施形態では、遅延ラインを２０個の遅延セルで実現し、補助ドライバー端を３個に実現する場合を一例として説明したが、その数は制限されない。

一般的なプッシュ−プルタイプの出力ドライバーを示した回路図である。 プレドライバーを用いてスルー−レートを制御する従来の技術に係るプッシュ−プルタイプの出力ドライバーを示した回路図である。 プレドライビングノードの波形調節を介してスルー−レートを制御する従来の技術に係るプッシュ−プルタイプの出力ドライバーを示した回路図である。 本発明の一実施形態に係るスルー−レートが制御された出力ドライバーのブロック図である。 図４のＰＶＴ変動検出部１００の回路構成を例示した図である。 商用化されたＰｏｗｅｒＰＣ６０３マスター−スレーブラッチの回路図である。 図５のＰＶＴ変動感知部１００の動作原理を説明するための図である。 図４の選択信号生成部２００の実現例を示した図である。 図４の出力駆動部３００の実現例を示した図である。 提案された出力ドライバーの全般的な動作を説明するための図である。

符号の説明

１００ ＰＶＴ変動検出部
２００ 選択信号生成部
３００ 出力駆動部

Claims (16)

1. 基準クロックを入力とする遅延ラインを備え、工程、電圧、温度条件に応じる遅延ラインの状態変化を検出するＰＶＴ変動検出部と、
   該ＰＶＴ変動検出手段から出力された検出信号に対応する駆動選択信号を生成する選択信号生成部と、
   出力データ及び前記駆動選択信号の制御を受け、互いに異なる駆動力を有する複数のドライバー端を備えてＰＶＴ変動に対応する駆動力で出力端を駆動する出力駆動部と
   を備えることを特徴とするスルー−レートが制御された半導体素子の出力ドライバー。
2. ＰＶＴ変動検出部が、
   前記基準クロックを入力として一定の位相差を有する多重位相クロック信号を出力する前記遅延ラインと、
   該遅延ラインから出力された前記多重位相クロック信号のレベルを量子化する量子化器と、
   該量子化器の出力が変わるポイントを検出するスイッチング検出器と
   を備えることを特徴とする請求項１に記載のスルー−レートが制御された半導体素子の出力ドライバー。
3. 前記遅延ラインが、前記基準クロックを入力とする直列接続された複数の遅延セルを備えることを特徴とする請求項２に記載のスルー−レートが制御された半導体素子の出力ドライバー。
4. 前記複数の遅延セルが、それぞれ直列接続された２個のスタティックインバータ回路を備えることを特徴とする請求項３に記載のスルー−レートが制御された半導体素子の出力ドライバー。
5. 前記量子化器が、
   前記遅延ラインの各遅延セルから出力された前記多重位相クロック信号を入力とする複数の第１のインバータと、
   前記基準クロックに応答し、前記複数の第１のインバータの出力信号をラッチする多重−ビットレジスタと
   を備えることを特徴とする請求項２に記載のスルー−レートが制御された半導体素子の出力ドライバー。
6. 前記多重−ビットレジスタが、前記複数のインバータの出力信号をデータ入力とし、前記基準クロックの遅延信号をクロック入力とする複数のＤ−フリップフロップを備えることを特徴とする請求項５に記載のスルー−レートが制御された半導体素子の出力ドライバー。
7. 前記スイッチング検出器が、
   前記多重−ビットレジスタの各ビット出力値と、当該ビットの次のビット出力値を排他的論理和するための回路を備えることを特徴とする請求項５に記載のスルー−レートが制御された半導体素子の出力ドライバー。
8. 前記スイッチング検出器が、
   前記多重−ビットレジスタの各ビット出力値を反転させる複数の第２のインバータと、
   各第２のインバータから出力された前記各ビット出力値の反転値と、当該ビットの次のビット出力値を入力として、前記検出信号を出力する複数のＡＮＤゲートと
   を備えることを特徴とする請求項７に記載のスルー−レートが制御された半導体素子の出力ドライバー。
9. 前記選択信号生成部が、
   それぞれ前記検出信号の一部ビットに応答し、第１のプルアップ／プルダウン駆動選択信号ないし第３のプルアップ／プルダウン駆動選択信号を生成する第１の駆動選択信号生成部ないし第３の駆動選択信号生成部を備えることを特徴とする請求項１に記載のスルー−レートが制御された半導体素子の出力ドライバー。
10. 前記第１の駆動選択信号生成部が、
    前記検出信号の一部ビットを入力とするＮＯＲゲートと、
    該ＮＯＲゲートの出力信号及びその反転信号に応答し、接地電圧の反転値を前記第１のプルアップ駆動選択信号出力端に選択的に出力する第１のトランスミッションゲートと、
    前記ＮＯＲゲートの出力信号及びその反転信号に応答し、前記接地電圧を前記第１のプルダウン駆動選択信号出力端に選択的に出力する第２のトランスミッションゲートと、
    前記ＮＯＲゲートの出力信号及びその反転信号に応答し、電源電圧の反転値を前記第１のプルアップ駆動選択信号出力端に選択的に出力する第３のトランスミッションゲートと、
    前記ＮＯＲゲートの出力信号及びその反転信号に応答し、前記電源電圧を前記第１のプルダウン駆動選択信号出力端に選択的に出力する第４のトランスミッションゲートと
    を備えることを特徴とする請求項９に記載のスルー−レートが制御された半導体素子の出力ドライバー。
11. 前記出力駆動部が、
    前記出力データをゲート入力とするプルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳトランジスタとからなるデフォルトドライバー端と、
    互いに異なるサイズを有する補助プルアップＰＭＯＳトランジスタと補助プルダウンＮＭＯＳトランジスタからなる複数の補助ドライバー端と、
    前記出力データ及び前記第１のプルアップ駆動選択信号ないし第３のプルアップ駆動選択信号に応答し、前記補助ドライバー端の補助プルアップＰＭＯＳトランジスタを選択的にターンオンさせるための補助プルアップ制御信号を生成する補助プルアップ制御部と、
    前記出力データ及び前記第１のプルダウン駆動選択信号ないし第３のプルダウン駆動選択信号に応答し、前記補助ドライバー端の補助プルダウンＮＭＯＳトランジスタを選択的にターンオンさせるための補助プルダウン制御信号を生成する補助プルダウン制御部と、
    前記補助プルアップ制御信号及び前記補助プルダウン制御信号を一定時間だけ遅延させ、各補助ドライバー端に印加する複数の遅延と
    を備えることを特徴とする請求項９に記載のスルー−レートが制御された半導体素子の出力ドライバー。
12. 前記補助プルアップ制御部が、
    前記出力データの反転値及び前記第１のプルアップ駆動選択信号を入力とする第１のＮＡＮＤゲートと、
    前記出力データの反転値及び前記第２のプルアップ駆動選択信号を入力とする第２のＮＡＮＤゲートと、
    前記出力データの反転値及び前記第３のプルアップ駆動選択信号を入力とする第３のＮＡＮＤゲートと
    を備えることを特徴とする請求項１１に記載のスルー−レートが制御された半導体素子の出力ドライバー。
13. 前記補助プルダウン制御部が、
    前記出力データの反転値及び前記第１のプルダウン駆動選択信号を入力とする第１のＮＯＲゲートと、
    前記出力データの反転値及び前記第２のプルダウン駆動選択信号を入力とする第２のＮＯＲゲートと、
    前記出力データの反転値及び前記第３のプルダウン駆動選択信号を入力とする第３のＮＯＲゲートと
    を備えることを特徴とする請求項１２に記載のスルー−レートが制御された半導体素子の出力ドライバー。
14. 基準クロックを入力とする遅延ラインの工程、電圧、温度条件に応じる状態変化を検出する第１のステップと、
    該第１のステップの検出結果に対応する駆動選択信号を生成する第２のステップと、
    出力データ及び前記駆動選択信号により互いに異なる駆動力を有する複数のドライバー端を制御し、ＰＶＴ変動に対応する駆動力で出力端を駆動する第３のステップと
    を含むことを特徴とする半導体素子の出力ドライビング方法。
15. 前記第１のステップが、
    前記遅延ラインにおいて前記基準クロックを遅延させ、一定の位相差を有する多重位相クロック信号を出力する第４のステップと、
    前記多重位相クロック信号のレベルを量子化する第５のステップと、
    量子化された信号が変わるポイントを検出する第６のステップと
    を含むことを特徴とする請求項１４に記載の半導体素子の出力ドライビング方法。
16. 前記スイッチング検出器が、
    前記多重−ビットレジスタの各ビット出力値の論理否定と、当該ビットの次のビット出力値を論理積するための回路を備えることを特徴とする請求項５に記載のスルー−レートが制御された半導体素子の出力ドライバー。
    

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