KR100878310B1 - 데이터 출력 드라이버 회로 - Google Patents

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Abstract

개시된 데이터 출력 드라이버 회로는 외부 전압을 감지하는 트랜지스터를 구비하여 상기 외부 전압을 감지함에 따라 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호를 생성하는 프리 드라이버 제어부 및 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호에 응답하여, 입력된 데이터에 따른 신호의 슬루 레이트(slew rate)를 조절하여 출력하는 프리 드라이버를 포함한다.
프리 드라이버, 슬루 레이트, 출력 데이터 신호

Description

데이터 출력 드라이버 회로{Data Output Driver Circuit}
도 1은 본 발명의 일 실시예에 따른 데이터 출력 드라이버 회로의 블록도,
도 2는 도 1에 따른 제 1 프리 드라이버의 회로도,
도 3은 도 1에 따른 프리 드라이버 제어부의 개념적인 블록도,
도 4는 도 3에 따른 출력 부하 제어 신호 생성부의 상세한 회로도, 및
도 5는 감지된 외부 전압에 따라 활성화되는 출력 부하 제어 신호 및 출력 부하 쌍의 개수를 나타낸 표이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 프리 드라이버 제어부 110 : PVT 감지부
120 : 전압 비교부
130 : 출력부하 제어신호 생성부 200 : 프리 드라이버
210 : 제 1 프리 드라이버 220 : 제 2 프리 드라이버
300 : 데이터 출력부
본 발명은 데이터 출력 드라이버 회로에 관한 것으로, 보다 상세하게는 슬루 레이트를 조절하여 데이터를 출력하는 데이터 출력 드라이버 회로에 관한 것이다.
고속 동작 시스템의 경우 입력이나 출력 신호의 특성 변화에 매우 민감하게 반응한다. 즉, 입력이나 출력 신호의 변화에 따라 타이밍 마진(timing margin)이 줄어든다든지 하여 시스템 불량이 발생하는 경우가 있다. 특히, 공정, 전압, 온도(Process, Voltage, Temperature; PVT)의 변화는 트랜지스터의 구동 능력의 변화를 초래한다. 이러한 구동 능력이 변화된 데이터 출력 드라이버를 통해 출력되는 데이터는, 슬루 레이트(slew rate)의 큰 변화를 가져온다. 슬루 레이트(slew rate)는 신호의 전압 레벨의 변화 정도를 나타낸 것으로서, 시간 대비 전압의 기울기로 나타낼 수 있다. 이로 인하여 PVT 의 변화에 따라 출력 데이터 신호의 슬루 레이트의 큰 변화를 가져옴으로써 잡음(noise) 전류가 발생할 수 있다. 따라서, PVT의 변화를 반영하여 데이터 출력 신호를 제공하기 위한 대책이 강력히 요구된다.
본 발명의 기술적 과제는 슬루 레이트를 개선하는 데이터 출력 드라이버 회로를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 데이터 출력 드라이버 회로는 외부 전압을 감지하는 트랜지스터를 구비하여 상기 외부 전압을 감지함에 따라 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호를 생성하는 프리 드라이버 제어부 및 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호에 응답하여, 입력된 데이터에 따른 신호의 슬루 레이트(slew rate)를 조절하여 출력하는 프리 드라이버를 포함한다.
프리 드라이버 제어부는 상기 외부 전압을 감지하는 트랜지스터를 포함하는 PVT 감지부, 감지된 외부 전압을 계수화하여 비교 신호를 제공하는 전압 비교부, 상기 비교 신호를 수신하고 래치하여 복수의 상기 출력 부하 제어 신호를 제공하는 출력 부하 제어 신호 생성부를 포함한다.
PVT 감지부가 NMOS 트랜지스터를 포함하면, PVT 공정 변화시 활성화되는 인에이블 신호에 응답하여 외부 구동 전압을 감지한다. PVT 감지부가 PMOS 트랜지스터를 포함하면, PVT 공정 변화시 활성화되는 인에이블 신호에 응답하여 외부 접지 전압을 감지한다.
또한, 전압 비교부는 상기 감지된 전압과 기 설정된 저항에 의해 분배되는 전압을 비교하는 복수의 비교부를 포함한다. 비교부는 상기 감지된 전압이 상기 기 설정된 저항에 의해 분배되는 전압보다 높으면 제 1 레벨의 비교 신호를 제공한다. 비교부는 상기 감지된 전압이 상기 기 설정된 저항에 의해 분배되는 전압보다 낮으면 제 2 레벨의 비교 신호를 제공한다.
출력 부하 제어 신호 생성부는 상기 비교 신호의 신호 레벨과 반전된 레벨의 풀다운 출력 부하 제어 신호를 생성한다. 출력 부하 제어 신호 생성부는 상기 비교 신호의 신호 레벨과 동일한 신호 레벨의 풀업 출력 부하 제어 신호를 생성한다. 트랜지스터의 구동 능력이 클 수록 상기 비교 신호에 응답하는 활성화된 상기 풀다운 출력 부하 제어 신호 및 상기 풀업 출력 부하 제어 신호가 많아진다. 프리 드라이버는, 풀업 부하부 및 풀다운 부하부를 포함하며, 상기 각 풀업 부하부 및 풀다운 부하부는 서로 대향되어 위치한다.
각 풀다운 및 풀업 부하부는 각각 병렬로 연결된 복수의 스위칭부를 포함하며, 풀다운 및 풀업 부하부의 스위칭부는 동시에 활성화 여부가 제어되는 출력 부하쌍으로서, 서로 공통 노드에 연결된다. 스위칭부와 직렬로 접속된 수동 소자를 포함한다. 수동 소자는 커패시터를 포함한다. 풀다운 부하부는 상기 복수의 풀다운 출력 부하 제어 신호에 응답하여 선택적으로 활성화된다. 풀업 부하부는 상기 복수의 풀업 출력 부하 제어 신호에 응답하여 선택적으로 활성화된다.
상기한 본 발명의 다른 실시예에 따른 기술적 과제를 달성하기 위한 데이터 출력 드라이버 회로는 프리 드라이버의 구동 특성을 모니터링할 수 있는 트랜지스터로 전압을 감지하여, 상기 감지된 전압에 따라 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호를 생성하는 프리 드라이버 제어부, 및 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호에 응답하여 상기 구동 특성에 따라 출력 부하를 가변시킴으로써, 입력된 데이터에 따른 신호의 슬루 레이트(slew rate)를 조절하여 출력하는 상기 프리 드라이버를 포함한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명의 실시예에 따르면 PVT 변화에 따라 외부 전압을 감지하는 트랜지스터의 구동 능력을 비교하여, 이에 따라 출력 데이터 신호의 슬루 레이트를 개선할 수 있다.
즉, 데이터 출력부에 포함된 구동 트랜지스터와 실질적으로 동일한 구동 트랜지스터를 이용하여 PVT 변화에 따라 달라지는 외부 전압을 감지하도록 한다. 감 지된 외부 전압과 기 설정된 전압 값을 비교하여 비교 결과에 따라 선택적으로 출력 부하 쌍의 활성화 여부를 제어한다. 이로써, 출력 데이터 신호의 슬루 레이트를 개선할 수 있다. 간단한 외부 전압 감지 방식을 이용함으로써, PVT 변화에 따라 슬루 레이트가 제어된 출력 데이터 신호를 제공할 수 있다.
이와 같은 데이터 출력 드라이버 회로에 대해 보다 구체적으로 설명한다.
도 1을 참조하면, 데이터 출력 드라이버 회로는 프리 드라이버 제어부(100), 프리 드라이버(200) 및 데이터 출력부(300)를 포함한다.
우선, 프리 드라이버 제어부(100)는 감지된 외부 전압에 따라 복수의 출력 부하 제어 신호(EN<0:n>, /EN<0:n>, EP<0:n>, /EP<0:n>)를 생성하여 프리 드라이버(200)에 제공한다.
보다 구체적으로 설명하면, 프리 드라이버 제어부(100)는 제 1 및 제 2 프리 드라이버 제어부(105, 155)를 포함한다.
제 1 프리 드라이버 제어부(105)는 감지된 외부 전압에 따라 복수의 출력 부하 제어 신호(EN<0:n>, /EN<0:n>)를 제 1 프리 드라이버(210)에 제공한다. 제 2 프리 드라이버 제어부(155)는 감지된 외부 전압에 따라 복수의 출력 부하 제어 신호(EP<0:n>, /EP<0:n>)를 제 2 프리 드라이버(220)에 제공한다. 여기서, 제 1 프리 드라이버(210)에 제공된 복수의 출력 부하 제어 신호(EN<0:n>, /EN<0:n>)는 풀다운 출력 부하 제어 신호(EN<0:n>)와 풀업 출력 부하 제어 신호(/EN<0:n>)를 포함한다. 또한, 제 2프리 드라이버(220)에 제공된 복수의 출력 부하 제어 신호(EP<0:n>, /EP<0:n>)는 풀다운 출력 부하 제어 신호(EP<0:n>)와 풀업 출력 부하 제어 신 호(/EP<0:n>)를 포함한다. 한편, 풀다운 출력 부하 제어 신호(EN<0:n>, EP<0:n>)와 풀업 출력 부하 제어 신호(/EN<0:n>, /EP<0:n>)는 신호의 논리 레벨은 다르고, 프리 드라이버(200)의 출력 신호를 제어하는 신호이다.
프리 드라이버(200)는 제 1 프리 드라이버(210) 및 제 2 프리 드라이버(220)를 포함한다.
입력된 데이터(Din)에 응답하여 제 1 프리 드라이버(210) 또는 제 2 프리 드라이버(220)가 동작한다. 제 1 프리 드라이버(210)는 데이터 출력부(300)의 풀업부(Pu)를 제어하고, 제 2 프리 드라이버(220)는 데이터 출력부(300)의 풀다운부(Pd)를 제어한다.
이러한 제 1 및 제 2 프리 드라이버(210, 220)는 각각 복수의 출력 부하 제어 신호(EN<0:n>, /EN<0:n>)를 수신하여, 이에 응답하여 풀업 신호(up) 또는 풀다운 신호(dn)의 슬루 레이트를 조절한다. 풀업 신호(up) 또는 풀다운 신호(dn)의 슬루 레이트가 조절되는 것은 이후 상술하기로 한다.
데이터 출력부(300)는 풀업 신호(up) 또는 풀다운 신호(dn)를 수신하여 슬루 레이트가 개선된 출력 데이터(Dout)를 제공한다. 즉, 슬루 레이트가 개선된 풀업 신호(up)를 수신하면 풀업부(Pu)에 의해 슬루 레이트가 개선된 구동 전원 전압 레벨(VDDQ)의 출력 데이터(Dout)를 제공할 수 있다. 또한, 슬루 레이트가 개선된 풀다운 신호(dn)를 수신한 풀다운부(Pd)에 의해 슬루 레이트가 개선된 접지 전압 레벨(VSSQ)의 출력 데이터(Dout)를 제공할 수 있다. 한편, 데이터 출력부(300)는 슬루 레이트를 제어하도록 제 1 및 제 2 저항(R1, R2)를 더 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2를 참조하면, 제 1 프리 드라이버(210)는 데이터 수신부(211) 및 출력 부하 제어부(215)를 포함한다. 여기서, 제 1 프리 드라이버(210)는 데이터 출력부(도 1의 300 참조)의 풀업부(Pu)를 제어하는 풀업용 드라이버일 수 있다.
먼저, 데이터 수신부(211)는 제 1 PMOS(PM1) 및 제 1 NMOS(NM1)를 포함한다. 제 1 PMOS(PM1)는 입력된 데이터(Din)를 수신하는 게이트, 구동 전원 전압(VDDQ)과 연결된 소스, a 노드와 연결된 드레인을 포함한다. 제 1 NMOS(NM1)는 입력된 데이터(Din)를 수신하는 게이트, 접지 전압(VSSQ)과 연결된 소스, a 노드와 연결된 드레인을 포함한다. 전술한 바와 같이 제 1 프리 드라이버(210)가 풀업용 드라이버이므로 특히 제 1 NMOS(NM1)는 풀업부(Pu)의 출력 데이터(Dout)의 슬루 레이트에 가장 큰 영향을 미치는 주요한(dominant) 트랜지스터일 수 있다. 따라서, 데이터 출력부(도 1의 300 참조)의 풀업 출력 데이터(Dout)의 슬루 레이트를 고려하려면 PVT 변화에 따른 제 1 NMOS(NM1)의 구동 특성이 반영되는 것이 중요할 수 있다. 한편, 풀업 소자의 슬루 레이트를 보완하기 위한 저항 소자(R)를 더 포함할 수 있으나 이에 제한되는 것은 아니다.
출력 부하 제어부(215)는 병렬로 연결된 복수의 풀업 및 풀다운 부하부(PL1, PL2)를 포함한다. 풀업 및 풀다운 부하부(PL1, PL2)는 서로 대향되어 위치한다. 풀업 부하부(PL1)는 풀업 출력 부하 제어 신호(/EN<0:2>)에 응답하여 동작하며, 풀다운 부하부(PL2)는 풀다운 출력 부하 제어 신호(EN<0:2>)에 응답하여 동작한다.
풀업 부하부(PL1)는 복수의 PMOS(P1-P3)를 포함한다. 각각의 PMOS(P1-P3)는 복수의 풀업 출력 부하 제어 신호(/EN<0:2>)를 각각 수신하는 게이트, 구동 전원 전압(VDDQ)과 연결된 소스, a 내지 c 노드와 각각 연결된 드레인을 포함한다. 또한, 구동 전원 전압(VDDQ)과 각 PNMOS(P1-P3) 사이에 제 1 내지 제 3 커패시터(C1-C3)를 포함한다. 마찬가지로, 풀다운 부하부(PL2)는 복수의 NMOS(N1-N3)를 포함한다. 각각의 NMOS(N1-N3)는 복수의 풀다운 출력 부하 제어 신호(EN<0:2>)를 각각 수신하는 게이트, 접지 전압(VSSQ)과 연결된 소스, a 내지 c 노드와 각각 연결된 드레인을 포함한다. 또한, 접지 전압(VDDQ)과 각 NMOS(N1-N3) 사이에 제 4 내지 제 6 커패시터(C4-C6)를 포함한다.
그리하여, 복수의 풀업 출력 부하 제어 신호(/EN<0:2>)에 응답하여 선택적으로 PMOS(P1-P3)가 활성화된다. 이와 동시에 복수의 풀다운 출력 부하 제어 신호(EN<0:2>)에 응답하여 선택적으로 NMOS(N1-N3)가 활성화된다. 여기서 복수의 PMOS(P1-P3) 및 NMOS(N1-N3)는 스위칭부일 수 있다. 바꾸어 말하면, 출력 부하 제어부(215)는 풀업 출력 부하 제어 신호(/EN<0:2>) 및 풀다운 출력 부하 제어 신호(EN<0:2>)에 의해 제어되는 복수의 출력 부하쌍(216-218)을 포함한다고 할 수 있다.
따라서, 복수의 출력 부하 제어 신호(/EN<0:2>, EN<0:2>)에 응답하는 복수의 PMOS(P1-P3) 또는 NMOS(N1-N3)의 활성화 여부에 따라, PMOS(P1-P3) 및 NMOS(N1-N3)와 직렬로 접속된 커패시터(C1-C8)로 출력 신호인 풀업 신호(up)의 부하를 가변시킬 수 있다. 즉, 제 1 프리 드라이버(210)는 PMOS(P1-P3) 및 NMOS(N1-N3)와 직렬로 접속된 커패시터(C1-C8)와의 RC 딜레이를 이용하여 풀업 신호(up)의 슬루 레이트를 완만하게 제어할 수 있다. 다시 말하면, 복수의 출력 부하쌍(216-218) 중 동시에 제어되어 활성화되는 PMOS(P1-P3) 및 NMOS(N1-N3)의 쌍(a pair)의 개수로 풀업 신호(up)의 천이 기울기 세기를 조정할 수 있다. 여기서, 회로의 구성에 따라, 즉 구동 트랜지스터의 구동 능력에 따라 복수의 출력 부하쌍(216-218)의 PMOS(P1-P3) 및 NMOS(N1-N3)는 서로 다른 부하량을 갖는 부하쌍으로 구비할 수도 있다.
여기서는 제 2 프리 드라이버(220)를 예시하지 않았으나 제 1 프리 드라이버(210)와 동일한 구성을 사용할 수 있으므로 이에 대한 설명은 중복되므로 생략하기로 한다. 다만, 제 2 프리 드라이버(220)는 풀다운용 드라이버부일 수 있으므로, 이 경우 풀다운 신호(dn)의 슬루 레이트에 영향을 미치는 주요한 구동 트랜지스터가 PMOS(미도시) 트랜지스터일 수 있다는 차이점만 있다.
다음의 도 3을 참조하여 천이 기울기 세기를 조정할 수 있는 복수의 출력 부하 제어 신호(EN<0:2>, /EN<0:2>)를 생성하는 제 1 프리 드라이버 제어부(105)에 대하여 설명하기로 한다. 예시한 제 1 프리 드라이버 제어부(105)는 도 2의 제 1 프리 드라이버(210)의 PVT 변화에 따라 제 1 NMOS(NM1) 구동 특성을 모니터링할 수 있다. 물론, 이에 제한되지 않고 본 발명의 일 실시예에 따른 데이터 출력 드라이버 회로는 제 2 프리 드라이버(220)의 PVT 변화에 따른 PMOS(미도시)의 구동 특성을 모니터링하는 제 2 프리 드라이버 제어부(도 1의 155 참조)를 구비함은 물론이다. 여기서는 설명의 편의상 제 1 프리 드라이버 제어부(105)만을 예시하기로 한다.
제 1 프리 드라이버 제어부(105)는 PVT 감지부(110), 전압 비교부(120) 및 출력 부하 제어 신호 생성부(130)를 포함한다.
우선, PVT 감지부(110)는 외부 전압(VDD)을 감지하여 감지된 외부 전압 신호(DET)를 제공한다. 보다 자세히 설명하면, PVT 감지부(110)는 PVT 공정 변화시 활성화되는 인에이블 신호(EN)에 응답하여 외부 전압(VDD)을 감지한다.
PVT 감지부(110)는 제 1 프리 드라이버(210)의 제 1 NMOS(NM1)와 동일한 제조 공정으로 제조된 제 2 NMOS(NM2)를 포함한다. 즉, 제 2 NMOS(NM2)는 외부 전압(VDD)을 수신하는 게이트, 내부 전압(VINT)과 연결된 드레인, 제 3 NMOS(NM3)와 연결된 소스를 포함한다. 제 3 NMOS(NM3)는 인에이블 신호(EN)를 수신하는 게이트, 제 2 NMOS(NM2)와 연결된 드레인, 접지 전압(VDDQ)와 연결된 소스를 포함한다. 여기서, 인에이블 신호(EN)는 PVT 공정 변화시 활성화되는 신호이다. 즉, PVT 공정 변화시 공정 팩터(factor)를 찾을 수 있도록, 예컨대MRS 레지스터에서 소정 구간 동안만 제공하는 신호일 수 있다. 따라서, PVT 감지부(110)는 인에이블 신호(EN)가 활성화되는 구간 동안만 외부 전압(VDD)을 감지할 수 있다. 즉, 본 발명의 일 실시예에 따른 제 1 프리 드라이버 제어부(105)는 항상 활성화되는 것이 아니라 소정 구간 동안, 예를 들어 PVT 변화시에만 동작하는 회로부일 수 있다. 이러한 PVT 감지부(110)의 제 2 NMOS(NM2)의 드레인은 외부 전압(VDD)보다 상대적으로 안정된 내부 전압(VINT)과 연결되므로, PVT 변화에 따른 제 2 NMOS(NM2)의 구동 능력의 변화를 더욱 안정적으로 모니터링할 수 있다. 한편, 내부 전압(VINT)과 제 2 NMOS(NM2) 사이에는 부하 저항(RL)이 연결된다.
도시하지 않았으나, 제 2 프리 드라이버 제어부(155)는 제 2 프리 드라이 버(220)의 풀다운 신호(dn)의 슬루 레이트에 영향을 줄 수 있는 PMOS 트랜지스터를 이용하여 접지 전압(VSS)을 감지하도록 할 수 있다. 그리하여, 데이터 출력부(도 1의 300 참조) 풀업부(Pu) 또는 풀다운부(Pdn)의 입력 슬루 레이트에 영향을 줄 수 있는 프리 드라이버(도 1의 200 참조)의 구동 트랜지스터와 동일한 공정으로 제조된 모니터링 트랜지스터를 사용한다. 이로써, PVT 변화에 더욱 동적으로(dynamic) 대응하여 풀업 신호(up) 또는 풀다운 신호(dn)의 슬루 레이트를 제어할 수 있다.
전압 비교부(120)는 감지된 외부 전압 신호(DET)를 수신하여 계수화(digitize)하여 비교 신호(com1, com2, com3)를 제공한다.
구체적으로 설명하면, 전압 비교부(120)는 감지된 외부 전압 신호(DET)와 기 설정된 저항(Rc1-Rc4)에 의해 분배되는 전압을 비교하는 복수의 비교부(121-123)를 포함한다.
비교부(121-123)는 감지된 외부 전압 신호(DET)가 기 설정된 저항(Rc1-Rc4)에 의해 분배되는 전압보다 높으면 제 1 레벨, 예컨대 하이 레벨의 비교 신호(com1-com3)를 제공한다. 여기서, 기 설정된 저항(Rc1-Rc4)은 비교 신호(com1-com3)의 계수화되는 구간을 정할 수 있도록 설정된 저항일 수 있다. 그리하여, 계수화된 구간을 나누는 기 설정된 저항(Rc1-Rc4)은 서로 동일한 값을 가질 수 있다. 한편, 비교 신호(com1-com3)가 정밀하도록 하려면 계수화되는 구간을 더욱 세분화 할 수 있다. 이에 따라, 기 설정된 저항을 더 많이 구비하여 더욱 정밀한 구간을 구현할 수 있다.
계속해서, 전압 비교부(120)를 설명하면, e 노드에 제 1 저항(Rc1)과 제 2 내지 제 4저항(Rc2-Rc4)에 의해 분배된 전압이 제공된다. 따라서, 제 1 비교부(121)는 d 노드의 감지된 외부 전압 신호(DET)와 e 노드의 전압 신호를 수신하여 비교한다. 제 1 비교부(121)는 감지된 외부 전압 신호(DET)가 d 노드의 전압 신호보다 높으면, 제 1 레벨의 하이 레벨의 비교 신호(com1)를 제공할 수 있다. 즉, PVT 변화에 따라 제 2 NMOS(NM2)의 구동 능력이 감소하여 DET 레벨이 e 노드 전압보다 높으면, 비교 결과에 따라 제 1 레벨인 하이 레벨의 비교 신호(com1)를 제공할 수 있다.
만약, 제 1 비교부(121)에 수신되는 감지된 외부 전압 신호(DET)가 e 노드의 신호보다 낮은 경우 (여기서 e 노드의 신호는 제 1 저항(Rc1)과 제 2 내지 제 4저항(Rc2-Rc4)에 의해 분배된 전압 신호), 비교 결과에 따라 제 2 레벨, 예컨대 로우 레벨의 비교 신호(com1)를 제공할 수 있다.
제 2 비교부 및 제 3 비교부(122, 123)의 동작 설명도 유사하므로 중복되는 설명은 생략하기로 한다.
출력 부하 제어 신호 생성부(130)는 이러한 비교 신호(com1-com3)를 수신하고 래치하여 복수의 출력 부하 제어 신호(EN<0:2>, /EN<0:2>)를 제공할 수 있다. 이하, 도 4를 참조하여 설명하기로 한다.
도 4를 참조하면, 출력 부하 제어 신호 생성부(130)는 버퍼부(131), 전송부(132) 및 신호 제어부(133)를 포함한다.
우선 버퍼부(131)는 제 1 내지 제 3 버퍼부(b1-b3)를 포함하며, 각 버퍼부(131-133)에서 비교 신호(com1-com3)를 수신하고 버퍼링한다.
버퍼링된 신호는 전송부(132)에 의해 전송되거나 차단될 수 있다.
전송부(132)는 제 1 내지 제 3 전송 게이트(T1-T3)를 포함하며, 각 전송 게이트(T1-T3)는 전송 게이트 인에이블 신호(SR, /SR)에 의해 제어된다. 여기서, 전송 게이트 인에이블 신호(SR, /SR)는 전술한 인에이블 신호(EN)와 마찬가지로 PVT 공정 변화를 모니터링시 활성화되되, 인에이블 신호(EN)보다 소정 시간 지연된 신호일 수 있다. 즉, PVT 감지부(110)에서 외부 전압(VDD)을 감지하고, 전압 비교부(120)에서 비교 동작을 충분히 한 후 활성화되는 신호일 수 있다.
따라서, 전송부(132)는 버퍼링되어 전송된 신호를 수신하되, 소정 구간 동안에만 제 1 내지 제 3 전송 게이트(T1-T3)를 턴온시켜 이후 슬루 레이트를 제어할 수 있는 출력 부하 제어 신호(EN<0:2>, /EN<0:2>)를 제공할 수 있다.
보다 구체적으로 설명하면, 전송부(132)는 활성화된 전송 게이트 인에이블 신호(SR, /SR)에 의해 제어되어, 제 1 내지 제 3 전송 게이트(T1-T3)가 턴온된다. 그리하여, 전송부(132)는 버퍼링된 비교 신호(com1-com3)를 신호 제어부(133)에 제공할 수 있다.
신호 제어부(133)는 버퍼링되어 제공되는 비교 신호(com1-com3)를 수신하여 래치한다. 이러한 신호 제어부(133)는 복수의 래치부(L1-L3)를 포함한다.
각 래치부(L1-L3)는 제 1 및 제 2 인버터(INV1, INV2)를 포함한다. 각 래치부(L1-L3)는 전송부(132)가 활성화되면 전송부(312)에서 제공한 신호를 수신한다. 그러나, 래치부(L1-L3)는 전송부(132)가 비활성화되면 수신한 신호를 계속 래치한다. 그리하여, 신호 제어부(133)는 래치부(L1-L3)에서 수신한 신호를 인버터(INV3) 에 의해 서로 반전된 풀업 출력 부하 제어 신호(/EN<0:2>) 또는 풀다운 출력 부하 제어 신호(EN<0:2>)로 제공할 수 있다. 이와 같이, 출력 부하 제어 신호 생성부(130)는 비교 신호(com1-com3)를 수신하여 풀업 출력 부하 제어 신호(/EN<0:2>) 또는 풀다운 출력 부하 제어 신호(EN<0:2>)로 제공한다.
도 5는 제 2 NMOS(NM2)의 구동 능력에 따라 제어되는 프리 드라이버(도 2의 210 참조)의 활성화되는 출력 부하쌍(216-218)의 개수를 나타낸 표이다.
레벨 1 내지 레벨 4는 제 2 NMOS(NM2)의 구동 능력을 나타낸 것으로서, 레벨 1 보다는 레벨 2가 구동능력이 더욱 커짐을 의미한다. 따라서, 레벨 4라는 것은 본 발명의 일 실시예에 따르면 제 2 NMOS(NM2)의 구동 능력이 상당히 큰 경우를 나타내는 것으로 예시한다. 제 2 NMOS(NM2)의 구동 능력이 클수록 제 1 레벨의 하이 레벨의 비교 신호(com1-com3)를 제공한다. 제 2 NMOS(NM2)의 구동 능력이 작을수록 제 2 레벨의 로우 레벨의 비교 신호(com1-com3)를 제공한다. 즉, PVT 변화에 따른 제 2 NMOS(NM2)의 구동 능력으로 비교 신호(com1-com3)의 신호 레벨을 제어할 수 있다. 또한 비교 신호(com1-com3)의 신호 레벨에 따라 출력 부하 제어 신호(EN<0:2>, /EN<0:2>)를 선택적으로 제어할 수 있다.
다시 말하면, PVT 변화에 대응하여 구동 능력이 작은 제 2 NMOS(NM2)라면, 제 1 프리 드라이버(도 2의 210 참조)의 제 1 NMOS(NM1)도 구동 능력이 작을 것이다. 따라서, 제 1 NMOS(NM1)의 구동 능력을 반영함에 따라, 슬루 레이트를 조정하기 위한 제 1프리 드라이버(도 2의 210 참조)의 별도의 출력 부하쌍(도 2의 216-218 참조)을 제어하지 않아도 된다. 그러나, 구동 능력이 큰 제 2 NMOS(NM2)라면 제 1 NMOS(NM1)의 구동 능력 또한 클 것이므로, 이 경우에는 제 1 프리 드라이버(도 2의 210 참조)의 제 1 NMOS(NM1)의 구동 능력에 따른 슬루 레이트를 조정하기 위하여 출력 부하쌍(도 2의 216-218 참조)을 선택적으로 활성화시킬 수 있다. 즉, 제 1 프리 드라이버(도 2의 210 참조)의 제 1 NMOS(NM1)의 구동 능력에 따라 슬루 레이트 조정을 할 수 있다.
다시 도 2 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 데이터 출력 드라이버 회로의 동작에 대하여 설명하기로 한다.
PVT 변화시 활성화되는 인에이블 신호(EN)에 의해 제 3 NMOS(NM3)가 외부 전압(VDD)을 감지하는 소정 구간 동안만 턴온된다. 그리고, 외부 전압(VDD)을 감지한 제 2 NMOS(NM2)의 구동 능력에 따라 감지된 외부 전압 신호(DET)가 노드 d에 제공될 것이다. 각 비교부(121-123)는 이러한 감지된 외부 전압 신호(DET)과 기 설정된 저항(Rc1-Rc4)에 의해 전압 분배된 각각의 전압을 수신한다.
예를 들어, 제 2 NMOS(NM2)의 구동 능력이 상당히 커서, 감지된 외부 전압 신호(DET)가 작은 경우를 예시하기로 한다. 이 경우, 제 1 비교부(121) 내지 제 3 비교부(123)에는 기 설정된 저항(Rc1-Rc4)에 의해 전압 분배된 각각의 전압값보다 작은 감지된 외부 전압 신호(DET)가 수신된다. 그러므로, 각 비교부(1210-123)의 출력값은 모두 제 2 레벨인 로우 레벨의 비교 신호(com1-com3)를 제공한다. 계속해서, 이러한 출력 부하 제어 신호 생성부(130)는 제 2 레벨인 로우 레벨의 비교 신호(com1-com3)를 수신하여, 반전된 하이 레벨의 활성화된 풀다운 출력 부하 제어 신호(EN<0:2>)를 제공한다. 또한 출력 부하 제어 신호 생성부(130)는 풀다운 출력 부하 제어 신호(EN<0:2>)와 반전된 로우 레벨의 활성화된 풀업 출력 부하 제어 신호(/EN<0:2>)를 제공한다. 따라서, 제 1 프리 드라이버(210)의 출력 부하부(215)의 출력 부하쌍(216-218)을 모두 턴온시킨다. 이로써, 제 1 프리 드라이버(210)의 구동력이 큰 제 1 NMOS(NM1)에 대한 입력된 데이터(Din)의 슬루 레이트를 상당히 조정시켜 풀업 신호(up)로 제공할 수 있다. 즉, 제 1 프리 드라이버(210)의 출력 부하부(215)의 출력 부하쌍(216-218) 모두 턴온됨으로써, 슬루 레이트가 상당히 완만해진 풀업 신호(up)를 제공할 수 있다.
만약, 제 2 NMOS(NM2)의 구동 능력이 상당히 작아서, 감지된 외부 전압 신호(DET)가 큰 경우를 예시하기로 한다. 이 경우, 제 1 비교부(121) 내지 제 3 비교부(123)에 모두 전압 분배된 전압값보다 클 것이므로 각 비교부(121-123)의 출력값은 모두 제 1 레벨인 하이 레벨의 비교 신호(com1-com3)를 제공한다. 그리하여, 이러한 출력 부하 제어 신호 생성부(130)는 하이 레벨의 비활성화된 비교 신호(com1-com3)를 수신하여, 반전된 로우 레벨의 비활성화된 풀다운 출력 부하 제어 신호(EN<0:2>)를 제공한다. 또한 출력 부하 제어 신호 생성부(130)는 풀다운 출력 부하 제어 신호(EN<0:2>)와 반전된 하이 레벨의 비활성화된 풀업 출력 부하 제어 신호(/EN<0:2>)를 제공한다. 따라서, 제 1 프리 드라이버(210)의 출력 부하부(215)의 출력 부하쌍(216-218)을 모두 턴 오프시켜 구동력이 작은 제 1 NMOS(NM1)에 대한 입력된 데이터(Din)의 슬루 레이트를 조정시켜 풀업 신호(up)로 제공할 수 있다. 즉, 각 출력 부하쌍(216-218)이 모두 턴오프됨으로써 슬루 레이트의 조정이 거의 없는 풀업 신호(up)를 제공할 수 있다.
또한, 마찬가지로 제 2 NMOS(NM2)의 구동 능력에 따라 계수화된 비교 신호(com1-com3)에 응답하여 활성화된 출력 부하쌍(216-218)의 수를 선택적으로 제어할 수 있다. 즉, 전압 비교부(120)의 비교 결과에 따라 계수화된 단위로 프리 드라이버(200)의 슬루 레이트를 조정할 수 있다.
한편, 도시하지 않았으나 제 2 프리 드라이버(220)도 이러한 출력 부하쌍을 선택적으로 제어하여 슬루 레이트를 조정할 수 있음은 당업자라면 자명하게 이해할 수 있을 것이다.
이와 같이, 본 발명의 일 실시예에 따른 데이터 출력 드라이버 회로는 프리 드라이버의 출력 신호의 슬루 레이트를 조정함으로써, PVT 변화를 반영하는 출력 데이터 신호를 제공할 수 있다.
즉, 프리 드라이버의 구동 트랜지스터와 동일한 조건으로 제조되는 트랜지스터를 모니터링용 트랜지스터로 이용함으로써, 모니터 결과에 따라 슬루 레이트를 계수화된 단위로 조정할 수 있다. 다시 말하면, 프리 드라이버의 구동 트랜지스터의 구동 능력을 동적으로 반영하는 슬루 레이트를 제어할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면 PVT 변화에 따라 외부 전압을 감지하는 트랜지스터의 구동 능력을 비교하여, 이에 따라 출력 데이터 신호의 슬루 레이트를 개선할 수 있다.
즉, 데이터 출력부에 포함된 구동 트랜지스터와 실질적으로 동일한 구동 트랜지스터를 이용하여 PVT 변화에 따라 달라지는 외부 전압을 감지하도록 한다. 감지된 외부 전압과 기 설정된 전압 값을 비교하여 비교 결과에 따라 선택적으로 출력 부하 쌍의 활성화 여부를 제어한다. 이로써, 출력 데이터 신호의 슬루 레이트를 개선할 수 있다. 간단한 외부 전압 감지 방식을 이용함으로써, PVT 변화에 따라 슬루 레이트가 제어된 출력 데이터 신호를 제공할 수 있다.

Claims (32)

  1. 외부 전압을 감지하는 트랜지스터를 구비하여 상기 외부 전압을 감지함에 따라 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호를 생성하는 프리 드라이버 제어부; 및
    상기 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호에 응답하여, 입력된 데이터에 따른 신호의 슬루 레이트(slew rate)를 조절하여 출력하는 프리 드라이버를 포함하는 데이터 출력 드라이버 회로.
  2. 제 1항에 있어서,
    상기 프리 드라이버 제어부는,
    상기 외부 전압을 감지하는 상기 트랜지스터를 포함하는 PVT 감지부;
    상기 감지된 외부 전압을 계수화하여 비교 신호를 제공하는 전압 비교부; 및
    상기 비교 신호를 수신하고 래치하여 복수의 상기 출력 부하 제어 신호를 제공하는 출력 부하 제어 신호 생성부를 포함하는 데이터 출력 드라이버 회로.
  3. 제 2항에 있어서,
    상기 PVT 감지부가 NMOS 트랜지스터를 포함하면, PVT 공정 변화시 활성화되는 인에이블 신호에 응답하여 외부 구동 전압을 감지하는 데이터 출력 드라이버 회로.
  4. 제 2항에 있어서,
    상기 PVT 감지부가 PMOS 트랜지스터를 포함하면, PVT 공정 변화시 활성화되는 인에이블 신호에 응답하여 외부 접지 전압을 감지하는 데이터 출력 드라이버 회로.
  5. 제 2항에 있어서,
    상기 전압 비교부는 상기 감지된 외부 전압과 기 설정된 저항에 의해 분배되는 전압을 비교하는 복수의 비교부를 포함하는 데이터 출력 드라이버 회로.
  6. 제 5항에 있어서,
    상기 전압 비교부는 상기 감지된 외부 전압이 상기 기 설정된 저항에 의해 분배되는 전압보다 높으면 제 1 레벨의 비교 신호를 제공하는 데이터 출력 드라이버 회로.
  7. 제 5항에 있어서,
    상기 전압 비교부는 상기 감지된 외부 전압이 상기 기 설정된 저항에 의해 분배되는 전압보다 낮으면 제 2 레벨의 비교 신호를 제공하는 데이터 출력 드라이버 회로.
  8. 제 2항에 있어서,
    상기 출력 부하 제어 신호 생성부는 상기 비교 신호의 신호 레벨과 반전된 레벨의 풀다운 출력 부하 제어 신호를 생성하는 데이터 출력 드라이버 회로.
  9. 제 2항에 있어서,
    상기 출력 부하 제어 신호 생성부는 상기 비교 신호의 신호 레벨과 동일한 신호 레벨의 풀업 출력 부하 제어 신호를 생성하는 데이터 출력 드라이버 회로.
  10. 제 8항에 있어서,
    상기 트랜지스터의 구동 능력이 클 수록 상기 비교 신호에 응답하는 활성화된 상기 풀다운 출력 부하 제어 신호 및 상기 풀업 출력 부하 제어 신호가 증가하는 데이터 출력 드라이버 회로.
  11. 제 1항에 있어서,
    상기 프리 드라이버는,
    풀업 부하부 및 풀다운 부하부를 포함하며,
    상기 각 풀업 부하부 및 풀다운 부하부는 서로 대향되어 위치하는 데이터 출력 드라이버 회로.
  12. 제 11항에 있어서,
    상기 각 풀다운 및 풀업 부하부는 각각 병렬로 연결된 복수의 스위칭부를 포 함하며,
    상기 풀다운 및 풀업 부하부의 스위칭부는 동시에 활성화 여부가 제어되는 출력 부하쌍으로서, 서로 공통 노드에 연결되는 데이터 출력 드라이버 회로.
  13. 제 12항에 있어서,
    상기 스위칭부와 직렬로 접속된 수동 소자를 포함하는 데이터 출력 드라이버 회로.
  14. 제 13항에 있어서,
    상기 수동 소자는 커패시터를 포함하는 데이터 출력 드라이버 회로.
  15. 제 11항에 있어서,
    상기 풀다운 부하부는 상기 복수의 풀다운 출력 부하 제어 신호에 응답하여 선택적으로 활성화되는 데이터 출력 드라이버 회로.
  16. 제 11항에 있어서,
    상기 풀업 부하부는 상기 복수의 풀업 출력 부하 제어 신호에 응답하여 선택적으로 활성화되는 데이터 출력 드라이버 회로.
  17. 프리 드라이버의 구동 특성을 모니터링할 수 있는 트랜지스터로 외부 전압을 감지하여, 상기 감지된 외부 전압에 따라 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호를 생성하는 프리 드라이버 제어부; 및
    상기 복수의 풀업 출력 부하 제어 신호 및 풀다운 출력 부하 제어 신호에 응답하여 상기 구동 특성에 따라 출력 부하를 가변시킴으로써, 입력된 데이터에 따른 신호의 슬루 레이트(slew rate)를 조절하여 출력하는 상기 프리 드라이버를 포함하는 데이터 출력 드라이버 회로.
  18. 제 17항에 있어서,
    상기 프리 드라이버 제어부는,
    상기 외부 전압을 감지하는 트랜지스터를 포함하는 PVT 감지부;
    상기 감지된 외부 전압을 계수화하여 비교 신호를 제공하는 전압 비교부; 및
    상기 비교 신호를 수신하고 래치하여 복수의 상기 출력 부하 제어 신호를 제공하는 출력 부하 제어 신호 생성부를 포함하는 데이터 출력 드라이버 회로.
  19. 제 18항에 있어서,
    상기 PVT 감지부가 NMOS 트랜지스터를 포함하면, PVT 공정 변화시 활성화되는 인에이블 신호에 응답하여 외부 구동 전압을 감지하는 데이터 출력 드라이버 회로.
  20. 제 18항에 있어서,
    상기 PVT 감지부가 PMOS 트랜지스터를 포함하면, PVT 공정 변화시 활성화되는 인에이블 신호에 응답하여 외부 접지 전압을 감지하는 데이터 출력 드라이버 회로.
  21. 제 18항에 있어서,
    상기 전압 비교부는 상기 감지된 외부 전압과 기 설정된 저항에 의해 분배되는 전압을 비교하는 복수의 비교부를 포함하는 데이터 출력 드라이버 회로.
  22. 제 21항에 있어서,
    상기 전압 비교부는 상기 감지된 외부 전압이 상기 기 설정된 저항에 의해 분배되는 전압보다 높으면 제 1 레벨의 비교 신호를 제공하는 데이터 출력 드라이버 회로.
  23. 제 21항에 있어서,
    상기 전압 비교부는 상기 감지된 외부 전압이 상기 기 설정된 저항에 의해 분배되는 전압보다 낮으면 제 2 레벨의 비교 신호를 제공하는 데이터 출력 드라이버 회로.
  24. 제 18항에 있어서,
    상기 출력 부하 제어 신호 생성부는 상기 비교 신호의 신호 레벨과 반전된 레벨의 풀다운 출력 부하 제어 신호를 생성하는 데이터 출력 드라이버 회로.
  25. 제 18항에 있어서,
    상기 출력 부하 제어 신호 생성부는 상기 비교 신호의 신호 레벨과 동일한 신호 레벨의 풀업 출력 부하 제어 신호를 생성하는 데이터 출력 드라이버 회로.
  26. 제 24항에 있어서,
    상기 트랜지스터의 구동 능력이 클 수록 상기 비교 신호에 응답하는 활성화된 상기 풀다운 출력 부하 제어 신호 및 상기 풀업 출력 부하 제어 신호가 증가하는 데이터 출력 드라이버 회로.
  27. 제 17항에 있어서,
    상기 프리 드라이버는,
    풀업 부하부 및 풀다운 부하부를 포함하며,
    상기 각 풀업 부하부 및 풀다운 부하부는 서로 대향되어 위치하는 데이터 출력 드라이버 회로.
  28. 제 27항에 있어서,
    상기 각 풀다운 및 풀업 부하부는 각각 병렬로 연결된 복수의 스위칭부를 포함하며,
    상기 풀다운 및 풀업 부하부의 스위칭부는 동시에 활성화 여부가 제어되는 출력 부하쌍으로서, 서로 공통 노드에 연결되는 데이터 출력 드라이버 회로.
  29. 제 28항에 있어서,
    상기 스위칭부와 직렬로 접속된 수동 소자를 포함하는 데이터 출력 드라이버 회로.
  30. 제 29항에 있어서,
    상기 수동 소자는 커패시터를 포함하는 데이터 출력 드라이버 회로.
  31. 제 27항에 있어서,
    상기 풀다운 부하부는 상기 복수의 풀다운 출력 부하 제어 신호에 응답하여 선택적으로 활성화되는 데이터 출력 드라이버 회로.
  32. 제 27항에 있어서,
    상기 풀업 부하부는 상기 복수의 풀업 출력 부하 제어 신호에 응답하여 선택적으로 활성화되는 데이터 출력 드라이버 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8446174B2 (en) 2011-03-31 2013-05-21 SK Hynix Inc. Data output circuit of semiconductor apparatus

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876133B1 (en) * 2006-09-27 2011-01-25 Cypress Semiconductor Corporation Output buffer circuit
US20090153216A1 (en) * 2007-12-12 2009-06-18 International Business Machines Corporation Io driver circuit with output stage configurable as a thevenin terminator
US8816738B2 (en) * 2008-03-18 2014-08-26 Micron Technology, Inc. Controlling slew rate performance across different output driver impedances
JP2009231891A (ja) * 2008-03-19 2009-10-08 Nec Electronics Corp 半導体装置
KR100985411B1 (ko) * 2008-12-22 2010-10-06 주식회사 하이닉스반도체 집적회로
KR100980422B1 (ko) * 2008-12-23 2010-09-07 주식회사 하이닉스반도체 반도체 집적회로의 데이터 드라이빙 장치
KR101046728B1 (ko) * 2008-12-29 2011-07-05 주식회사 하이닉스반도체 반도체 메모리에서 출력 드라이버의 제어 장치
KR101053524B1 (ko) * 2009-06-08 2011-08-03 주식회사 하이닉스반도체 반도체 버퍼 회로
KR101069733B1 (ko) 2010-07-02 2011-10-04 주식회사 하이닉스반도체 임피던스 조정 회로
KR101113332B1 (ko) 2010-09-10 2012-03-13 주식회사 하이닉스반도체 출력드라이버
KR20140146330A (ko) 2013-06-17 2014-12-26 에스케이하이닉스 주식회사 구동 장치
US9473134B2 (en) * 2014-01-28 2016-10-18 Stmicroelectronics International N.V. System and method for a pre-driver circuit
US10343423B2 (en) 2016-03-01 2019-07-09 Texas Instruments Incorporated Identification of paper media using impedance analysis
JP6195393B1 (ja) * 2016-03-23 2017-09-13 ウィンボンド エレクトロニクス コーポレーション 出力回路
KR20190093293A (ko) * 2018-02-01 2019-08-09 에스케이하이닉스 주식회사 직렬화기 및 이를 포함하는 반도체 시스템
KR20220020735A (ko) * 2020-08-12 2022-02-21 에스케이하이닉스 주식회사 드라이버 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048036A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 슬루레이트 조정이 이루어지는 반도체메모리장치의데이터출력버퍼회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5862390A (en) * 1996-03-15 1999-01-19 S3 Incorporated Mixed voltage, multi-rail, high drive, low noise, adjustable slew rate input/output buffer
US6118310A (en) * 1998-11-04 2000-09-12 Agilent Technologies Digitally controlled output driver and method for impedance matching
US6518809B1 (en) * 2001-08-01 2003-02-11 Cypress Semiconductor Corp. Clock circuit with self correcting duty cycle
US6617891B2 (en) * 2001-09-26 2003-09-09 Intel Corporation Slew rate at buffers by isolating predriver from driver
US7205786B2 (en) * 2003-04-25 2007-04-17 Stmicroelectronics Pvt. Ltd. Programmable output buffer
KR100564586B1 (ko) * 2003-11-17 2006-03-29 삼성전자주식회사 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버
KR100631941B1 (ko) * 2003-12-15 2006-10-04 주식회사 하이닉스반도체 반도체 장치용 출력 드라이버
KR100533383B1 (ko) * 2004-03-12 2005-12-06 주식회사 하이닉스반도체 출력 드라이버 회로
US20060158224A1 (en) * 2005-01-14 2006-07-20 Elite Semiconductor Memory Technology, Inc. Output driver with feedback slew rate control
KR100670653B1 (ko) * 2005-06-29 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 출력 드라이버
JP5025172B2 (ja) * 2005-09-28 2012-09-12 エスケーハイニックス株式会社 スルー−レートが制御されたオープン−ループ出力ドライバー
KR100668498B1 (ko) * 2005-11-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048036A (ko) * 2002-12-02 2004-06-07 주식회사 하이닉스반도체 슬루레이트 조정이 이루어지는 반도체메모리장치의데이터출력버퍼회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8446174B2 (en) 2011-03-31 2013-05-21 SK Hynix Inc. Data output circuit of semiconductor apparatus

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