KR100670653B1 - 반도체 소자의 출력 드라이버 - Google Patents

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Abstract

본 발명은 반도체 회로 설계 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것이다. 본 발명은 환경의 변화에 따른 슬루 레이트 변화폭이 작고 슬루 레이트 제어가 용이한 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다. 본 발명에서는 기존의 로드값 조절 방식을 배제하고, 풀업/풀다운 드라이버의 턴온/턴오프 시간을 미세 조정함으로써 슬루 레이트를 간접적으로 제어하는 방식을 채택하였다. 이를 위해 본 발명에서는 구동 제어신호의 지연시간을 조정하기 위한 딜레이 회로를 전치 드라이버의 전단에 배치하였다. 한편, 딜레이 회로에 디지털 위상 혼합 방식을 채택하면 구동 제어신호의 지연 시간의 미세 조정이 가능하며, 딜레이 제어 역시 테스트 모드 또는 퓨즈 옵션을 사용하여 쉽게 구현할 수 있다.
출력 드라이버, 슬루 레이트 조절, 딜레이 회로, 디지털 믹서, 턴온/턴오프 시간

Description

반도체 소자의 출력 드라이버{OUTPUT DRIVER IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 출력 드라이버의 회로도.
도 2는 본 발명의 일 실시예에 따른 출력 드라이버의 회로도.
도 3은 상기 도 2의 풀업 딜레이 회로의 상세 회로 구현예를 나타낸 도면.
도 4는 상기 도 3의 디지털 믹싱부의 동작을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
20: 풀업 딜레이 회로
22: 풀다운 딜레이 회로
24: 풀업 전치 드라이버
26: 풀다운 전치 드라이버
28: 메인 드라이버
본 발명은 반도체 회로 설계 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.
반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.
도 1은 종래기술에 따른 반도체 소자의 출력 드라이버의 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자의 출력 드라이버는, 전원전압단(VDD)과 출력단(OUT) 사이에 접속된 풀업 PMOS 트랜지스터(P1)와 접지전압단(VSS)과 출력단(OUT) 사이에 접속된 풀다운 NMOS 트랜지스터(N1)로 구성된 메인 드라이버(14)와, 풀업 제어신호(upz)에 응답하여 풀업 PMOS 트랜지스터(P1)의 게이트 입력단을 전치 구동하기 위한 풀업 전치 드라이버(10)와, 풀다운 제어신호(dnz)에 응답하여 풀다운 NMOS 트랜지스터(N1)의 게이트 입력단을 전치 구동하기 위한 풀다운 전치 드라이버(12)를 구비한다.
한편, 최근 반도체 소자의 동작 전압이 낮아지고 동작 속도가 빨라짐에 따라 신호 무결성(signal integrity)과 관련하여 출력 드라이버의 성능이 중요한 요소로 대두되고 있다. 이는 출력 데이터의 전압 레벨과 슬루 레이트가 주로 출력 드라이버에 의해 결정되기 때문이다. 특히, 출력 드라이버의 슬루 레이트는 채널 노이즈 측면에서 아주 중요한 요소이다.
전술한 바와 같은 종래의 출력 드라이버의 경우, 슬루 레이트 조절을 위하여 풀업 전치 드라이버(10) 및 풀다운 전치 드라이버(12)의 전/후단에 다수의 더미 캐패시터(C1, C2, C3, C4)를 접속시켜 로드값을 조절하는 방식을 사용하고 있다.
그러나, 이와 같은 방식은 환경의 변화에 따라 더미 캐패시터의 용량이 달라져 출력 드라이버의 슬루 레이트의 변화가 심하기 때문에 제어에 어려움이 따른다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 환경의 변화에 따른 슬루 레이트 변화폭이 작고 슬루 레이트 제어가 용이한 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 출력단을 구동하기 위한 메인 구동수단; 지연 제어신호에 응답하여 구동 제어신호의 지연시간을 조절하기 위한 지연수단; 및 상기 지연수단의 출력신호에 응답하여 상기 메인 구동수단의 입력단을 전치 구동하기 위한 전치 구동수단을 구비하는 반도체 소자의 출력 드라이버가 제공된다.
바람직하게, 상기 지연수단은, 구동 제어신호를 일정 시간만큼 지연시키기 위한 딜레이; 상기 지연 제어신호에 응답하여 상기 구동 제어신호와 상기 딜레이의 출력신호의 위상을 가중치를 부여하여 혼합하기 위한 디지털 믹싱부; 및 상기 디지털 믹싱부의 출력신호를 반전시켜 출력하기 위한 인버터를 구비한다.
또한, 본 발명의 다른 측면에 따르면, 출력단을 풀업 구동하기 위한 풀업 구동수단; 출력단을 풀다운 구동하기 위한 풀다운 구동수단; 풀업 지연 제어신호에 응답하여 풀업 제어신호의 지연시간을 조절하기 위한 풀업 지연수단; 풀다운 지연 제어신호에 응답하여 풀다운 제어신호의 지연시간을 조절하기 위한 풀다운 지연수단; 상기 풀업 지연수단의 출력신호에 응답하여 상기 풀업 구동수단의 입력단을 전치 구동하기 위한 풀업 전치 구동수단; 및 상기 풀다운 지연수단의 출력신호에 응답하여 상기 풀다운 구동수단의 입력단을 전치 구동하기 위한 풀다운 전치 구동수단을 구비하는 반도체 소자의 출력 드라이버가 제공된다.
본 발명에서는 기존의 로드값 조절 방식을 배제하고, 풀업/풀다운 드라이버의 턴온/턴오프 시간을 미세 조정함으로써 슬루 레이트를 간접적으로 제어하는 방식을 채택하였다. 이를 위해 본 발명에서는 구동 제어신호의 지연시간을 조정하기 위한 딜레이 회로를 전치 드라이버의 전단에 배치하였다. 한편, 딜레이 회로에 디지털 위상 혼합 방식을 채택하면 구동 제어신호의 지연 시간의 미세 조정이 가능하며, 딜레이 제어 역시 테스트 모드 또는 퓨즈 옵션을 사용하여 쉽게 구현할 수 있 다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 출력 드라이버의 회로도이다.
도 2를 참조하면, 본 실시예에 따른 출력 드라이버는, 전원전압단(VDD)과 출력단(OUT) 사이에 접속된 풀업 PMOS 트랜지스터(P11)와 접지전압단(VSS)과 출력단(OUT) 사이에 접속된 풀다운 NMOS 트랜지스터(N11)로 구성된 메인 드라이버(28)와, 풀업 딜레이 제어신호(up_control)에 응답하여 풀업 제어신호(upz)의 지연시간을 조절하기 위한 풀업 딜레이 회로(20)와, 풀다운 딜레이 제어신호(dn_control)에 응답하여 풀다운 제어신호(dnz)의 지연시간을 조절하기 위한 풀다운 딜레이 회로(22)와, 풀업 딜레이 회로(20)의 출력신호에 응답하여 풀업 PMOS 트랜지스터(P11)의 게이트 입력단을 전치 구동하기 위한 풀업 전치 드라이버(24)와, 풀다운 딜레이 회로(22)의 출력신호에 응답하여 풀다운 NMOS 트랜지스터(N11)의 게이트 입력단을 전치 구동하기 위한 풀다운 전치 드라이버(26)를 구비한다.
도 3은 상기 도 2의 풀업 딜레이 회로(20)의 상세 회로 구현예를 나타낸 도면이다.
도 3을 참조하면, 풀업 딜레이 회로(20)는, 풀업 제어신호(upz)를 일정 시간만큼 지연시키기 위한 딜레이(1)와, 풀업 딜레이 제어신호(up_control)에 응답하여 풀업 제어신호(upz)와 딜레이(1)의 출력신호의 위상을 가중치를 부여하여 혼합하기 위한 디지털 믹싱부(2)와, 디지털 믹싱부(2)의 출력신호를 반전시켜 출력하기 위한 인버터(INV)를 구비한다.
여기서, 디지털 믹싱부(2)는 풀업 제어신호(upz)를 공통 입력으로 하며 병렬연결된 다수의 인버터(제1 인버터 그룹) - 각각 풀업 딜레이 제어신호(up_control)에 의해 인에이블/디스에이블 됨 - 와, 딜레이(1)의 출력신호를 공통 입력으로 하며 병렬연결된 다수의 인버터(제2 인버터 그룹) - 각각 풀업 딜레이 제어신호(up_control)에 의해 인에이블/디스에이블 됨 - 으로 구현할 수 있다. 여기서, 제1 인버터 그룹과 제2 인버터 그룹 각각에 포함된 인버터 수는 N(N은 2 이상의 자연수)개로 동일하게 구현하는 것이 바람직하며, 풀업 딜레이 제어신호(up_control)에 의해 제1 및 제2 인버터 그룹에서 인에이블 되는 인버터의 총수는 항상 N개이다. 그리고, 제1 및 제2 인버터 그룹의 모든 인버터의 사이즈는 동일하게 설계하는 것이 바람직하다.
한편, 상기 도 2의 풀다운 딜레이 회로(22)의 구성 또한 도 3에 도시된 풀업 딜레이 회로(20)의 구성과 같은 방식으로 구현할 수 있다.
도 4는 상기 도 3의 디지털 믹싱부(2)의 동작을 설명하기 위한 파형도이다.
도 4를 참조하면, 디지털 믹싱부(2)의 제1 인버터 그룹의 공통 입력신호 'A'라 하고, 제2 인버터 그룹의 공통 입력신호를 'B'라 하자. 입력신호 B는 입력신호 A의 지연신호로서, 입력신호 A의 위상이 φ1이면 입력신호 B의 위상은 그보다 늦은 φ2이다.
만일 제1 및 제2 인버터 그룹에 각각 6개씩의 인버터가 배치되는 경우(N=6)라면, 제어신호에 의해 인에이블 되는 인버터의 수 역시 6개가 된다. 따라서, 제어신호에 의해 인에이블 되는 인버터가 제1 및 제2 인버터 그룹에 어떻게 분포하느냐에 따라 혼합 가중치가 부여된다. 예컨대, 제1 및 제2 인버터 그룹에서 각각 3개씩의 인버터가 인에이블 된 경우라면, 가중치는 동일하기 때문에 디지털 믹싱부(2)의 출력신호의 위상은 입력신호 A의 위상 φ1과 입력신호 B의 위상 φ2의 중간 위상인 (φ1+φ2)/2의 위상을 가지게 될 것이다. 또한, 제1 인버터 그룹에서 인에이블 되는 인버터의 수가 상대적으로 많으면 입력신호 A에 혼합 가중치가 부여되므로 디지털 믹싱부(2)의 출력신호의 위상은 중간 위상인 (φ1+φ2)/2보다 입력신호 A의 위상 φ1쪽에 치우친 위상을 가지게 될 것이다.
이와 같은 방식으로 풀업 제어신호(upz)의 지연시간을 미세하게 조절할 수 있으며, 위에서 언급한 N값이 클수록 더욱 정밀한 지연시간의 조절이 가능해진다.
한편, 상기와 같이 동작하는 풀업 딜레이 회로(20) 및 풀다운 딜레이 회로(22)를 구비하는 출력 드라이버는 풀업 딜레이 회로(20) 및 풀다운 딜레이 회로(22)를 통한 풀업 제어신호(upz) 및 풀다운 제어신호(dnz)의 지연시간의 미세 조절이 가능한다. 이러한 풀업 제어신호(upz) 및 풀다운 제어신호(dnz)의 지연시간 조절을 통해 풀업 PMOS 트랜지스터(P11) 및 풀다운 NMOS 트랜지스터(N11)의 턴온/턴오프 시간을 각각 독립적으로 제어할 수 있게 되며, 이는 일정 시간동안 풀업 PMOS 트랜지스터(P11) 및 풀다운 NMOS 트랜지스터(N11)가 동시에 턴온되거나 동시에 턴오프되는 구간을 시간적으로 제어할 수 있음을 의미하며, 이러한 동작으로 출력 드 라이버의 슬루 레이트를 미세하게 조절할 수 있다.
더불어, 풀업 딜레이 회로(20) 및 풀다운 딜레이 회로(22)의 지연시간을 제어하기 위한 풀업 딜레이 제어신호(up_control) 및 풀다운 딜레이 제어신호(dn_control)는 테스트 모드나 퓨즈 옵션을 사용하여 용이하게 구현할 수 있으며, 종래의 더미 캐패시터를 사용하는 로드값 조절 방식에 비해 환경의 변화에 따른 슬루 레이트 변화폭이 작고 슬루 레이트 제어가 용이하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 전술한 실시예에서는 풀업 제어신호와 풀다운 제어신호 각각에 대해 딜레이 회로를 적용함으로써 풀업 드라이버와 풀다운 드라이버의 턴온/턴오프 시간을 각각 독립적으로 제어하는 경우를 일례로 들어 설명하였으나, 딜레이 회로를 풀업측 또는 풀다운측에만 적용하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서 예시한 딜레이 회로는 제어신호로 지연시간의 제어가 가능한 다른 구성의 딜레이 회로로 구현될 수 있다.
전술한 본 발명은 출력 드라이버의 슬루 레이트 제어가 용이하고, 환경의 변화에 따른 슬루 레이트 변화폭을 줄이는 효과가 있으며, 이로 인하여 반도체 소자의 노이즈 특성을 확보하는 효과를 기대할 수 있다.

Claims (12)

  1. 출력단을 구동하기 위한 메인 구동수단;
    지연 제어신호에 응답하여 구동 제어신호의 지연시간을 조절하기 위한 지연수단; 및
    상기 지연수단의 출력신호에 응답하여 상기 메인 구동수단의 입력단을 전치 구동하기 위한 전치 구동수단
    을 구비하는 반도체 소자의 출력 드라이버.
  2. 제1항에 있어서,
    상기 지연수단은,
    구동 제어신호를 일정 시간만큼 지연시키기 위한 딜레이;
    상기 지연 제어신호에 응답하여 상기 구동 제어신호와 상기 딜레이의 출력신호의 위상을 가중치를 부여하여 혼합하기 위한 디지털 믹싱부; 및
    상기 디지털 믹싱부의 출력신호를 반전시켜 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  3. 제2항에 있어서,
    상기 디지털 믹싱부는,
    상기 구동 제어신호를 공통 입력으로 하며 병렬연결된 다수의 인버터 - 제1 인버터 그룹 - 와,
    상기 딜레이의 출력신호를 공통 입력으로 하며 병렬연결된 다수의 인버터 - 제2 인버터 그룹 - 를 구비하며,
    상기 제1 및 제2 인버터 그룹의 각 인버터는 상기 지연 제어신호에 의해 인에이블/디스에이블 되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  4. 제3항에 있어서,
    상기 제1 및 제2 인버터 그룹의 각 인버터의 사이즈는 동일하게 설정하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지연 제어신호는 테스트 모드 또는 퓨즈 옵션을 사용하여 생성하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  6. 출력단을 풀업 구동하기 위한 풀업 구동수단;
    출력단을 풀다운 구동하기 위한 풀다운 구동수단;
    풀업 지연 제어신호에 응답하여 풀업 제어신호의 지연시간을 조절하기 위한 풀업 지연수단;
    풀다운 지연 제어신호에 응답하여 풀다운 제어신호의 지연시간을 조절하기 위한 풀다운 지연수단;
    상기 풀업 지연수단의 출력신호에 응답하여 상기 풀업 구동수단의 입력단을 전치 구동하기 위한 풀업 전치 구동수단; 및
    상기 풀다운 지연수단의 출력신호에 응답하여 상기 풀다운 구동수단의 입력단을 전치 구동하기 위한 풀다운 전치 구동수단
    을 구비하는 반도체 소자의 출력 드라이버.
  7. 제6항에 있어서,
    상기 풀업 지연수단은,
    상기 풀업 제어신호를 일정 시간만큼 지연시키기 위한 제1 딜레이;
    상기 풀업 지연 제어신호에 응답하여 상기 풀업 제어신호와 상기 제1 딜레이의 출력신호의 위상을 가중치를 부여하여 혼합하기 위한 제1 디지털 믹싱부; 및
    상기 제1 디지털 믹싱부의 출력신호를 반전시켜 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  8. 제7항에 있어서,
    상기 풀다운 지연수단은,
    상기 풀다운 제어신호를 일정 시간만큼 지연시키기 위한 제2 딜레이;
    상기 풀다운 지연 제어신호에 응답하여 상기 풀다운 제어신호와 상기 제2 딜레이의 출력신호의 위상을 가중치를 부여하여 혼합하기 위한 제2 디지털 믹싱부; 및
    상기 제2 디지털 믹싱부의 출력신호를 반전시켜 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  9. 제8항에 있어서,
    상기 제1 디지털 믹싱부는,
    상기 풀업 제어신호를 공통 입력으로 하며 병렬연결된 다수의 인버터 - 제1 인버터 그룹 - 와,
    상기 제1 딜레이의 출력신호를 공통 입력으로 하며 병렬연결된 다수의 인버터 - 제2 인버터 그룹 - 를 구비하며,
    상기 제1 및 제2 인버터 그룹의 각 인버터는 상기 풀업 지연 제어신호에 의해 인에이블/디스에이블 되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  10. 제9항에 있어서,
    상기 제2 디지털 믹싱부는,
    상기 풀다운 제어신호를 공통 입력으로 하며 병렬연결된 다수의 인버터 - 제3 인버터 그룹 - 와,
    상기 제2 딜레이의 출력신호를 공통 입력으로 하며 병렬연결된 다수의 인버터 - 제4 인버터 그룹 - 를 구비하며,
    상기 제3 및 제4 인버터 그룹의 각 인버터는 상기 풀다운 지연 제어신호에 의해 인에이블/디스에이블 되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  11. 제10항에 있어서,
    상기 제1 내지 제4 인버터 그룹의 각 인버터의 사이즈는 동일하게 설정하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 풀업 지연 제어신호 및 상기 풀다운 지연 제어신호는 각각 테스트 모드 또는 퓨즈 옵션을 사용하여 생성하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
KR1020050057001A 2005-06-29 2005-06-29 반도체 소자의 출력 드라이버 KR100670653B1 (ko)

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