KR100884603B1 - 반도체소자의 버퍼장치 - Google Patents

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Abstract

본 발명은 공정 변경 시에도 버퍼 출력신호의 크로스 포인트 및 듀티 싸이클을 일정하게 유지할 수 있어 고주파 구동이 가능한 반도체소자의 버퍼장치를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 전원전압과 접지전압을 구동전원으로 인가받아 입력신호를 버퍼링하기 위한 제1 버퍼부; 복수의 구동전원신호에 따라 상기 전원전압 및 접지전압에 의한 소싱 전류 및 싱킹 전류의 공급량을 가변하여 공급하기 위한 다수의 스위칭부; 및 상기 다수의 스위칭부를 통해 공급된 상기 소싱 전류 및 상기 싱킹 전류를 이용하여 상기 제1 버퍼부의 출력신호를 버퍼링하기 위한 제2 버퍼부를 구비하는 반도체소자의 버퍼장치가 제공된다.
크로스 포인트, 듀티 싸이클, PN 비율, 로딩 저항, ODT 칼리브리션

Description

반도체소자의 버퍼장치{BUFFERING BLOCK OF SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체소자 내 버퍼장치.
도 2는 본 발명의 일 실시 예에 따른 반도체소자의 버퍼 장치의 회로도.
도 3은 도 2에 도시된 본 발명과 종래기술에 따른 반도체소자 내 버퍼장치의 출력노드에서의 아이다이아그램을 비교하여 도시한 도면.
도 4는 FS 조건에서의 본 발명과 종래기술의 출력 아이다이아그램을 비교하여 도시한 도면.
도 5는 본 발명의 제2 실시 예에 따른 반도체소자 내 버퍼장치의 블록 구성도.
* 도면의 주요 부분에 대한 부호의 설명
240 : 제1 구동전원 공급부
260 : 제2 구동전원 공급부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 공정 변경 시에도, 크로스 포인트 및 듀티 싸이클을 일정하게 유지할 수 있어, 고주파 구동이 가능한 반도체소자 내 버퍼장치에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급받게 된다.
반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.
다음에서는 이러한 신호들을 버퍼링하여 출력하기 위한 장치에 대해 도면을 참조하여 살펴보도록 한다.
도 1은 종래기술에 따른 반도체소자 내 버퍼장치이다.
도 1에 도시된 바와 같이, 종래기술에 따른 버퍼장치는 입력신호(IN)를 버퍼링하여 출력신호(OUT)로 출력하기 위한 짝수개의 인버터가 직렬 연결되어 구현된 다.
참고적으로, 출력노드에 접속된 커패시터(C1)는 출력노드에 접속되는 로드를 간략히 도시한 것이다.
한편, 랜덤 데이터를 입력신호(IN)로 인가할 때 출력노드의 신호를 아이다이아그램으로 도시할 수 있는데, 이를 통해 출력신호(OUT)가 원하는 듀티 싸이클(Duty Cycle) 및 크로스 포인트(Cross Point)를 가지는지 확인할 수 있다. 일반적으로, 50%의 듀티 싸이클과 중간 레벨(Center Level)의 크로스 포인트를 얻기 위해, 도 1에 도시된 버퍼장치 내 인버터를 이루는 PMOS트랜지스터와 NMOS트랜지스터의 싸이즈 비율(pn ratio)을 조정한다.
만약, DRAM의 출력신호(OUT)의 크로스 포인트가 틀어지게 되면, 그만큼 타이밍 마진이 줄어들기 때문에 출력신호(OUT)의 듀티 싸이클을 일정하게 유지하는 것이 매우 중요하다. 기존에는 주파수가 높지 않아 상대적으로 공정변화에 따른 듀티 싸이클 변화가 큰 문제가 되지 않았다. 따라서 별다른 조치 없이, PN 싸이즈를 최적화하여 크로싱 포인트와 듀티 싸이크를 맞추었다.
하지만, 동작 주파수가 높아지고 타이밍 마진이 점점 줄어들게 되면 이러한 방식은 더 이상 효과적이지 못하다. 특히 SF 혹은 FS와 같은 조건에서는 TT대비 서로 반대 방향으로 틀어지기 때문에 PN 싸이즈 조절만으로는 효과를 거두기가 힘들다. 다시 언급하면, 이렇게 결정된 사이즈를 통해서 SS(Slow PMOS트랜지스터-Slow NMOS트랜지스터),TT(Typical PMOS트랜지스터-Typical NMOS트랜지스터),FF(Fast PMOS트랜지스터-Fast NMOS트랜지스터) 조건에서는 만족할 만한 결과를 얻을 수 있 다. 그러나, SF(Slow PMOS트랜지스터-Fast NMOS트랜지스터) 혹은 FS(Fast PMOS트랜지스터-Slow NMOS트랜지스터) 조건에서는 PMOS트랜지스터와 NMOS트랜지스터의 특성이 서로 반대로 나타나기 때문에, 고정된 PN 비율로는 크로스 포인트를 중간 레벨에 맞출 수 없다. 특히, 종래의 경우, 짝수개의 인버터를 체인 형태로 연결 사용하여 FS/SF 공정 조건에서 그 틀어지는 정도가 상쇄되는 것을 활용하였으나, 현재와 같이 고주파의 구동이 요구되는 경우에는 상쇄되기 부족하다.
그러므로, 전술한 종래기술을 사용하는 경우, 공정의 변화 시, 버퍼 장치의 출력신호(OUT)가 갖는 듀티 싸이클 및 크로스 포인트가 영향을 받아 어긋나는 일이 발생한다. 특히, SF나 FS 조건에서는 틀어지는 정도가 심해, 고주파 구동을 보장하기가 어렵다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 공정 변경 시에도 버퍼 출력신호의 크로스 포인트 및 듀티 싸이클을 일정하게 유지할 수 있어 고주파 구동이 가능한 반도체소자의 버퍼장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압과 접지전압을 구동전원으로 인가받아 입력신호를 버퍼링하기 위한 제1 버퍼부; 복수의 구동전원신호에 따라 상기 전원전압 및 접지전압에 의한 소싱 전류 및 싱킹 전류의 공급량을 가변하여 공급하기 위한 다수의 스위칭부; 및 상기 다수의 스위칭부를 통해 공급된 상기 소싱 전류 및 상기 싱킹 전류를 이용하여 상기 제1 버퍼부의 출력신호를 버퍼링하기 위한 제2 버퍼부를 구비하는 반도체소자의 버퍼장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 반도체소자의 버퍼 장치의 회로도이다.
도 2를 참조하면, 본 발명은 전원전압(VDD)과 접지전압(VSS)을 구동전원으로 인가받아 입력신호(IN)를 버퍼링하기 위한 버퍼부(220)와, 복수의 구동전원신호(PCODE<0:N-1>, NCODE<0:N-1>)에 응답하여 전원전압(VDD)과 접지전압(VSS)의 공급량을 조절하여 제1 및 제2 구동전원(VDD_PU, VSS_PD)으로 공급하기 위한 전원공급부(240, 260)와, 버퍼부(220)의 출력을 반전하여 자신의 출력신호(OUT)로 출력하되, 제1 및 제2 구동전원(VDD_PU, VSS_PD)을 인가받아 구동되는 인버터(I1)를 구비한다.
그리고 버퍼부(220)는 전원전압과 접지전압을 인가받아 입력신호를 버퍼링하기 위해, 직렬 연결된 복수의 인버터를 포함한다.
전원공급부(240, 260)는 복수의 풀업-구동전원신호(PCODE<0:N-1>)에 응답하여 전원전압(VDD)의 공급량을 조절하여 제1 구동전원(VDD_PU)으로 공급하기 위한 제1 구동전원 공급부(240)와, 복수의 풀다운-구동전원신호(NCODE<0:N-1>)에 응답하 여 접지전압(VSS)의 공급량을 조절하여 제2 구동전원(VSS_PD)으로 출력하기 위한 제2 구동전원 공급부(260)를 포함한다.
제1 구동전원 공급부(240)는 전원전압(VDD)의 공급단과 제1 구동전원(VDD_PU)의 공급단 사이에 병렬 연결되며, 해당 풀업-구동전원신호(PCODE<0:N-1>)에 응답하여 액티브되는 제1 내지 제N PMOS트랜지스터(PM1, PM2, PM3, …)를 구비한다. 이때, 제1 내지 제N PMOS트랜지스터(PM1, PM2, PM3, …)의 싸이즈는 동일하거나, 서로 배수의 관계를 갖도록 설계할 수 있다.
제2 구동전원 공급부(260)는 제2 구동전원(VSS_PD)의 공급단과 접지전압(VSS)의 공급단 사이에 병렬 연결되며, 해당 풀다운-구동전원신호(NCODE<0:N-1>)에 응답하여 액티브되는 제1 내지 제N NMOS트랜지스터(NM1, NM2, NM3, …)를 구비한다. 이때, 제1 내지 제N NMOS트랜지스터(NM1, NM2, NM3, …)의 싸이즈는 동일하거나, 서로 배수의 관계를 갖도록 설계할 수 있다.
참고적으로, 제1 및 제2 구동전원(VDD_PU, VSS_PD)을 인가받아 구동되는 인버터(I1)를 적어도 포함하여, 버퍼부(220)의 출력신호를 버퍼링하기 위한 버퍼로 구현될 수 있다.
또한, 출력노드에 접속된 커패시터(C2)는 출력노드에 접속되는 로딩을 간략히 도시한 것이다.
또한, 도 2에 도시된 WN은 NMOS트랜지스터의 싸이즈이며, WP는 PMOS트랜지스터의 싸이즈를 나타낸다. 특히, X, WN, 및 WP는 시뮬레이션을 통해서 최적화된 값을 사용한다.
그러므로, 본 발명에 따른 반도체소자는 복수의 인버터 체인 중 적어도 하나의 인버터(I1)는 출력신호(OUT)의 크로싱 포인트 및 듀티 싸이클을 조절할 수 있는 능동형이다. 즉, 능동형 인버터(I1)는 복수의 풀업-구동전원신호(PCODE<0:N-1>)와 풀다운-구동전원신호(NCODE<0:N-1>)에 의해 조절된 구동전원(VDD_PU, VSS_PD)을 인가받는다. 따라서, 풀업-구동전원신호(PCODE<0:N-1>)와 풀다운-구동전원신호(NCODE<0:N-1>)를 통해 구동전원(VDD_PU, VSS_PD)의 공급량을 조절함으로써, 출력신호(OUT)가 갖는 크로싱 포인트 및 듀티 싸이클을 조정할 수 있다.
예를 들어, 출력신호(OUT)가 느려진 경우에는 풀업-구동전원신호(PCODE<0:N-1>) 및 풀다운-구동전원신호(NCODE<0:N-1>)의 활성화 수를 늘려주어 로딩 저항을 줄여준다. 또한, 빠른 경우에는 풀업-구동전원신호(PCODE<0:N-1>) 및 풀다운-구동전원신호(NCODE<0:N-1>)의 활성화 수를 줄여주어 로딩 저항을 늘려준다. 이와 같이, 로딩저항를 조절하여 줌으로써, 제1 및 제2 구동전원(VDD_PU, VSS_PD)을 공급하는 구동력이 조절되어 공급량이 조절된다. 참고적으로, 풀업-구동전원신호(PCODE<0:N-1>) 및 풀다운-구동전원신호(NCODE<0:N-1>)에 의해 제어받는 제1 내지 제N PMOS트랜지스터(PM1, PM2, PM3, …) 및 NMOS트랜지스터(NM1, NM2, NM3, …)가 갖는 싸이즈가 서로 다른 경우에는, 원하는 로딩 저항을 값는 PMOS트랜지스터 또는 NMOS트랜지스터만을 선택적으로 활성화할 수 있다.
이와 같이, 공정의 변화 시에도, 로딩 저항값의 조절을 통한 보상으로, 크로싱 포인트가 중간 레벨을 가지며, 50%의 듀티 싸이클을 갖도록 조정할 수 있다.
도 3은 도 2에 도시된 본 발명과 종래기술에 따른 반도체소자 내 버퍼장치의 출력노드에서의 아이다이아그램을 비교하여 도시한 도면이다. 특히, SF 조건에서의 출력 아이다이아그램을 비교한다. 참고적으로, 좌편에는 도 1에 도시된 종래기술에 따른 버퍼장치가 갖는 아이다이아그램을 도시했으며, 우편에는 도 2에 도시된 본 발명에 따른 버퍼 장치가 갖는 아이다이아그램을 도시했다.
도 3에 도시된 바와 같이, SF 조건에서 본 발명에 따른 아이다이아그램의 크로스 포인트가 종래보다 중간레벨에 가까운 것을 알 수 있다.
또한, 도 4는 FS 조건에서의 본 발명과 종래기술의 출력 아이다이아그램을 비교하여 도시한 도면이다. FS조건에서도, 본 발명에 의한 아이다이아그램(우편에 도시됨.)의 크로스포인트가 종래의 경우(도면의 좌편에 도시됨.) 보다 중간에 위치하는 것을 알 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 반도체소자 내 버퍼장치의 블록 구성도이다.
도 5를 참조하면, 제2 실시 예에 따른 본 발명은 입력신호(IN)를 버퍼링하기 위해 직렬 연결되며 전원전압(VDD)과 접지전압(VSS)을 구동전원으로 인가받는 버퍼부(220)와, 입력된 ZQ-저항값에 대응되는 복수의 풀업-구동전원신호 및 풀다운-구동전원신호(PCODE<0:N-1>, NCODE<0:N-1>)를 생성하기 위한 ZQ 칼리브레이션 블록(520)과, 복수의 풀업-구동전원신호(PCODE<0:N-1>)에 응답하여 전원전압(VDD)의 공급량을 조절하여 제1 구동전원(VDD_PU)으로 공급하기 위한 제1 구동전원 공급부(240)와, 복수의 풀다운-구동전원신호(NCODE<0:N-1>)에 응답하여 접지전압(VSS)의 공급량을 조절하여 제2 구동전원(VSS_PD)으로 출력하기 위한 제2 구동전원 공급 부(260)와, 버퍼부(220)의 출력을 반전하여 자신의 출력신호(OUT)로 출력하되, 제1 및 제2 구동전원(VDD_PU, VSS_PD)을 인가받아 구동되는 인버터(I1)를 구비한다.
여기서, ZQ 칼리브레이션 블록(520)은 ZQ패드(540)에 접속된 ZQ저항(240Ω)에 대응되는 풀업-구동전원신호(PCODE<0:N-1>) 및 풀다운-구동전원신호(NCODE<0:N-1>)를, 외부 칩셋에서 인가하는 ZQC 커맨드에 응답하여 초기 구동 시와 일정 주기 간격으로 생성하는 블록이다. 이에 관해 보다 구체적으로 언급하면, DDRⅡ 동기식 메모리 장치의 스펙에는 디디알 메모리 장치에서 데이터를 출력하는 출력부의 임피던스(impedance)를 조정할 수 있는 Off Chip Driver(이하 OCD라 함) 조정 컨트롤(calibration control)이라는 개념이 있다. OCD 조정 컨트롤은 칩셋등의 외부장치에서 데이터를 인터페이싱하는 메모리 장치의 출력드라이버에 흐르는 전압 또는 전류를 측정해서, 출력드라이의 임피던스를 현재 시스템에서 최적이 되도록 조정하는 것을 말한다. 따라서, JEDEC의 디디알Ⅱ 동기식 메모리 장치의 스펙을 만족하기 위해서는 메모리 장치의 출력드라이버에 임피던스를 조정할 수 있는 기능을 추가로 구비해야 한다. 또한, ODT(On Die Termination)라는 것도 있는데, 이것은 온다이 터미네이션이라고 해서 메모리 장치가 보드등에 집적될 때에 출력단 저항값을 조절하여 데이터 신호가 임피던스 불일치 없이 다음 칩으로 전송될 수 있도록 하는 것이다. 이와 같이, ZQC 커맨드에 응답하여 출력드라이버의 임피던스를 조정하기 위한 복수의 코드값을 생성하기 위해 추가된 블록이 ZQ 칼리브레이션 블록(520)이다. 그리고 ZQ 칼리브레이션 블록에 의해 계산된 임피던스-조정코드, 자체가 공정변화를 보상해주는 역할을 갖기 때문에, 이를 이용하여 버퍼장치 내 PN 비율을 조정할 수 있다. 예를 들어, 코드값을 이용하여, 전형적인(Typical) 조건 대비 느린 경우에서는 많은 수의 MOS 트랜지스터를 턴온 시킨다. 그리고 빠른 경우에는 작은 수의 MOS 트랜지스터를 턴온시킴으로써, 공정조건에 맞게 적절히 PN 비율이 가변되도록 한다.
그러므로, 도 5에 도시된 제2 실시 예에 따른 버퍼장치는, 도 2에 도시된 제1 실시 예와 비교하여 보면, ZQ 칼리브레이션 블록(520)를 더 포함하며, 이에 의한 출력값을 풀업-구동전원신호(PCODE<0:N-1>) 및 풀다운-구동전원신호(NCODE<0:N-1>)으로 사용한다.
그러므로, 전술한 제1 및 제2 실시 예에 따른 본 발명은 종래 SF, FS 공정조건에서 최종 출력신호(OUT)의 크로스 포인트 및 듀티 싸이클이 틀어지는 문제를, 로딩 저항을 조절할 수 있는 액티브 가변형 인버터를 더 포함하므로서 공정변화를 보상한다. 따라서, 고속동작하는 DRAM의 타이밍 마진을 확보하는 효과를 가진다.
본 발명은 공정변화에 대해 듀티 싸이클이 틀어지는 것을 막아주는 역할을 하는 회로에 대한 것으로 DRAM의 출력 드라이버쪽에서도 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 로딩 저항을 조절할 수 있는 액티브 가변형 인버터를 더 포함하므로서 공정변화를 보상하여, 일정한 크로스포인트 및 듀티싸이클을 가져, 고속동작하는 DRAM의 타이밍 마진을 확보하는 효과를 가진다.

Claims (16)

  1. 전원전압과 접지전압을 구동전원으로 인가받아 입력신호를 버퍼링하기 위한 제1 버퍼부;
    복수의 구동전원신호에 따라 상기 전원전압 및 접지전압에 의한 소싱 전류 및 싱킹 전류의 공급량을 가변하여 공급하기 위한 다수의 스위칭부; 및
    상기 다수의 스위칭부를 통해 공급된 상기 소싱 전류 및 상기 싱킹 전류를 이용하여 상기 제1 버퍼부의 출력신호를 버퍼링하기 위한 제2 버퍼부
    를 구비하는 반도체소자의 버퍼장치.
  2. 제1항에 있어서,
    상기 다수의 스위칭부는,
    복수의 풀업-구동전원신호 각각에 응답하여 상기 소싱 전류의 공급량을 가변하여 공급하기 위한 다수의 제1 스위칭부와,
    복수의 풀다운-구동전원신호 각각에 응답하여 상기 싱킹 전류의 공급량을 가변하여 공급하기 위한 다수의 제2 스위칭부를 포함하는 것을 특징으로 하는 반도체소자의 버퍼장치.
  3. 제2항에 있어서,
    상기 다수의 제1 스위칭부는 각각,
    전원전압단과 상기 제2 버퍼부 사이에 접속되며 상기 복수의 풀업-구동전원신호 중 해당 신호를 게이트 입력으로 하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 버퍼장치.
  4. 제3항에 있어서,
    상기 다수의 제1 스위칭부를 구성하는 다수의 PMOS 트랜지스터의 사이즈는 서로 동일하거나, 서로 배수의 관계를 갖는 것을 특징으로 하는 반도체소자의 버퍼장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 다수의 제2 스위칭부는 각각,
    접지전압단과 상기 제2 버퍼부 사이에 접속되며 상기 복수의 풀다운-구동전원신호 중 해당 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 버퍼장치.
  6. 제5항에 있어서,
    상기 다수의 제2 스위칭부를 구성하는 다수의 NMOS 트랜지스터의 사이즈는 서로 동일하거나, 서로 배수의 관계를 갖는 것을 특징으로 하는 반도체소자의 버퍼장치.
  7. 제6항에 있어서,
    상기 제1 버퍼부는,
    상기 입력신호를 버퍼링하기 위해 직렬 연결된 복수의 인버터를 포함하는 것을 특징으로 하는 반도체소자의 버퍼장치.
  8. 제7항에 있어서,
    상기 제2 버퍼부는,
    상기 제1 버퍼부의 출력신호를 버퍼링하기 위한 적어도 하나 이상의 인버터를 포함하는 것을 특징으로 하는 반도체소자의 버퍼장치.
  9. 제1 전원전압과 제2 전원전압을 구동전원으로 인가받아 입력신호를 버퍼링하기 위한 제1 버퍼수단;
    외부에서 인가된 ZQ-저항값에 대응되는 복수의 제1 및 제2 임피던스-조정코드를 생성하기 위한 ZQ 칼리브레이션 블록;
    상기 제1 및 제2 임피던스-조정코드에 응답하여 상기 제1 및 제2 전원전압의 공급량을 조절하여 제1 및 제2 구동전원으로 공급하기 위한 전원공급수단; 및
    상기 제1 및 제2 구동전원를 인가받고, 상기 제1 버퍼수단의 출력을 버퍼링하여 출력하기 위한 제2 버퍼수단
    을 구비하는 반도체소자.
  10. 제9항에 있어서,
    상기 ZQ-저항은 외부 패드에 접속된 240Ω 저항인 것을 특징으로 하는 반도체소자.
  11. 제10항에 있어서,
    상기 전원공급수단은,
    상기 복수의 제1 임피던스-조정코드에 응답하여 상기 제1 전원전압의 공급량을 조절하여 제1 구동전원으로 공급하기 위한 제1 구동전원 공급부와,
    상기 복수의 제2 임피던스-조정코드에 응답하여 상기 제2 전원전압의 공급량을 조절하여 제2 구동전원으로 출력하기 위한 제2 구동전원 공급부를 포함하는 것을 특징으로 하는 반도체소자.
  12. 제11항에 있어서,
    상기 제1 구동전원 공급부는,
    상기 제1 전원전압의 공급단과 상기 제1 구동전원의 공급단 사이에 병렬 연결되며, 상기 복수의 제1 임피던스-조정코드 중 해당 코드에 응답하여 액티브되는 제1 내지 제N PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체소자.
  13. 제12항에 있어서,
    상기 제1 내지 제N PMOS트랜지스터의 싸이즈는 동일하거나, 서로 배수의 관계를 갖는 것을 특징으로 하는 반도체소자.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 구동전원 공급부는,
    상기 제2 구동전원의 공급단과 상기 제2 전원전압의 공급단 사이에 병렬 연결되며, 상기 복수의 제2 임피던스-조정코드 중 해당 코드에 응답하여 액티브되는 제1 내지 제N NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체소자.
  15. 제14항에 있어서,
    상기 제1 내지 제N NMOS트랜지스터의 싸이즈는 동일하거나, 서로 배수의 관계를 갖는 것을 특징으로 하는 반도체소자.
  16. 제15항에 있어서,
    상기 제1 버퍼수단은,
    상기 입력신호를 버퍼링하기 위해 직렬 연결된 복수의 인버터를 포함하는 것을 특징으로 하는 반도체소자.
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