KR100640782B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 반도체 기억 소자의 외부에서 프로그램 가능한 신호에 의해 출력되는 데이터 신호의 슬루율을 조절할 수 있도록 함에 목적이 있다.
이를 달성하기 위한 본원의 제1 발명에 따른 슬루율 조절 장치는, 반도체 기억 소자에 있어서, 외부에서 프로그램 가능한 복수의 제어코드에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및 상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 개수를 달리함으로써 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버를 포함할 수 있다.
반도체 기억 소자, 슬루율, 데이터, 조절, 데이터 출력 버퍼

Description

반도체 기억 장치{A SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 기억 소자의 전체 블럭도.
도 2는 도 1의 데이터 출력 버퍼의 주요 구성도.
도 3은 본 발명에 따른 반도체 기억 소자의 전체 블럭도.
도 4는 도 3의 데이터 출력 버퍼 및 스루율 변조 신호 발생부의 일실시예 회로도.
도 5는 도 3의 데이터 출력 버퍼 및 스루율 변조 신호 발생부의 다른 실시예 회로도.
도 6은 도 3의 데이터 출력 버퍼 및 스루율 변조 신호 발생부의 또 다른 실시예 회로도.
* 도면의 주요 부분에 대한 설명 *
310: 데이터 출력 버퍼 311: 슬루율 변조 신호 발생부
401: 상부 프리드라이버 402: 하부 프리드라이버
403: 드라이버 404: 제어코드 논리조합부
405: 변조용 스위칭부
본 발명은 반도체 기억 소자의 데이터 출력 버퍼에 관한 기술로서, 특히 고속으로 동작하는 반도체 기억 소자의 데이터 출력 버퍼에 관한 것이다.
반도체 기억 소자는 수백만개의 메모리 셀을 포함하고 있으며, 이들 메모리 셀에 데이터를 쓰거나 혹은 씌여진 데이터를 읽기 위해 데이터를 입출력하는 것이 기본적인 기능이다. 반도체 기억 소자는 싱크로너스 디램(Synchronous DRAM)으로부터 DDR 그리고 DDR II에 이르기까지 동작을 위해 기능상 일부 변화가 있어 왔지만, 메모리 셀을 갖추고 메모리 셀을 리프레쉬 시키는 등의 기본 특징은 변하지 않았다.
향후에도 반도체 기억 소자는 위와 같은 고유의 특징을 유지한 채, 고속으로 데이터를 쓰거나 읽기 위한 기술과 원가를 절감하기 위한 기술의 개발이 모색될 것이다.
도 1은 종래기술에 따른 반도체 기억 소자의 전체 블럭도이다.
종래기술에 따른 반도체 기억 소자는 커맨드 및 어드레스 버퍼(102), 로우 디코더(103), 컬럼 디코더(104), 디램 코어(105), 데이터 입력 버퍼(107), 데이터 입력 레지스터(108), 데이터 출력 레지스터(109), 데이터 출력 버퍼(110) 등을 포 함하여 구성된다. 이들 각각의 기능에 대해서는 당해 분야에 종사하는 통상의 지식을 가진 자에게 너무나도 당연한 사항에 불과하므로 여기서는 상세히 언급하지 않기로 한다. 다만, 본 발명에 필요로 하는 구성 블럭에 대해서만 간략히 설명하기로 한다.
디램 코어(105)는 디램 메모리 셀과 메모리 셀내 저장된 데이터를 증폭하는 센스 앰프를 포함한다. 로우 디코더(103)와 컬럼 디코더(104)는 외부에서 인가되는 명령(COMMAND)과 주소(ADDRESS)에 대응하여 위치를 선택하는 기능을 수행한다. 여기서, 명령(COMMAND)이라 함은 라스 신호(RAS: Row Address Strobe), 카스 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable) 등 디램 동작에 있어서 로우 액세스(Row Access)와 컬럼 액세스(Column Access)를 담당하는 명령을 의미한다.
라스 신호(RAS)가 활성화되면서 동시에 로우 어드레스를 입력받고, 그 어드레스가 로우 디코더(103)에서 해독(디코딩)되어 복수개의 셀이 활성화되면, 디램 셀 내 저장된 작은 신호는 디램 코어(105)의 센스 앰프 동작에 의해 증폭된다. 즉, 디램 코어(105) 내 센스 앰프는 증폭된 데이터를 보존한 채 읽기 동작 혹은 쓰기 동작을 기다리는 데이터 캐시 역할을 수행한다.
읽기 동작의 경우, 카스 신호(CAS)가 활성화되면 동시에 컬럼 어드레스가 해독되어 데이터 캐시 역할을 수행 중인 센스 앰프 집단 중에서 일부 데이터를 내부 데이터 버스로 출력시킨다. 이 데이터는 데이터 출력 레지스터(109)에 저장된다. 데이터 출력 레지스터(109)에 저장된 데이터는 데이터 출력 버퍼(110)를 통해 미리 정해진 시간 후에 출력된다.
종래기술의 데이터 출력 버퍼(110)에 관한 상세 회로가 도 2에 도시되어 있다. 데이터 출력 버퍼(110)는 프리드라이버(201)와 드라이버(202)를 포함한다. 프리드라이버(201)는 출력되는 데이터의 논리상태를 확정하고, 데이터가 출력되지 않을 경우에는 드라이버(202)를 하이 임피던스 상태(Hi-Z)로 유지시킨다. 여기서 구동전원(VDDQ)은 고전압 전원이고, 접지전원(VSSQ)은 저전압 전원이다.
프리드라이버(201)의 업 데이터 입력측(UP_data)에 "L"상태값이, 다운 데이터 입력측(DN_data)에 "H"상태값이 입력되면, 드라이버(202)의 피모스 게이트에는 "H"상태가, 엔모스 게이트에는 "L"상태가 입력되므로 데이터 출력 버퍼(110)의 출력단은 "H"상태도 "L"상태도 아닌 하이 임피던스 상태(Hi-Z)를 유지하게 된다.
한편, 프리드라이버(201)의 업 데이터 입력측(UP_data)과 다운 데이터 입력측(DN_data)에 "H"상태값이 입력되면, 드라이버(202)의 피모스와 엔모스의 게이트에 "L"상태가 입력되므로 데이터 출력 버퍼(110)의 출력단에 "H"상태 데이터가 출력될 수 있다. 이와 반대로, 프리드라이버(201)의 업 데이터 입력측(UP_data)과 다운 데이터 입력측(DN_data)에 "L"상태값이 입력되면, 드라이버(202)의 피모스와 엔모스의 게이트에 "H"상태가 입력되므로 데이터 출력 버퍼(110)의 출력단에 "L"상태 데이터가 출력될 수 있다.
그리고 데이터 출력 버퍼(110)로부터 출력되는 데이터(DATA)는 외부의 입/출력 핀(106)으로 출력될 수 있다. 이 때 출력되는 신호의 기울기를 슬루율(Slew Rate)이라 한다. 슬루율은, 예를 들어, 3V/ns와 같이 표시하는데, 1ns 시간 동안 3V의 크기로 활성화되는 속도를 의미한다.
도 2에 도시된 프리드라이버(201)내 트랜지스터의 크기에 의해 슬루율이 결정된다. 슬루율은 트랜지스터의 크기 뿐만 아니라 저항 등 다양한 방식으로 결정할 수 있지만 여기서는 트랜지스터를 사용하여 설명한다.
종래기술에 따르면, 슬루율은 디램의 설계시에 결정된 고정값으로 제공되어 왔다. 그러므로 슬루율이 높으면 바운스(Bounce) 잡음에 의해 신호의 품질이 떨어지고, 슬루율이 너무 낮으면 액세스 시간의 변동 폭이 너무 커져서 역시 신호의 품질이 떨어진다. 여기서, 신호의 품질이라 함은 신호의 집적도(Signal Integrity)라 말할 수 있다. 일정한 주기 동안 신호가 출력될 때 데이터가 점유하는 시간과 데이터가 교차하는 시간이 정해지는데 신호의 집적도가 우수하다는 것은 데이터가 점유하는 시간이 상대적으로 크다는 것을 의미한다.
그런데, 종래기술에 따르면 슬루율이 디램의 설계시에 결정된 고정값으로 제공되기 때문에 디램 제품을 설계한 후에는 슬루율을 조절할 수 없다는 데에 한계가 있다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 반도체 기억 소자의 외부에서 프로그램 가능한 신호에 의해 출력되는 데이터 신호의 슬루율을 조절할 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 슬루율 조절 장치는, 반도체 기억 소자에 있어서, 외부에서 프로그램 가능한 복수의 제어코드 중 제1 논리상태를 갖는 상기 제어코드의 개수에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및 상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 개수를 달리함으로써 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버를 포함할 수 있다.
바람직하게는, 상기 슬루율 변조신호 발생부는, 상기 복수의 제어코드의 논리상태를 조합하여 출력하기 위한 제어코드 논리조합부; 및 상기 제어코드 논리조합부로부터 출력되는 제어신호를 이용하여 턴온되는 슬루율 변조용 스위칭 소자의 개수를 조절할 수 있는 슬루율 변조신호를 출력하기 위한 변조용 스위칭부를 포함할 수 있다.
바람직하게는, 상기 프리드라이버는, 접지전원과 병렬접속되는 복수의 스위칭 소자를 포함하는 상부 프리드라이버; 및 구동전원과 병렬접속되는 복수의 스위칭 소자를 포함하는 하부 프리드라이버를 포함할 수 있다.
또한, 본원의 제2 발명에 따른 슬루율 조절 장치는, 반도체 기억 소자에 있어서, 외부에서 프로그램 가능한 복수의 제어코드가 배타적으로 제1 논리상태를 가짐에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및 상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 개수를 달리함으로써 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버를 포함할 수 있다.
바람직하게는, 상기 슬루율 변조신호 발생부는, 상기 복수의 제어코드의 논리상태를 조합하여 출력하기 위한 제어코드 논리조합부; 및 상기 제어코드 논리조합부로부터 출력되는 제어신호를 이용하여 턴온되는 슬루율 변조용 스위칭 소자의 개수를 조절할 수 있는 슬루율 변조신호를 출력하기 위한 변조용 스위칭부를 포함할 수 있다.
바람직하게는, 상기 프리드라이버는, 접지전원과 병렬접속되는 복수의 스위칭 소자를 포함하는 상부 프리드라이버; 및 구동전원과 병렬접속되는 복수의 스위칭 소자를 포함하는 하부 프리드라이버를 포함할 수 있다.
또한, 본원의 제3 발명에 따른 슬루율 조절 장치는, 반도체 기억 소자에 있어서, 외부에서 프로그램 가능한 복수의 제어코드가 배타적으로 제1 논리상태를 가짐에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및 상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 크기에 따라 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버를 포함할 수 있다.
바람직하게는, 상기 슬루율 변조신호 발생부는, 상기 복수의 제어코드의 논리상태를 천이하여 출력하기 위한 제어코드 논리천이부; 및 상기 제어코드 논리천이부로부터 출력되는 제어신호를 이용하여 턴온되는 슬루율 변조용 스위칭 소자를 선택할 수 있는 슬루율 변조신호를 출력하기 위한 변조용 스위칭부를 포함할 수 있다.
바람직하게는, 상기 프리드라이버는, 접지전원과 병렬접속되는 복수의 스위칭 소자를 포함하는 상부 프리드라이버; 및 구동전원과 병렬접속되는 복수의 스위 칭 소자를 포함하는 하부 프리드라이버를 포함할 수 있다.
또한, 본원의 제4 발명에 따른 슬루율 조절 장치는, 반도체 기억 소자에 있어서, 외부에서 프로그램 가능한 복수의 제어코드와 상기 복수의 제어코드를 반전시킨 신호에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및 상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 개수를 달리함으로써 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버를 포함할 수 있다.
바람직하게는, 상기 슬루율 변조신호 발생부는, 상기 복수의 제어코드를 각각 반전시키기 위한 복수의 인버터를 포함할 수 있다.
바람직하게는, 상기 프리드라이버는, 상기 복수의 제어코드에 제어되어 상측 데이터 신호의 슬루율을 조절하기 위한 상측 프리드라이버; 및 상기 복수의 인버터의 출력에 제어되어 하측 데이터 신호의 슬루율을 조절하기 위한 하측 프리드라이버를 포함할 수 있다.
바람직하게는, 상기 상측 프리드라이버는, 직렬연결된 복수의 저항을 포함하는 제1 저항군; 및 상기 복수의 제어코드에 제어되고, 상기 제1 저항군 내 각각의 저항과 병렬결합되는 제1 스위칭 소자군을 포함할 수 있다.
또한, 본원의 제5 발명에 따른 슬루율 조절 장치는, 반도체 기억 소자에 있어서, 외부에서 프로그램 가능한 복수의 제어코드와 상기 복수의 제어코드를 반전시킨 신호에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및 상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 크기에 따라 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명에 따른 반도체 기억 소자의 전체 블럭도로서, 대부분의 구성이 도 1에 도시된 종래기술의 반도체 기억 소자와 동일하다. 다만, 슬루율 변조 신호 발생부(311)가 추가되고, 데이터 출력 버퍼(310)의 세부 구성이 상이하다. 슬루율 변조 신호 발생부(311)는 외부에서 프로그램 가능한 제어 코드에 따라 슬루율 변조 신호를 발생하게 되며, 데이터 출력 버퍼(310) 내 프리드라이버(401)는 입력되는 슬루율 변조 신호에 대응하여 턴온되는 스위치의 개수를 달리함으로써 데이터 신호의 슬루율을 조절할 수 있다. 혹은 프리드라이버(401) 내에서 턴온되는 스위치의 개수는 동일하나, 하나의 스위치가 통과시킬 수 있는 전류량을 달리함으로써 데이터 신호의 슬루율을 조절할 수도 있다. 이들에 대한 다양한 실시예들이 도 4 내지 도 6에 도시되어 있지만, 본 발명의 범위가 여기에 한정되지 않음은 물론이다.
도 4는 도 3의 데이터 출력 버퍼 및 슬루율 변조 신호 발생부에 관한 일실시예로서, 상부 및 하부 프리드라이버(401, 402)는 입력되는 슬루율 변조 신호에 대응하여 턴온되는 스위치의 개수를 달리함으로써 데이터 신호의 슬루율이 조절되는 경우이다.
본 발명의 일실시예에 따른 슬루율 변조 신호 발생부(311)는 외부에서 프로그램 가능한 제1 내지 제3 제어코드의 논리상태를 조합하여 출력하기 위한 제어코드 논리조합부(404), 제어 코드 논리조합부(404)로부터 출력되는 제어신호를 이용하여 턴온되는 슬루율 변조용 스위칭 소자의 개수를 조절할 수 있는 슬루율 변조 신호를 출력하기 위한 변조용 스위칭부(405)를 포함한다.
제어코드 논리조합부(404)는 제1 내지 제3 제어코드를 입력받기 위한 제1 노아 게이트(NOR1), 제2 및 제3 제어코드를 입력받기 위한 제2 노아 게이트(NOR2), 제3 제어코드를 반전시키기 위한 인버터(INV0)를 포함한다.
변조용 스위칭부(405)는 제1 노아 게이트(NOR1)의 출력에 따라 턴온되기 위한 제1 피모스 트랜지스터(P5), 제2 노아 게이트(NOR2)의 출력에 따라 턴온되기 위한 제2 피모스 트랜지스터(P6), 인버터(INV0)의 출력에 따라 턴온되기 위한 제3 피모스 트랜지스터(P7), 제1 노아 게이트(NOR1)의 반전 출력에 따라 턴온되기 위한 제1 엔모스 트랜지스터(N5), 제2 노아 게이트(NOR2)의 반전 출력에 따라 턴온되기 위한 제2 엔모스 트랜지스터(N6), 제3 제어코드에 응하여 턴온되기 위한 제3 엔모스 트랜지스터(N7)를 포함한다.
상부 프리드라이버(401)는 슬루율 변조 신호(a, b, c)가 활성화되는 개수에 따라 복수의 슬루율 변조용 스위칭 소자(N1, N2, N3) 중 턴온되는 개수가 달라진다.
이에 대비되는 하부 프리드라이버(402)는 슬루율 변조 신호(a', b', c')가 활성화되는 개수에 따라 슬루율 변조용 스위칭 소자(P2, P3, P4)의 턴온되는 개수가 달라진다.
예를 들어, 모드 레지스터 세트 제너레이터(MRS GEN)로부터 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)가 각각 "H"상태로 천이함에 따라 슬루율 변조 신호 발생부(311)는 슬루율 변조 신호 a와 a', b와 b', 그리고 c와 c'를 활성화된다.
본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)가 순차적으로 "H"상태로 천이하는 방식으로 입력될 수 있다. 또한, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)가 배타적으로 "H"상태로 천이하는 방식으로 입력될 수도 있다.
이와 같은 제어코드의 인가에 따라, 예를 들어, 제1 제어코드(mrs1)가 "H"상태가 되면, 변조용 스위칭부(405) 내 제1 피모스 트랜지스터(P5)가 턴온되어 상부 프리드라이버(401) 내 스위칭 소자 N1를 턴온시키고, 제1 엔모스 트랜지스터(N5)가 턴온되어 하부 프리드라이버(402) 내 스위칭 소자 P2를 턴온시킨다.
그리고, 제3 제어코드(mrs3)가 "H"상태가 되면, 변조용 스위칭부(405) 내 제1 내지 제3 피모스 트랜지스터(P5, P6, P7)가 모두 턴온되어 상부 프리드라이버(401) 내 스위칭 소자 N1, N3, N4를 모두 턴온시키고, 제1 내지 제3 엔모스 트랜지스터(N5, N6, N7)가 모두 턴온되어 하부 프리드라이버(402) 내 스위칭 소자 P2, P3, P4를 모두 턴온시킨다.
여기서, 상부 프리드라이버(401)는 접지전원측을 복수의 슬루율 변조용 스위칭 소자로 구성하는 이유는 드라이버(403) 내 피모스를 턴온시켜 출력측(OUT)에 "H"상태값을 출력시키는 데에 상부 프리드라이버(401)의 접지전원이 이용되기 때문이다. 상대적으로, 드라이버(403) 내 엔모스를 턴온시켜 출력측(OUT)에 "L"상태값을 출력시키는 데에는 하부 프리드라이버(402)의 구동전원이 이용되므로 하부 프리드라이버(402)는 구동전원측을 복수의 슬루율 변조용 스위칭 소자로 구성한다.
결국, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)의 논리상태에 따라 상부 프리드라이버(401)에서 턴온되는 스위칭 소자(N1, N3, N4)와 하부 프리드라이버(402)에서 턴온되는 스위칭 소자(P2, P3, P4)의 개수가 달라져 데이터 신호의 슬루율이 조절될 수 있다.
도 5는 도 3의 데이터 출력 버퍼 및 슬루율 변조 신호 발생부에 관한 다른 실시예로서, 대부분의 구성이 도 4의 구성과 동일하고, 다만 슬루율 변조신호 발생부(311) 내 제어코드 논리조합부(504)와 변조용 스위칭부(505)의 세부 구성이 상이하다.
본 발명의 다른 실시예에 따른 제어코드 논리조합부(504)는 제1 제어코드(mrs1)를 반전시키기 위한 제1 인버터(INV1), 제2 제어코드(mrs2)를 반전시키기 위한 제2 인버터(INV2), 제3 제어코드(mrs3)를 반전시키기 위한 제3 인버터(INV3)를 포함한다.
그리고, 본 발명의 다른 실시예에 따른 변조용 스위칭부(505)는 제1 인버터(INV1)의 출력에 따라 턴온되기 위한 제1 피모스 트랜지스터(P5), 제2 인버터(INV2)의 출력에 따라 턴온되기 위한 제2 피모스 트랜지스터(P6), 제3 인버터(INV3)의 출력에 따라 턴온되기 위한 제3 피모스 트랜지스터(P7), 제1 제어코드(mrs1)에 응하여 턴온되기 위한 제1 엔모스 트랜지스터(N5), 제2 제어코드(mrs2)에 응하여 턴온되기 위한 제2 엔모스 트랜지스터(N6), 제3 제어코드(mrs3)에 응하여 턴온되기 위한 제3 엔모스 트랜지스터(N7)를 포함한다.
한편, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)가 순차적으로 "H"상태로 천이하는 방식으로 입력될 수 있다. 이 경우에는 상부 및 하부 프리드라이버(501, 502) 내 스위칭 소자의 크기를 동일하게 할 필요가 있다.
이 경우에는, 상부 프리드라이버(501)에서 변조용 스위칭부(505)로부터 출력되는 슬루율 변조 신호(a, b, c)가 활성화되는 개수에 따라 복수의 슬루율 변조용 스위칭 소자(N1, N2, N3) 중 턴온되는 개수가 달라지며, 이는 도 4의 일실시예에서의 동작과 동일하다.
하부 프리드라이버(502) 또한, 도 4의 일실시예에서의 동작과 동일하게, 변조용 스위칭부(505)로부터 출력되는 슬루율 변조 신호(a', b', c')가 활성화되는 개수에 따라 복수의 슬루율 변조용 스위칭 소자(P2, P3, P4) 중 턴온되는 개수가 달라진다.
한편, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)가 배타적으로 "H"상태로 천이하는 방식으로 입력될 수도 있다. 이 경우에는 상부 프리드라이버(501) 내 스위칭 소자의 크기를 각기 다르게 할 필요가 있다. 하부 프리드라이버(502) 내 스위칭 소자의 크기 또한 각기 다르게 할 필요가 있다.
도 6은 도 3의 데이터 출력 버퍼 및 슬루율 변조 신호 발생부에 관한 또 다른 실시예이다.
본 실시예에 따르면, 슬루율 변조신호 발생부(311)를 3개의 인버터만으로 간단하게 구성할 수 있다. 그리고, 상부 프리드라이버(601) 내 상부 슬루율 조절부(604)는 데이터 신호의 슬루율을 결정할 수 있는 직렬연결된 복수의 저항(R1, R2, R3)을 포함하고, 하부 프리드라이버(602) 내 하부 슬루율 조절부(605)는 데이터 신호의 슬루율을 결정할 수 있는 직렬연결된 복수의 저항(R4, R5, R6)을 포함한다.
여기서, 상부 슬루율 조절부(604) 내 직렬연결된 저항(R1, R2, R3) 각각은, 도 6에 도시된 바와 같이, 슬루율 변조신호 발생부(311)로부터 출력되는 슬루율 변조신호(a, b, c)에 의해 제어되는 스위칭 소자(N3, N4, N5)와 개별적으로 병렬결합된다.
상부 프리드라이버(601)의 동작을 간단히 설명하면, 당업자에게 자명하게 이해될 수 있듯이, 스위칭 소자(N3, N4, N5)의 스위칭에 따라 상부 프리드라이버(601) 내 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1) 사이의 저항값이 결정된다. 즉, 저항값이 커지면 슬루율이 낮아지고, 저항값이 작아지면 슬루율이 높아지게 된다.
저항값을 달리하는 방법으로는 다양한 방식이 고려될 수 있을 것이다. 일실시예에 따르면, 우선, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)를 순차적으로 "H"상태로 천이시키는 방식을 고려할 수 있다. 이는 상부 슬루율 조절부(604) 내 직렬연결된 저항(R1, R2, R3) 각각의 크기를 동일하게 구현함으로써 가능하다. 예를 들어, 제1 제어코드(mrs1)만 턴온되는 경우, 상부 프리드라이버(601) 내 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1) 사이의 저항값은 R2 + R3이다. 한편, 제1 내지 제3 제어코드(mrs1, mrs2, mrs3)가 턴온되는 경우, 상부 프리드라이버(601) 내 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1) 사이의 저항값은 0이므로, 별도의 별도의 직렬 저항을 추가하거나 이 때에는 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1) 자체에 존재하는 저항에 의존하게 할 수 있다.
다른 실시예에 따르면, 제1 내지 제3 코드(mrs1, mrs2, mrs3)를 배타적으로 "H"상태로 천이시키는 방식을 고려할 수 있다. 이는 상부 슬루율 조절부(604) 내 직렬연결된 저항(R1, R2, R3) 각각의 크기를 상이하게 구현함으로써 가능하다. 예를 들어, 제1 제어코드(mrs1)가 턴온되는 경우, 상부 프리드라이버(601) 내 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1) 사이의 저항값은 R2 + R3이다. 혹은 제2 제어코드(mrs2)가 턴온되는 경우, 상부 프리드라이버(601) 내 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1) 사이의 저항값은 R1 + R3이다. 이와 같이 저항값의 크기를 다르게 함으로써 그들의 조합 또한 상이하게 할 수 있을 것이다.
하부 슬루율 조절부(605)의 구성 및 동작 또한, 상부 슬루율 조절부(604)의 그것과 유사하므로 생략하기로 한다.
한편, 본 발명의 실시예들에 따르면, 상부 프리드라이버(601)와 하부 프리드라이버(602)에서는 슬루율 변조 신호를 이용하는 스위칭 소자를 각각 3개씩 사용하고 있으나, 본 발명의 범위가 여기로 제한되지 않음은 물론이다. 즉, 필요에 따라 이 보다 더 적거나 많은 스위칭 소자를 사용할 수 있다.
그리고, 본 발명의 실시예들에 따르면, 제1 내지 제3 제어코드가 모드 레지스터 세트 제너레이터(MRS GEN)로부터 출력되고 있으나, 이 또한 실시예에 불과할 뿐이다. 즉, 제어코드는 외부의 칩셋으로부터 인가될 수도 있고, 혹은 중앙처리장치(CPU)로부터 직접 인가될 수도 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 반도체 기억 소자가 공정상의 차이나 고속화 등에 따라 데이터 출력 신호의 품질이 고르지 못할 경우에도 외부에서 프로그램 가능한 신호에 의해 데 이터 출력 신호의 슬루율을 소프트웨어적으로 조절할 수 있기 때문에 최적의 신호 품질을 얻을 수 있는 효과가 있다.

Claims (32)

  1. 삭제
  2. 삭제
  3. 데이터 신호에 응답하여 풀업 구동신호를 발생시키기 위한 제1 프리 드라이버 - 자신의 풀다운 경로를 이루는 다수의 풀다운 수단을 구비함 - ;
    상기 데이터 신호에 응답하여 풀다운 구동신호를 발생시키기 위한 제2 프리 드라이버 - 자신의 풀업 경로를 이루는 다수의 풀업 수단을 구비함 - ;
    상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 데이터 출력단을 풀업/풀다운 구동하기 위한 최종 드라이버;
    외부로부터 인가되는 다수의 제어코드의 논리상태를 조합하기 위한 제어코드 논리조합부; 및
    상기 제어코드 논리조합부의 출력신호에 응답하여 상기 데이터 신호를 상기 다수의 풀다운 수단 및 상기 다수의 풀업 수단에 선택적으로 전달하기 위한 변조용 스위칭부를 구비하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 프리 드라이버 내의 상기 다수의 풀다운 수단 및 상기 다수의 풀업 수단은 각각 동일한 풀다운 구동력 및 풀업 구동력을 가지는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제어코드 논리조합부는,
    제1 내지 제3 제어코드를 입력으로 하는 제1 노아 게이트;
    상기 제2 및 제3 제어코드를 입력받기 위한 제2 노아 게이트; 및
    상기 제3 제어코드를 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 변조용 스위칭부는,
    상기 제1 노아 게이트의 출력신호에 제어 받는 제1 피모스 트랜지스터;
    상기 제2 노아 게이트의 출력신호에 제어 받는 제2 피모스 트랜지스터;
    상기 인버터의 출력신호에 제어 받는 제3 피모스 트랜지스터;
    상기 제1 노아 게이트의 출력신호의 반전신호에 제어 받는 제1 엔모스 트랜지스터;
    상기 제2 노아 게이트의 출력신호의 반전신호에 제어 받는 제2 엔모스 트랜지스터; 및
    상기 제3 제어코드에 제어 받는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제4항에 있어서,
    상기 제어코드 논리조합부는,
    제1 제어코드를 반전시키기 위한 제1 인버터;
    제2 제어코드를 반전시키기 위한 제2 인버터; 및
    제3 제어코드를 반전시키기 위한 제3 인버터를 구비하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 변조용 스위칭부는,
    상기 제1 인버터의 출력신호에 제어 받는 제1 피모스 트랜지스터;
    상기 제2 인버터의 출력신호에 제어 받는 제2 피모스 트랜지스터;
    상기 제3 인버터의 출력신호에 제어 받는 제3 피모스 트랜지스터;
    상기 제1 제어코드에 제어 받는 제1 엔모스 트랜지스터;
    상기 제2 제어코드에 제어 받는 제2 엔모스 트랜지스터; 및
    상기 제3 제어코드에 제어 받는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 삭제
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  11. 삭제
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  19. 삭제
  20. 삭제
  21. 반도체 기억 소자에 있어서,
    외부에서 프로그램 가능한 복수의 제어코드와 상기 복수의 제어코드를 반전시킨 신호에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및
    상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 개수를 달리함으로써 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버
    를 포함하는 반도체 기억 장치.
  22. 제21항에 있어서, 상기 슬루율 변조신호 발생부는,
    상기 복수의 제어코드를 각각 반전시키기 위한 복수의 인버터
    를 포함하는 반도체 기억 장치.
  23. 제22항에 있어서, 상기 프리드라이버는,
    상기 복수의 제어코드에 제어되어 상측 데이터 신호의 슬루율을 조절하기 위한 상측 프리드라이버; 및
    상기 복수의 인버터의 출력에 제어되어 하측 데이터 신호의 슬루율을 조절하기 위한 하측 프리드라이버
    를 포함하는 반도체 기억 장치.
  24. 제23항에 있어서, 상기 상측 프리드라이버는,
    직렬연결된 복수의 저항을 포함하는 제1 저항군; 및
    상기 복수의 제어코드에 제어되고, 상기 제1 저항군 내 각각의 저항과 병렬결합되는 제1 스위칭 소자군
    을 포함하는 반도체 기억 장치.
  25. 제24항에 있어서, 상기 제1 저항군 내 복수의 저항은 전기적으로 동일한 크기를 갖는 반도체 기억 장치.
  26. 제25항에 있어서, 상기 하측 프리드라이버는,
    직렬연결된 복수의 저항을 포함하는 제2 저항군; 및
    상기 복수의 인버터의 출력에 제어되고, 상기 제2 저항군 내 각각의 저항과 병렬결합되는 제2 스위칭 소자군
    을 포함하는 반도체 기억 장치.
  27. 반도체 기억 소자에 있어서,
    외부에서 프로그램 가능한 복수의 제어코드와 상기 복수의 제어코드를 반전시킨 신호에 따라 슬루율 변조 신호를 발생하기 위한 슬루율 변조신호 발생부; 및
    상기 슬루율 변조신호에 대응하여 턴온되는 스위칭 소자의 크기에 따라 데이터 신호의 슬루율을 조절할 수 있는 프리드라이버
    를 포함하는 반도체 기억 장치.
  28. 제27항에 있어서, 상기 슬루율 변조신호 발생부는,
    상기 복수의 제어코드를 각각 반전시키기 위한 복수의 인버터
    를 포함하는 반도체 기억 장치.
  29. 제27항에 있어서, 상기 프리드라이버는,
    상기 복수의 제어코드에 제어되어 상측 데이터 신호의 슬루율을 조절하기 위한 상측 프리드라이버; 및
    상기 복수의 인버터의 출력에 제어되어 하측 데이터 신호의 슬루율을 조절하기 위한 하측 프리드라이버
    를 포함하는 반도체 기억 장치.
  30. 제29항에 있어서, 상기 상측 프리드라이버는,
    직렬연결된 복수의 저항을 포함하는 제1 저항군; 및
    상기 복수의 제어코드에 제어되고, 상기 제1 저항군 내 각각의 저항과 병렬결합되는 제1 스위칭 소자군
    을 포함하는 반도체 기억 장치.
  31. 제30항에 있어서,
    상기 제1 저항군 내 복수의 저항은 전기적으로 서로 다른 크기를 갖는 반도체 기억 장치.
  32. 제31항에 있어서, 상기 하측 프리드라이버는,
    직렬연결된 복수의 저항을 포함하는 제2 저항군; 및
    상기 복수의 인버터의 출력에 제어되고, 상기 제2 저항군 내 각각의 저항과 병렬결합되는 제2 스위칭 소자군
    을 포함하는 반도체 기억 장치.
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