JP4916699B2

JP4916699B2 - Ｚｑキャリブレーション回路及びこれを備えた半導体装置

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Publication number: JP4916699B2
Application number: JP2005309416A
Authority: JP
Inventors: 正行中村; 秀之余公
Original assignee: Hitachi ULSI Systems Co Ltd; Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd; Hitachi Solutions Technology Ltd
Priority date: 2005-10-25
Filing date: 2005-10-25
Publication date: 2012-04-18
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Description

本発明は半導体装置に関し、特に出力回路のインピーダンスを調整するＺＱキャリブレーション回路及びこれを備えた半導体装置に関する。

最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。これらの超高速データ転送を達成するため、データ信号は小振幅化され、さらに半導体装置間の伝送路のインピーダンス及び半導体装置の出力回路の出力インピーダンスを整合させている。インピーダンスを整合させ、小振幅のデータ信号に歪を与えることなく伝送することでデータ転送を高速化している。もし半導体装置間の伝送路インピーダンスと、半導体装置の出力インピーダンスとが整合していないときには、伝送中にデータ波形が鈍り、オーバーシュート又はアンダーシュートを生じることで高速データ転送が出来なくなる。

このように、伝送路のインピーダンスと出力回路の出力インピーダンスとを整合させるため、半導体装置の出力インピーダンスを調整して、伝送路のインピーダンスに整合させる必要がある。半導体装置の出力インピーダンスの調整は、通常キャリブレーション回路を用いて行われる。例えば半導体装置には、ＺＱキャリブレーション用端子としてＺＱピンを備え、外部からＺＱキャリブレーションコマンド（ＺＱＣＳ，ＺＱＣＬ）が入力されることになる。この外部ＺＱキャリブレーションコマンド（ＺＱＣＳ、ＺＱＣＬ）が入力されると、コマンドで規定された一定期間内でＺＱキャリブレーション動作が行われる。ＺＱキャリブレーション動作中は、出力回路が使用できないことからチップへのアクセスが禁止され、次のコマンドは入力されない。従って、このコマンドで規定された期間中はＺＱキャリブレーション用の期間であり、この期間中にＺＱキャリブレーションを完了させる必要がある。

この一定期間は、（ｔＺＱｉｎｉｔ＝５１２＊ｔＣＫ、ｔＺＱＣＳ＝６４＊ｔＣＫ、ｔＺＱｏｐｅｒ＝２５６＊ｔＣＫ）と定められている。ここでｔＣＫはクロックの周期であり、これらの規格はクロック数として規定されている。このＡＣスペックでは、電源投入後のイニシャル期間中に実施するＺＱキャリブレーション期間ｔＺＱｉｎｉｔ＝５１２＊ｔＣＫと規定されている。電源投入されイニシャル期間が終了した後では、入力されるコマンドによりそれぞれ規定されている。外部ＺＱキャリブレーションコマンド（ＺＱＣＳ）を入力された場合にはｔＺＱＣＳ＝６４＊ｔＣＫ、外部ＺＱキャリブレーションコマンド（ＺＱＣＬ）を入力された場合にはｔＺＱｏｐｅｒ＝２５６＊ｔＣＫ、とそれぞれ規定されている。

電源投入時には、長時間かけてインピーダンス調整を実施することが可能である。一方イニシャル期間終了後のＺＱキャリブレーション期間（６４＊ｔＣＫ、２５６＊ｔＣＫ）は短い規定となっている。その理由は、電源投入時のＺＱキャリブレーションで調整したインピーダンスを次のＺＱキャリブレーションから開始することで、より短い期間で調整が可能であることから決定されている。更にＺＱキャリブレーション期間が短いことで、チップアクセス禁止の期間を短くすることが可能である。その短時間のＺＱキャリブレーション（ｔＺＱＣＳ，ｔＺＱｏｐｅｒ）の使用方法としては、ある程度の頻度で実施することを想定している。デバイス変動も少ない状況、具体的に言えば、リフレッシュサイクルなどに合わせて実施すれば、パフォーマンスを落とさずにＺＱキャリブレーション（ｔＺＱＣＳ）の実行が可能である。

しかしながら、インピーダンスはデバイスの置かれている状況（動作モード、電源電圧、温度）によって変化するものである。つまり、セルフリフレッシュなどが長期間実施されていた場合などは、その後に短時間のＺＱキャリブレーション（ｔＺＱＣＳ，ｔＺＱｏｐｅｒ）を実施してもインピーダンスが調整されている保証は無い。図６に示すようにセルフリフレッシュ終了後のＤＬＬロック期間（ｔＤＬＬＫ＝５１２＊ｔＣＫ）を利用しても、インピーダンスが調整されている保証は無い。ＡＣスペックに準拠した場合、つまり、ＺＱキャリブレーションコマンドを入力された後、且つ短時間のＺＱキャリブレーション（ｔＺＱＣＳ，ｔＺＱｏｐｅｒ）を実施することでインピーダンスが調整されている可能性は難しい。

ＺＱキャリブレーションコマンドが入力された時点での出力インピーダンスと、ＺＱキャリブレーション結果が近似（または一致）していれば、短期間でＺＱキャリブレーション動作は終了する。一方インピーダンスと、ＺＱキャリブレーション結果に相違がある場合には規定ＺＱキャリブレーション期間内に終了しない虞がある。インピーダンスマッチングが上手く終了しない場合には、伝送路インピーダンスと、半導体装置の出力インピーダンスとが整合しなくなる。この場合には、伝送中のデータ波形が鈍り、オーバーシュート又はアンダーシュートを生じることで高速データ転送が出来なくなるという問題がある。

これらのＺＱキャリブレーション動作や半導体記憶装置のリフレッシュに関しては、下記の文献がある。特許文献１（特開２００２−０２６７１２号公報）においては、外付け終端抵抗にマッチングさせることで、出力回路のスルーレートを調整している。特許文献２（特開平０８−３３５８７１号公報）においては、外部制御信号によりスイッチングトランジスタをオン・オフさせることでインピーダンスを調整している。特許文献３（特開２００５−０６５２４９号公報）においては、１つの外部抵抗を用いて入力端子の終端抵抗、出力回路のインピーダンスを調整している。また特許文献４（特表２００５−５０６６４７号公報）には、自動リフレッシュ中は入力バッファをディセーブル状態とし、さらに自動リフレッシュ終了後に低電力プリチャージとすることで低電力化される半導体記憶装置が記載されている。

特開２００２−０２６７１２号公報特開平０８−３３５８７１号公報特開２００５−０６５２４９号公報特表２００５−５０６６４７号公報

ＺＱキャリブレーションコマンドが入力された時点でのインピーダンスと、ＺＱキャリブレーション結果に相違がある場合には、規定されたＺＱキャリブレーション期間内に終了しない虞がある。この場合には、伝送路のインピーダンスと、半導体装置の出力インピーダンスとが整合しなくなる。その結果、伝送中のデータ波形が鈍り、オーバーシュート又はアンダーシュートを生じることで高速データ転送が出来なくなるという問題がある。上記した特許文献には、これらの問題に対する意識がなく、何の記載もない。

本発明の課題は，上記した問題に鑑み、半導体装置の動作中にＺＱキャリブレーション動作を自動的に追加し、インピーダンスの調整回数を増やし、より正確に行わせるものである。具体的にはセルフリフレッシュ終了時点に、ＺＱキャリブレーションコマンドを発生させ、ＺＱキャリブレーション動作を追加し、より正確にインピーダンスを調整する。ＺＱキャリブレーション動作を自動的に追加することで伝送路のインピダンスと半導体装置の出力インピーダンスとをより正確に整合するＺＱキャリブレーション回路及びこれらのＺＱキャリブレーション回路を備え、高速データ転送可能な半導体装置を提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明のＺＱキャリブレーション回路は、ＺＱキャリブレーション端子と、前記ＺＱキャリブレーション端子に接続されるプルアップ回路と、を備え、前記プルアップ回路は、外部から入力されるＺＱキャリブレーションコマンドによってＺＱキャリブレーション動作を行い、さらに、セルフリフレッシュ用コマンドでも前記ＺＱキャリブレーション動作を行うことを特徴とする。

本発明のＺＱキャリブレーション回路は、前記プルアップ回路のＺＱキャリブレーション動作結果に応じてＺＱキャリブレーション動作を行うプルダウン回路を更に備え、前記プルダウン回路は、前記プルアップ回路のＺＱキャリブレーション動作終了後にＺＱキャリブレーション動作を行うことを特徴とする。

本発明のＺＱキャリブレーション回路において、前記ＺＱキャリブレーション以外のコマンドとはセルフリフレッシュ用コマンドであることを特徴とする。

本発明のＺＱキャリブレーション回路において、前記セルフリフレッシュ用コマンドによるＤＬＬロック期間に、ＺＱキャリブレーション動作を並行して実施することを特徴とする。

本発明のＺＱキャリブレーション回路は、ＺＱキャリブレーション端子に接続された第１プルアップ回路と、第２のプルアップ回路とプルダウン回路からなるレプリカバッファと、第１及び第３の制御信号が入力される第１のカウンタと、第２及び第４の制御信号が入力される第２のカウンタと、基準電位と前記ＺＱキャリブレーション端子の電位とを比較する第１のコンパレータと、前記基準電位と前記レプリカバッファの接点の電位とを比較する第２のコンパレータと、を備え、ＺＱキャリブレーションコマンドにより前記第１及び第２の制御信号を生成し、第１のＺＱキャリブレーション動作を行い、セルフリフレッシュコマンドにより前記第３及び第４の制御信号を生成し、第２のＺＱキャリブレーション動作を行うことを特徴とする。

本発明のＺＱキャリブレーション回路において、前記第１のプルアップ回路と、前記第１のカウンタと、前記第１のコンパレータとによりプルアップ側のＺＱキャリブレーション動作を行い、その後前記レプリカバッファと、前記第２のカウンタと、前記第２のコンパレータとによりプルダウン側のＺＱキャリブレーション動作を行うことを特徴とする。

本発明の半導体装置は、上記したいずれか１つに記載されたＺＱキャリブレーション回路を搭載したことを特徴とする。

本発明のＺＱキャリブレーション回路は、外部から入力されるＺＱキャリブレーションコマンド以外のコマンドからＺＱキャリブレーションコマンドを生成してＺＱキャリブレーション動作を追加実施する。ＺＱキャリブレーション動作を追加実施することで、ＺＱキャリブレーション回数が増加し、インピーダンスの整合がより正確に、短期間で行える効果が得られる。このコマンドとしては、セルフリフレッシュコマンドがより好ましい。セルフリフレッシュ後に自動的にＺＱキャリブレーション動作を行うＺＱキャリブレーション回路が得られる。これらのＺＱキャリブレーション回路を備え、高速データ転送可能な半導体装置が得られる。

本発明の最良の形態について、図１〜５を参照して詳細に説明する。図１には本発明によるＺＱキャリブレーション動作のタイミングチャート図を示す。図２にＺＱキャリブレーション回路図、図３にプルアップ回路図、図４にプルダウン回路図を示す。図５にはＺＱキャリブレーション動作のタイミングチャート図を示す。本発明のＺＱキャリブレーション回路は、図１に示すように、セルフリフレッシュ終了後に自動的にＺＱキャリブレーションを実施する。外部からのＺＱキャリブレーションコマンドが入力されていなくても、セルフリフレッシュ終了後に自動的にＺＱキャリブレーションを実施する。セルフリフレッシュ終了後のＤＬＬロックサイクル内（ｔＤＬＬＫ＝５１２＊ｔＣＫ）にＺＱキャリブレーション（ｔＤＱｏｐｅｒ＝２５６＊ｔＣＫ）を並行して実施するものである。

図２に示すＺＱキャリブレーション回路は半導体装置に内蔵され、プルアップ回路３０１、３０２、プルダウン回路３０３、カウンタ３０４、３０５、コンパレータ３０６、３０７、抵抗３０８、３０９で構成される。このＺＱキャリブレーション回路からのインピーダンス制御信号ＤＲＺＱは出力回路に供給される。インピーダンス制御信号ＤＲＺＱＰ（ＤＲＺＱＰ１〜ＤＲＺＱＰ５）は、出力回路の最終段負荷側を構成するトランジスタのゲート制御信号として出力される。インピーダンス制御信号ＤＲＺＱＮ（ＤＲＺＱＮ１〜ＤＲＺＱＮ５）は、出力回路の最終段ドライバー側を構成するトランジスタのゲート制御信号として出力される。それぞれの出力回路の負荷側、ドライバー側のインピーダンスを最適な値に設定する。

本発明のＺＱキャリブレーション回路の基本構成は、本出願人の先願（特願２００５−０１１２７２）と同様である。先願とはカウンタ３０４，３０５にカウンタ制御信号ＳＥＬＦＥＸ１、２が追加入力された点が異なる。カウンタ制御信号ＳＥＬＦＥＸ１、２は制御信号ＡＣＴ１，２と同様の働きをする。カウンタ３０４は制御信号ＳＥＬＦＥＸ１が入力された場合にもカウント動作を開始し、負荷側のＺＱキャリブレーション動作を実施する。同様にカウンタ３０５は制御信号ＳＥＬＦＥＸ２が入力された場合にもカウント動作を開始し、ドライバー側のＺＱキャリブレーション動作を実施する。他の構成については、先願と同じである。ここでは例えば、プルアップ回路３０１，３０２、及びプルダウン回路３０３はインピーダンス調整用トランジスタを５個並列したトランジスタで構成する。カウンタ３０４，３０５は５ビット構成であるとする。

半導体装置のＺＱキャリブレーション用ピンＺＱは外部抵抗Ｒにより接地電位ＧＮＤと接続される。ＺＱキャリブレーション用ピンＺＱと電源電位ＶＤＤの間にプルアップ回路３０１が設けられる。従ってＺＱキャリブレーション用ピンＺＱはプルアップ回路３０１により電源電位ＶＤＤに、外部抵抗Ｒにより接地電位ＧＮＤに接続される。このＺＱキャリブレーション用ピンＺＱの電位を電源電位の半分ＶＤＤ／２になるように調整することで、プルアップ回路のインピーダンスを外部抵抗Ｒと等しくする。抵抗３０８と抵抗３０９は電源電位ＶＤＤと接地電位ＧＮＤ間に直列接続され、２つの抵抗の接続点から基準電位Ｖｒｅｆを出力する基準電位発生回路である。ここでは例えば基準電位Ｖｒｅｆとして、ＶＤＤ／２を発生する。

コンパレータ３０６は、入力されたＺＱキャリブレーション用ピンＺＱの電位と基準電位Ｖｒｅｆとを比較判定し、出力ＣＯＭＰ１を出力する。制御信号ＡＣＴ１または制御信号ＳＥＬＦＥＸ１が活性化されることによりカウンタ３０４は、コンパレータ３０６の出力ＣＯＭＰ1に従いカウント動作を開始する。カウンタ３０４からの出力であるインピーダンス制御信号ＤＲＺＱＰ（ＤＲＺＱＰ１〜ＤＲＺＱＰ５）によりプルアップ回路のトランジスタを導通／非導通とすることでインピーダンスを調整する。

カウンタ３０４はオールハイレベル（１１１１１）に初期設定されている。制御信号ＡＣＴ１または制御信号ＳＥＬＦＥＸ１が活性化されることにより出力ＣＯＭＰ１のローレベルでカウントダウン動作、出力ＣＯＭＰ１のハイレベルでカウントアップ動作をするものとする。カウンタ３０４からは５ビットのＤＲＺＱＰ（ＤＲＺＱＰ１〜ＤＲＺＱＰ５）が出力される。プルアップ回路３０１，３０２は、それぞれインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を入力され、各ビットに対応するトランジスタを導通／非導通とすることでインピーダンス調整する。さらにインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は出力回路最終段の負荷側のトランジスタの制御信号として出力される。

さらにプルアップ回路３０２を電源電位ＶＤＤと接点Ａの間に、プルダウン回路３０３を接点Ａと接地電位ＧＮＤとの間に設け、レプリカバッファを構成する。接点Ａの電位と基準電位Ｖｒｅｆとをコンパレータ３０７に入力し、比較判定する。制御信号ＡＣＴ２または制御信号ＳＥＬＦＥＸ２の活性化によりカウンタ３０５はカウント動作を開始する。ここでは例えば、カウンタ３０５はオールローレベル（０００００）に初期設定され、出力ＣＯＭＰ２のローレベルでカウントダウン動作、出力ＣＯＭＰ２のハイレベルでカウントアップ動作をするものとする。

カウンタ３０５からはインピーダンス制御信号ＤＲＺＱＮとして、５ビットのＤＲＺＱＮ（ＤＲＺＱＩＮ１〜ＤＲＺＱＩＮ５）が出力される。プルダウン回路３０３は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を入力され、各ビットに対応するトランジスタを導通／非導通とすることでインピーダンス調整する。さらにインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は出力回路最終段のドライバー側のトランジスタの制御信号として出力される。

図３を用いてプルアップ回路３０１、３０２の詳細を説明する。プルアップ回路３０１、３０２は同様の構成であり、プルアップ回路３０１として説明する。複数（図３では５個）のＰチャネルトランジスタ３１１〜３１５と、抵抗３３１で構成される。各Ｐチャネルトランジスタ３１１〜３１５のソースは電源電位ＶＤＤに、ドレインは抵抗３３１の一端に共通接続される。さらに抵抗３３１の他端はＺＱキャリブレーション用ピンＺＱに接続される。Ｐチャネルトランジスタ３１１〜３１５のゲートには、それぞれ該当するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が入力される。インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、２進法のビット構成とし、対応するトランジスタのサイズも２進法に相当するサイズとする。

例えばトランジスタ３１１のサイズをＷ／Ｌとすれば、トランジスタ３１２のサイズは２Ｗ／Ｌ、トランジスタ３１３のサイズは４Ｗ／Ｌ、トランジスタ３１４のサイズは８Ｗ／Ｌ、トランジスタ３１５のサイズは１６Ｗ／Ｌと、２の（ｎー１）乗のサイズとなる。それぞれのトランジスタのインピーダンス比を２の（ｎー１）乗になるように設定する。抵抗３３１の他端はＺＱキャリブレーション用ピンＺＱに接続され、プルアップ回路３０１はＺＱキャリブレーション用ピンＺＱの電位を電源電位方向に引き上げる（プルアップ）働きをする。

これらのプルアップ回路３０１，３０２は出力回路最終段の負荷側の構成と同じ構成であり、出力回路最終段の負荷側のレプリカ回路である。また後述するプルダウン回路３０３は、出力回路最終段のドライバー側の構成と同じ構成であり、出力回路最終段のドライバー側のレプリカ回路である。従って、プルアップ回路３０１、３０２とプルダウン回路３０３のそれぞれを単にレブリカ回路と呼ぶ。また、プルアップ回路３０２とプルダウン回路３０３で構成されるバッファは出力回路のレプリカバッファと呼称する。ここでプルアップ回路３０１、３０２とプルダウン回路３０３のそれぞれは出力回路のレプリカ回路であり、出力回路と同一構成が好ましい。しかし、まったくの同一である必要はなく、実質的に同一であればよい。実質的に同一であるとは、そのサイズがシュリンクされていてもよく、電圧電流特性が同等であればよい。

図４を用いてプルダウン回路３０３の詳細を説明する。複数（図４では５個）のＮチャネルトランジスタ３２１〜３２５と、抵抗３３２で構成される。各Ｎチャネルトランジスタ３２１〜３２５のソースは接地電位ＧＮＤに、ドレインは抵抗３３２の一端に共通接続される。さらに抵抗３３２の他端は接点Ａに接続される。Ｎチャネルトランジスタ３２１〜３２５のゲートにはそれぞれ該当するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５が入力される。インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は２進法のビット構成であることから、対応するトランジスタのサイズも２進法に相当するサイズである。

例えばトランジスタ３２１のサイズがＷ／Ｌとすれば、トランジスタ３２２のサイズは２Ｗ／Ｌ、トランジスタ３２３のサイズは４Ｗ／Ｌ、トランジスタ３２４のサイズは８Ｗ／Ｌ、トランジスタ３２５のサイズは１６Ｗ／Ｌと、２の（ｎー１）乗のサイズとなる。それぞれのトランジスタのインピーダンス比を２の（ｎー１）乗になるように設定する。抵抗３３２の他端は接点Ａに接続され、プルダウン回路３０３は接点Ａの電位を接地電位方向に引き下げる（プルダウン）働きをする。

次に本発明のＺＱキャリブレーション動作について説明する。キャリブレーション動作とは、出力回路のレプリカ回路のインピーダンスを最適化する制御信号を生成する動作である。そして最適化された制御信号により出力回路のインピーダンスを調整する。従って電源投入時の設定時にはイニシャルのＺＱキャリブレション（ＺＱｉｎｉｔ）行われる。また、より高精度に設定するためには、実動作中においても定期的にＺＱキャリブレション（ＺＱＣＳ、ＺＱｏｐｅｒ）が行われる。さらに本発明ではさらにセルフリフレッシュ終了後にもキャリブレション動作が行われる。

ＺＱキャリブレーション動作は、図２に示すようにＺＱキャリブレーション用ピンＺＱに外部抵抗Ｒを外付けした状態で実施される。この外部抵抗Ｒとして、出力回路の所望とする抵抗値を用いる必要がある。ＺＱキャリブレーションとして外部抵抗Ｒとプルアップ回路３０１、３０２のインピーダンスを同じくなるようにインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を決定する。さらに、プルアップ回路３０２とプルダウン回路３０３のインピーダンスを同じくなるようにインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を決定する。このようにして得られたインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５及びインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を出力回路の各トランジスタのゲート制御信号とすることで出力回路のインピーダンスを最適値に調整する。

最初に、制御信号ＡＣＴ１（または制御信号ＳＥＬＦＥＸ１）が活性化され、ＺＱキャリブレーション用ピンＺＱに接続されているプルアップ側のインピーダンス調整が行われる。ＺＱキャリブレーション用ピンＺＱに接続された外部抵抗Ｒと等しいインピーダンスになるようプルアップ回路３０１のインピーダンスが調整される。調整が完了すると、そのときのインピーダンス制御信号は固定され、プルアップ回路３０１，３０２及び出力回路最終段の負荷側のトランジスタのゲートに供給される。その後に制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）が活性化され、接点Ａに接続されているプルダウン回路のインピーダンス調整が行われる。

ＺＱキャリブレーション動作は、外部コマンドによりＺＱキャリブレーション動作が指示されるか、またはセルフリフレッシュコマンド（ここではＳＥＬＦＥＸＩＴ）が入力されることで開始される。次に、制御信号ＡＣＴ１（または制御信号ＳＥＬＦＥＸ１）が活性化され、カウンタ３０４のカウント動作が開始される。このとき制御信号ＡＣＴ２及び制御信号ＳＥＬＦＥＸ２は不活性状態である。カウンタ３０４の初期として、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５はオールハイレベル（１１１１１）でありプルアップ回路３０１のトランジスタがすべてオフ状態に設定されているとする。ＺＱキャリブレーション用ピンＺＱの電位は接地電位ＧＮＤで基準電圧Ｖｒｅｆよりも低いため、コンパレータ３０６の出力ＣＯＭＰ１はローレベルである。カウンタ３０４はカウントダウンし、インピーダンス制御信号ＤＲＺＱＰ（１１１１０）を出力する。

インピーダンス制御信号ＤＲＺＱＰ（１１１１０）により、プルアップ回路３０１、３０２のトランジスタ３１１はオン状態、トランジスタ３１２，３１３，３１４、３１５はオフ状態となる。トランジスタ３１１のサイズは最小単位のＷ／Ｌであり、ドライブ能力が小さく、ＺＱキャリブレーション用ピンＺＱの電位は接地電位ＧＮＤよりわずかに高い電位となる。しかし依然として基準電圧Ｖｒｅｆより低いためコンパレータ３０６の出力ＣＯＭＰ１はローレベルのままであり、カウンタ３０４はさらにカウントダウンし、インピーダンス制御信号ＤＲＺＱＰ（１１１０１）を出力する。

インピーダンス制御信号ＤＲＺＱＰ（１１１０１）が入力されたプルアップ回路３０１、３０２のトランジスタ３１２はオン状態、トランジスタ３１１，３１３，３１４、３１５はオフ状態となる。トランジスタ３１２のサイズは２Ｗ／Ｌであり、ＺＱキャリブレーション用ピンＺＱの電位はインピーダンス制御信号ＤＲＺＱＩＰ（１１１１０）の状態より高い電位となるが基準電位Ｖｒｅｆよりも低い電位となる。そのためコンパレータ３０６の出力ＣＯＭＰ１はローレベルのままであり、カウンタ３０４はさらにカウントダウンし、インピーダンス制御信号ＤＲＺＱＩＰ（１１１００）を出力する。

これらの動作を順次繰り返すことでカウンタ３０４はカウントダウンされ、プルアップ回路３０１の大きなサイズのトランジスタがオン状態とされる。カウント動作が進むに連れて、プルアップ回路３０１のインピーダンスが徐々に低下し、ＺＱキャリブレーション用ピンＺＱの電位は徐々に上昇する。さらに繰り返すことで、ＺＱキャリブレーション用ピンＺＱの電位が基準電位Ｖｒｅｆより大きくなると、コンパレータ３０６の出力がハイレベルとなり、カウンタ３０４は逆にカウントアップする。このようにＺＱキャリブレーション用ピンＺＱの電位と基準電位Ｖｒｅｆとの大小により、コンパレータ３０６の出力がローレベル／ハイレベルとなりカウンタ３０４はカウントダウン／アップする。その結果ＺＱキャリブレーション用ピンＺＱの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定することになる。

ＺＱキャリブレーション用ピンＺＱの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定すると、制御信号ＡＣＴ１（または制御信号ＳＥＬＦＥＸ１）が非活性化される。制御信号ＡＣＴ１（または制御信号ＳＥＬＦＥＸ１）の非活性化によりカウンタ３０４は、カウント動作を停止し、そのカウント値は固定される。さらにインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定することで、プルアップ回路のインピーダンス調整は完了し、固定される。このときのプルアップ回路３０１，３０２のインピーダンスは外部抵抗Ｒと等しい値になるように固定される。プルアップ回路が固定された状態で、制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）が活性化されて、次にプルダウン回路のインピーダンス調整が行われる。

プルアップ回路３０１のＺＱキャリブレーション動作が終了すると、制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）が活性化し、カウンタ３０５のカウント動作が開始される。初期設定として、カウンタ３０５を、オールローレベル（０００００）でプルダウン回路３０３のトランジスタが全てオフ状態に設定されているとする。そのため、接点Ａの電位は電源電位ＶＤＤ、コンパレータ３０７の出力ＣＯＭＰ２はハイレベルとなり、カウンタ３０５はカウントアップし、インピーダンス制御信号ＤＲＺＱＩＮ（００００１）を出力する。

カウンタ３０５からのインピーダンス制御信号ＤＲＺＱＮ（００００１）により、プルダウン回路３０３のトランジスタ３２１はオン状態、トランジスタ３２２，３２３，３２４、３２５はオフ状態となる。トランジスタ３２１のサイズは最小単位のＷ／Ｌであり、ドライブ能力が小さく、接点Ａの電位は電源電位ＶＤＤよりわずかに低い電位となる。接点Ａの電位は基準電位Ｖｒｅｆよりも高いためコンパレータ３０７の出力ＣＯＭＰ２はハイレベルのままであり、カウンタ３０５はさらにカウントアップし、インピーダンス制御信号ＤＲＺＱＩＮ（０００１０）を出力する。

インピーダンス制御信号ＤＲＺＱＮ（０００１０）が入力されたプルダウン回路３０３のトランジスタ３２２はオン状態、トランジスタ３２１，３２３，３２４、３２５はオフ状態となる。トランジスタ３２２のサイズは２Ｗ／Ｌであり、接点Ａの電位はビット信号ＤＲＺＱＩＮ（００００１）の状態より低い電位となるが基準電位Ｖｒｅｆよりも高い電位となる。そのためコンパレータ３０７の出力ＣＯＭＰ２はハイレベルのままであり、カウンタ３０５はさらにカウントアップし、インピーダンス制御信号ＤＲＺＱＮ（０００１１）を出力する。

これらの動作を順次繰り返すことでカウンタ３０５はカウントアップされ、プルダウン回路３０３の大きなサイズのトランジスタがオン状態とされる。カウント動作が進むに連れて、プルダウン回路３０３のインピーダンスが徐々に低下し、接点Ａの電位は徐々に低下する。さらに繰り返すことで、接点Ａの電位が基準電位Ｖｒｅｆより小さくなると、コンパレータ３０７の出力がローレベルとなり、カウンタ３０５は逆にカウントダウンする。このように接点Ａの電位と基準電位Ｖｒｅｆとの大小により、コンパレータ３０７の出力がハイレベル／ローレベルとなりカウンタ３０５はカウントアップ／ダウンする。その結果接点Ａの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定することになる。

接点Ａの電位が基準電位Ｖｒｅｆ（＝ＶＤＤ／２）近傍で安定すると、制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）が非活性化される。制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）の非活性化によりカウンタ３０５は、カウント動作を停止し、そのカウント値は固定される。さらにインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが確定することで、プルダウン回路のインピーダンス調整は完了する。制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）は非活性化され、すべてが固定される。

制御信号ＡＣＴ１（または制御信号ＳＥＬＦＥＸ１）が活性化されたときに、プルアップ回路３０１，３０２のインピーダンスは外部抵抗Ｒと等しい値になるように固定される。さらに、制御信号ＡＣＴ２（または制御信号ＳＥＬＦＥＸ２）が活性化されたときに、プルダウン回路３０３もプルアップ回路３０２のインピーダンスに固定される。その結果、プルアップ回路３０１，３０２、プルダウン回路３０３ともそのインピーダンスは外部抵抗Ｒと等しく設定される。このインピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮをそれぞれの出力回路の制御信号とすることで、出力回路のインピーダンスが調整される。インピーダンスマッチングされた出力回路を備え、高速データ転送可能な半導体装置が得られる。

上記したように、制御信号ＳＥＬＦＥＸ１においても制御信号ＡＣＴ１と同様にＺＱキャリブレーションが開始される。さらに制御信号ＳＥＬＦＥＸ２によりプルダウン側のＺＱキャリブレーション動作が実施される。従って本発明のＺＱキャリブレーション回路は、制御信号ＡＣＴ１、２とは別の制御信号ＳＥＬＦＥＸ１、２によりＺＱキャリブレーションが実施できる。これらの制御信号ＳＥＬＦＥＸ１はセルフリフレッシュコマンドＳＥＬＦＥＸＩＴが発行されたのちに、内部回路から自動的に発行される。さらにプルアップ側のＺＱキャリブレーション動作が終了すると、制御信号ＳＥＬＦＥＸ２が内部回路から自動的に発行され、プルダウン側のＺＱキャリブレーション動作が実施される。このようにセルフリフレッシュ動作に引き続き、ＺＱキャリブレーションが自動的に追加される。

本発明のＺＱキャリブレーション回路の動作を、図５のタイミングチャート図を用いて説明する。通常は、ＺＱキャリブレーションコマンドが外部より発行されると制御信号ＡＣＴ１が活性化し、ＺＱキャリブレーション動作を開始する。本発明では制御信号ＡＣＴ１と同じ制御を実行する信号として、ＳＥＬＦＥＸ１がさらに入力されている。ＳＥＬＦＥＸＩＴコマンドは、セルフリフレッシュ用の外部コマンドＳＥＬＦＥＮＴＲＹがエントリーされ、セルフリフレッシュが開始される。外部コマンドＳＥＬＦＥＸＩＴによりセルフリフレッシュ期間が終了する。

この外部コマンドＳＥＬＦＥＸＩＴコマンドが発行されると、制御信号ＳＥＬＦＥＸ１が活性化（図５ではハイレベルで活性)して、プルアップ側のＺＱキャリブレーション動作を開始する。ＺＱキャリブレーション動作は、上記したとおりである。最初に制御信号ＳＥＬＦＥＸ１によりプルアップ側のＺＱキャリブレーションが実施される。カウンタのカウント動作により、ＺＱキャリブレーション専用ピンＺＱレベルは徐々に上昇し、ＶＤＤ／２レベル近傍で安定する。その後、制御信号ＳＥＬＦＥＸ１は非活性化（図面ではローレベルに非活性)され、インピーダンス制御信号ＤＲＺＱＰは固定される。

次に制御信号ＳＥＬＦＥＸ１は非活性化されることで、制御信号ＳＥＬＦＥＸ２が活性化（図面ではハイレベル活性)して、プルダウン側のＺＱキャリブレーション動作を開始する。ＺＱキャリブレーション動作は、前記した動作と同様である。カウンタのカウント動作により、接点Ａのレベルは徐々に低下し、ＶＤＤ／２レベル近傍で安定する。その後、制御信号ＳＥＬＦＥＸ２は非活性化（図面ではローレベルに非活性)され、インピーダンス制御信号ＤＲＺＱＮは固定され、ＺＱキャリブレーションを終了する。

本発明においては、セルフリフレッシュ用の外部コマンドＳＥＬＦＥＸＩＴにより、ＺＱキャリブレーション動作を自動的に開始する。プルアップ側のＺＱキャリブレーション終了後には、自動的にプルダウン側のＺＱキャリブレーションを行う。セルフリフレッシュ終了時には、ＤＬＬロック期間（ＴＤＬＬＫ＝５１２＊ｔＣＫ）として、５１２クロック分は外部コマンドが入力されない。この期間を利用してＺＱキャリブレーション動作を並行して実施させるものである。従って外部からのアクセス禁止期間には影響を与えない。また、ＤＬＬロック期間（ＴＤＬＬＫ＝５１２＊ｔＣＫ）完了後に、コマンドが入力可能でありそこまでにこのＤＱキャリブレーションは完了するので、キャリブレーション中に、ＺＱキャリブレーションコマンドが入っても、それらコマンドを無視しキャリブレーションを実行しても、そのスペックＴＺＱＯＰＥＲ＝２５６＊ＴＣＫ、ｔＺＱＣＱ＝６４＊ｔＣＫは満足できることは明らかで、従来のスペックと矛盾することはない。

このようにセルフリフレッシュ終了後に、自動的にＺＱキャリブレーション動作を行う。ＤＬＬロック期間は５１２サイクル分であり、十分なＺＱキャリブレーション期間であり、正確にＺＱキャリブレーション動作が行える。また外部からのＺＱキャリブレーションコマンドによるＺＱキャリブレーション動作とは別に、ＺＱキャリブレーション動作が追加されることでＺＱキャリブレーション動作回数が増加する。そのためＺＱキャリブレーションの間隔が短くなりより正確にＺＱキャリブレーションできる。セルフリフレッシュ後に自動的にＺＱキャリブレーション動作を行うＺＱキャリブレーション回路が得られる。これらのＺＱキャリブレーション回路を備え、高速データ転送可能な半導体装置が得られる。

以上、本発明の好ましい実施形態につき詳述したが、本願は上記実施形態例に限定されることなく、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。

例えば、上記実施形態においてはセルフリフレッシュコマンドを利用してＺＱキャリブレーション動作を自動的に実施した。しかし、セルフリフレッシュコマンドから内部動作によりＺＱコマンドを発行してＺＱキャリブレーション動作を実施しても構わない。また、セルフリフレッシュコマンドに特に限定されるものではない。外部コマンドにより指定された動作期間が長く、次のコマンドが入力されるまでのクロック数が大きい場合のコマンドに対して、応用できるものである。

本発明によるＺＱキャリブレーション動作におけるタイミングチャート図である。ＺＱキャリブレーション回路図である。プルアップ回路図である。プルダウン回路図である。ＺＱキャリブレーション動作におけるタイミングチャート図である。従来例におけるＺＱキャリブレーション動作におけるタイミングチャート図である。

符号の説明

３０１、３０２プルアップ回路
３０３プルダウン回路
３０４，３０５カウンタ
３０６，３０７コンパレータ
３０８、３０９，３３１，３３２抵抗
３１１，３１２，３１３，３１４，３１５トランジスタ
３２１，３２２，３２３，３２４，３２５トランジスタ
ＺＱＺＱキャリブレーション用ピン
ＤＲＺＱＰ，ＤＲＺＱＮインピーダンス制御信号

Claims

ＺＱキャリブレーション端子と、
前記ＺＱキャリブレーション端子に接続されるプルアップ回路と、を備え、
前記プルアップ回路は、外部から入力されるＺＱキャリブレーションコマンドによってＺＱキャリブレーション動作を行い、さらに、前記ＺＱキャリブレーションコマンド以外のコマンドでも前記ＺＱキャリブレーション動作を行うことを特徴とするＺＱキャリブレーション回路。
前記プルアップ回路のＺＱキャリブレーション動作結果に応じてＺＱキャリブレーション動作を行うプルダウン回路を更に備え、
前記プルダウン回路は、前記プルアップ回路のＺＱキャリブレーション動作終了後にＺＱキャリブレーション動作を行うことを特徴とする請求項１に記載のＺＱキャリブレーション回路。
ＺＱキャリブレーション端子と、
前記ＺＱキャリブレーション端子に接続されるプルアップ回路と、を備え、
前記プルアップ回路は、外部から入力されるＺＱキャリブレーションコマンドによってＺＱキャリブレーション動作を行い、さらに、セルフリフレッシュ用コマンドでも前記ＺＱキャリブレーション動作を行うことを特徴とするＺＱキャリブレーション回路。
前記セルフリフレッシュ用コマンドによるＤＬＬロック期間に、ＺＱキャリブレーション動作を並行して実施することを特徴とする請求項３に記載のＺＱキャリブレーション回路。
ＺＱキャリブレーション回路において、ＺＱキャリブレーション端子に接続された第１プルアップ回路と、第２のプルアップ回路とプルダウン回路からなるレプリカバッファと、第１及び第３の制御信号が入力される第１のカウンタと、第２及び第４の制御信号が入力される第２のカウンタと、基準電位と前記ＺＱキャリブレーション端子の電位とを比較する第１のコンパレータと、前記基準電位と前記レプリカバッファの接点の電位とを比較する第２のコンパレータと、を備え、ＺＱキャリブレーションコマンドにより前記第１及び第２の制御信号を生成し、第１のＺＱキャリブレーション動作を行い、セルフリフレッシュコマンドにより前記第３及び第４の制御信号を生成し、第２のＺＱキャリブレーション動作を行うことを特徴とするＺＱキャリブレーション回路。
前記第１のプルアップ回路と、前記第１のカウンタと、前記第１のコンパレータとによりプルアップ側のＺＱキャリブレーション動作を行い、その後前記レプリカバッファと、前記第２のカウンタと、前記第２のコンパレータとによりプルダウン側のＺＱキャリブレーション動作を行うことを特徴とする請求項５に記載のＺＱキャリブレーション回路。
請求項１から請求項６のいずれか１項に記載のＺＱキャリブレーション回路を搭載したことを特徴とする半導体装置。