KR20070044790A - Ｚｑ 캘리브레이션 회로 및 이것을 구비한 반도체 장치 - Google Patents

Ｚｑ 캘리브레이션 회로 및 이것을 구비한 반도체 장치 Download PDF

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KR20070044790A
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히데유키 요코
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엘피다 메모리 가부시키가이샤
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Abstract

ZQ 캘리브레이션 명령과 다른 외부로부터의 명령으로부터 ZQ 캘리브레이션 명령을 내부 생성하여, ZQ 캘리브레이션 동작을 자동적으로 추가 실시시킨다. 입력된 명령으로부터 다음 명령 입력까지의 명령 간격을 유효 활용함으로써, ZQ 캘리브레이션 기간을 확보한다. 이 명령으로는, 셀프 리프레시 명령이 보다 바람직하다. ZQ 캘리브레이션 동작을 추가함으로써 ZQ 캘리브레이션 간격이 짧아져, 보다 정확한 ZQ 캘리브레이션 동작을 행할 수 있는 ZQ 캘리브레이션 회로를 얻을 수 있다.
ZQ 캘리브레이션 회로

Description

ＺＱ 캘리브레이션 회로 및 이것을 구비한 반도체 장치{ZQ CALIBRATION CIRCUIT AND SEMICONDUCTOR DEVICE COMPRISING THE SAME}
도 1 은 종래예에 있어서의 ZQ 캘리브레이션 동작에서의 타이밍차트도.
도 2 는 본 발명에 의한 ZQ 캘리브레이션 동작에서의 타이밍차트도.
도 3 은 ZQ 캘리브레이션 회로도.
도 4 는 풀업 회로도.
도 5 는 풀다운 회로도.
도 6 은 ZQ 캘리브레이션 동작에서의 타이밍차트도.
*도면의 주요부분에 대한 부호의 설명*
301, 302 : 풀업 회로 303 : 풀다운 회로
304, 305 : 카운터 306, 307 : 콤퍼레이터
308, 309 : 저항
본 발명은 반도체 장치에 관한 것으로, 특히 출력 회로의 임피던스를 조정하는 ZQ 캘리브레이션 회로 및 이것을 구비한 반도체 장치에 관한 것이다.
최근의 전자 시스템은 고속화되어, 시스템을 구성하는 반도체 장치간의 데이터 전송 속도는 매우 고속화되고 있다. 이러한 초고속 데이터 전송을 달성하기 위해, 데이터 신호는 소진폭화되고, 또한 반도체 장치간의 전송로의 임피던스 및 반도체 장치의 출력 회로의 출력 임피던스를 정합시키고 있다. 임피던스를 정합시키고, 소진폭의 데이터 신호에 변형을 주지 않고 전송함으로써, 데이터 전송을 고속화하고 있다. 만약, 반도체 장치간의 전송로 임피던스와, 반도체 장치의 출력 임피던스가 정합되지 않았을 때에는, 전송중에 데이터 파형이 무뎌져, 오버슛 (overshoot) 또는 언더슛 (undershoot) 을 발생시켜 고속 데이터 전송을 할 수 없게 된다.
이와 같이, 전송로의 임피던스와 출력 회로의 출력 임피던스를 정합시키기 위해, 반도체 장치의 출력 임피던스를 조정하여 전송로의 임피던스에 정합시킬 필요가 있다. 반도체 장치의 출력 임피던스의 조정은, 통상 캘리브레이션 (calibration) 회로를 사용하여 행해진다. 예를 들어 반도체 장치에는 ZQ 캘리브레이션용 단자로서 ZQ 핀을 구비하여, 외부로부터 ZQ 캘리브레이션 명령 (ZQCS, ZQCL) 가 입력되게 된다. 이 외부 ZQ 캘리브레이션 명령 (ZQCS, ZQCL) 가 입력되면, 명령으로 규정된 일정 기간내에 ZQ 캘리브레이션 동작이 행해진다. ZQ 캘리브레이션 동작중에는 출력 회로를 사용할 수 없기 때문에 칩으로의 액세스가 금지되고, 다음 명령은 입력되지 않는다. 따라서, 이 명령으로 규정된 기간중은 ZQ 캘리브레이션용의 기간이며, 이 기간중에 ZQ 캘리브레이션을 완료시킬 필요가 있다.
이 ZQ 캘리브레이션용 기간은, (tZQinit=512*tCK, tZQCS=64*tCK, tZQoper=256*tCK) 로 정해져 있다. 여기서 tCK 는 클록의 주기이며, 이들의 규격은 클록 수로서 규정되어 있다. 이 AC 스펙에서는, 전원 투입후의 이니셜 기간중에 실시하는 ZQ 캘리브레이션 기간 (tZQinit) 은, tZQinit=512*tCK 로 규정되어 있다. 전원 투입되어 이니셜 기간이 종료한 후에는, 입력되는 명령에 의해 각각 규정되어 있다. 외부 ZQ 캘리브레이션 명령 (ZQCS) 가 입력된 경우에는 tZQCS=64*tCK, 외부 ZQ 캘리브레이션 명령 (ZQCL) 가 입력된 경우에는 tZQoper=256*tCK 로 각각 규정되어 있다.
전원 투입시에는, 장시간에 걸쳐 임피던스 조정을 실시하는 것이 가능하다. 한편, 이니셜 기간 종료후의 ZQ 캘리브레이션 기간 (64*tCK, 256*tCK) 은 짧은 규정으로 되어 있다. 그 이유는, 전원 투입시의 ZQ 캘리브레이션으로 조정한 임피던스를 다음 ZQ 캘리브레이션에 이용함으로써, 보다 짧은 기간에 조정이 가능하기 때문이다. 또한 ZQ 캘리브레이션 기간이 짧기 때문에, 칩 액세스 금지의 기간을 짧게 하는 것이 가능하다. 그 단시간의 ZQ 캘리브레이션 (tZQCS, tZQoper) 의 사용 방법으로는, 어느 정도의 빈도로 실시할 것을 상정하고 있다. 디바이스 변동도 적은 상황, 구체적으로 말하면, 리프레시 사이클 등에 맞추어 실시하면 퍼포먼스를 떨어뜨리지 않고 ZQ 캘리브레이션 (tZQCS) 의 실행이 가능하다.
그러나, 임피던스는 디바이스가 놓여져 있는 상황 (동작 모드, 전원 전압, 온도) 에 따라 변화하는 것이다. 즉, 셀프 리프레시 등이 장기간 실시되었던 경우 등은, 그 후에 단시간의 ZQ 캘리브레이션 (tZQCS, tZQoper) 을 실시하여도, 임피던스가 조정되어 있다는 보장은 없다. 도 1 에 나타내는 바와 같이, 셀프 리프레시 종료후의 DLL 록 기간 (tDLLK=512*tCK) 을 이용하여도, 임피던스가 조정되어 있다는 보장은 없다. AC 스펙에 준거한 경우, 즉 ZQ 캘리브레이션이 입력된 후, 또한 단시간의 ZQ 캘리브레이션 (tZQCS, tZQoper) 을 실시함으로써 임피던스가 조정되어 있을 가능성은 낮다.
ZQ 캘리브레이션 명령이 입력된 시점에서의 출력 임피던스와 ZQ 캘리브레이션 결과가 근사 (또는 일치) 하면, 단기간에 ZQ 캘리브레이션 동작은 종료한다. 한편, 임피던스와 ZQ 캘리브레이션 결과에 차이가 있는 경우에는 규정 ZQ 캘리브레이션 기간내에 종료하지 않을 우려가 있다. 임피던스 매칭이 잘 종료하지 않는 경우에는, 전송로 임피던스와, 반도체 장치의 출력 임피던스가 정합하지 않게 된다. 이 경우에는, 전송중의 데이터 파형이 무뎌지고, 오버슛 또는 언더슛을 발생시켜 고속 데이터 전송을 할 수 없게 된다는 문제가 있다.
이러한 ZQ 캘리브레이션 동작이나 반도체 기억 장치의 리프레시에 관해서는, 하기의 문헌이 있다. 특허 문헌 1 (일본 공개특허공보 2002-026712 호) 에 있어서는, 외부 장착 종단 저항에 매칭시킴으로써 출력 회로의 스루레이트를 조정하는 것이 개시되어 있다. 특허 문헌 2 (일본 공개특허공보 평 8-335871 호) 에 있어서는, 외부 제어 신호에 의해 스위칭 트랜지스터를 온·오프시킴으로써 임피던스를 조정하는 것이 개시되어 있다. 특허 문헌 3 (일본 공개특허공보 2005-065249 호) 에 있어서는, 1 개의 외부 저항을 사용하여 입력 단자의 종단 저항, 출력 회로의 임피던스를 조정하는 것이 개시되어 있다. 또, 특허 문헌 4 (일본 공표특허공보 2005-506647 호) 에는, 자동 리프레시중에는 입력 버퍼를 디스에이블 (disable) 상태로 하고, 또한 자동 리프레시 종료후에 저전력 리차지로 함으로써 저전력화되는 반도체 기억 장치가 기재되어 있다.
ZQ 캘리브레이션 명령이 입력된 시점에서의 임피던스와 ZQ 캘리브레이션 결과에 차이가 있는 경우에는, 규정된 ZQ 캘리브레이션 기간내에 종료하지 않을 우려가 있다. 이 경우에는, 전송로의 임피던스와 반도체 장치의 출력 임피던스가 정합하지 않게 된다. 그 결과, 전송중의 데이터 파형이 무뎌져, 오버슛 또는 언더슛을 발생시켜 고속 데이터 전송을 할 수 없게 된다는 문제가 있다. 상기 특허 문헌에는 이러한 문제에 대한 의식이 없고, 아무런 기재도 없다.
본 발명은, 상기 문제를 감안하여, 반도체 장치의 동작중에 ZQ 캘리브레이션 동작을 자동적으로 추가하고, 임피던스의 조정 회수를 늘려, 보다 정확하게 실시하게 하는 것이다. 구체적으로는 셀프 리프레시 종료 시점에 ZQ 캘리브레이션 명령을 발생시키고, ZQ 캘리브레이션 동작을 추가하여, 보다 정확하게 임피던스를 조정한다. 본 발명의 과제는, ZQ 캘리브레이션 동작을 자동적으로 추가함으로써 전송로의 임피던스와 반도체 장치의 출력 임피던스를 보다 정확하게 정합하는 ZQ 캘리브레이션 회로 및 이들 ZQ 캘리브레이션 회로를 구비하여, 고속 데이터 전송 가능한 반도체 장치를 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명은 상기 과제를 해결하기 위해, 기본적으로 하기에 기재되는 기술을 채용하는 것이다. 또, 그 기술 취지를 일탈하지 않는 범위에서 여러 가지로 변경할 수 있는 응용 기술도 본원에 포함되는 것은 말할 필요도 없다.
본 발명의 ZQ 캘리브레이션 회로는, 외부로부터 입력되는 ZQ 캘리브레이션 명령 이외의 명령으로부터 ZQ 캘리브레이션용 제어 신호를 발행하여, ZQ 캘리브레이션 동작하는 것을 특징으로 한다.
본 발명의 ZQ 캘리브레이션 회로에 있어서, 상기 제어 신호를 카운터에 입력함으로써 ZQ 캘리브레이션 동작시키는 것을 특징으로 한다.
본 발명의 ZQ 캘리브레이션 회로에 있어서, 상기 제어 신호를 카운터에 입력함으로써, 풀업측의 ZQ 캘리브레이션 동작을 행하고, 상기 풀업측의 ZQ 캘리브레이션 동작 종료후에는 제 2 제어 신호를 발행하여, 풀다운측의 ZQ 캘리브레이션 동작하는 것을 특징으로 한다.
본 발명의 ZQ 캘리브레이션 회로에 있어서, 상기 제어 신호에 의해 실시되는 ZQ 캘리브레이션 동작은, 외부로부터의 ZQ 캘리브레이션 명령이 입력되었을 때의 ZQ 캘리브레이션 동작과 동일한 것을 특징으로 한다.
본 발명의 ZQ 캘리브레이션 회로에 있어서, 상기 ZQ 캘리브레이션 이외의 명령이란 셀프 리프레시용 명령인 것을 특징으로 한다.
본 발명의 ZQ 캘리브레이션 회로에 있어서, 상기 셀프 리프레시용 명령에 의한 DLL 록 기간에, ZQ 캘리브레이션 동작을 병행하여 실시하는 것을 특징으로 한다.
본 발명의 ZQ 캘리브레이션 회로는, ZQ 캘리브레이션 단자에 접속된 제 1 풀 업 회로와, 제 2 풀업 회로와 풀다운 회로로 이루어지는 레플리카 버퍼와, 제 1 및 제 3 제어 신호가 입력되는 제 1 카운터와, 제 2 및 제 4 제어 신호가 입력되는 제 2 카운터와, 기준 전위와 상기 ZQ 캘리브레이션 단자의 전위를 비교하는 제 1 콤퍼레이터와, 상기 기준 전위와 상기 레플리카 버퍼의 접점의 전위를 비교하는 제 2 콤퍼레이터와, 제 1 ZQ 캘리브레이션 동작을 행하기 위해서, ZQ 캘리브레이션 명령에 의해 상기 제 1 및 제 2 제어 신호를 생성하는 제 1 신호 발생기와, 제 2 ZQ 캘리브레이션 동작을 행하기 위해서, 셀프 리프레시 명령에 의해 상기 제 3 및 제 4 제어 신호를 생성하는 제 2 신호 발생기를 구비한다.
본 발명의 ZQ 캘리브레이션 회로에 있어서, 상기 제 1 풀업 회로와, 상기 제 1 카운터와, 상기 제 1 콤퍼레이터에 의해 풀업측의 ZQ 캘리브레이션 동작을 행하고, 그 후 상기 레플리카 버퍼와, 상기 제 2 카운터와, 상기 제 2 콤퍼레이터에 의해 풀다운측의 ZQ 캘리브레이션 동작을 행하는 것을 특징으로 한다.
본 발명의 반도체 장치는, 상기 어느 하나에 기재된 ZQ 캘리브레이션 회로를 탑재한 것을 특징으로 한다.
본 발명의 최선의 형태에 대해, 도 2∼도 6 을 참조하여 상세하게 설명한다. 도 2 에는 본 발명에 의한 ZQ 캘리브레이션 동작의 타이밍차트도를 나타낸다. 도 3 에 ZQ 캘리브레이션 회로도, 도 4 에 풀업 회로도, 도 5 에 풀다운 회로도를 나타낸다. 도 6 에는 ZQ 캘리브레이션 동작의 타이밍차트도를 나타낸다. 본 발명의 ZQ 캘리브레이션 회로는, 도 2 에 나타내는 바와 같이, 셀프 리프레시 종료후에 자동적으로 ZQ 캘리브레이션을 실시한다. 외부로부터의 ZQ 캘리브레이션 명령이 입력되어 있지 않아도, 셀프 리프레시 종료후에 자동적으로 ZQ 캘리브레이션을 실시한다. 셀프 리프레시 종료후의 DLL 록 사이클내 (tDLLK=512*tCK) 에 ZQ 캘리브레이션 (tDQoper=256*tCK) 을 병행하여 실시하는 것이다.
도 3 에 나타내는 ZQ 캘리브레이션 회로는 반도체 장치에 내장되고, 풀업 회로 (301, 302), 풀다운 회로 (303), 카운터 (304, 305), 콤퍼레이터 (306, 307), 저항 (308, 309) 으로 구성된다. 이 ZQ 캘리브레이션 회로로부터의 임피던스 제어 신호 DRZQ 는 출력 회로에 공급된다. 임피던스 제어 신호 DRZQP (DRZQP1∼DRZQP5) 는, 출력 회로의 최종단 부하측을 구성하는 트랜지스터의 게이트 제어 신호로서 출력된다. 임피던스 제어 신호 DRZQN (DRZQN1∼DRZQN5) 는, 출력 회로의 최종단 드라이버측을 구성하는 트랜지스터의 게이트 제어 신호로서 출력된다. 각각의 출력 회로의 부하측, 드라이버측의 임피던스를 최적의 값으로 설정한다.
본 발명의 ZQ 캘리브레이션 회로의 기본 구성은, 본 출원인의 선원 (일본 특허출원 2006-203405 호) 과 동일하다. 선원과는 카운터 (304, 305) 에 카운터 제어 신호 SELFEX1, 2 가 추가 입력된 점이 상이하다. 카운터 제어 신호 SELFEX1, 2 는 제어 신호 ACT1, 2 와 동일하게 작용한다. 카운터 (304) 는 제어 신호 SELFEX1 가 입력된 경우에도 카운트 동작을 개시하여, 부하측의 ZQ 캘리브레이션 동작을 실시한다. 마찬가지로, 카운터 (305) 는 제어 신호 SELFEX2 가 입력된 경우에도 카운트 동작을 개시하여, 드라이버측의 ZQ 캘리브레이션 동작을 실시한다. 다른 구성에 대해서는 선원과 동일하다. 여기서는 예를 들어, 풀업 회로 (301, 302) 및 풀다운 회로 (303) 는 임피던스 조정용 트랜지스터를 5 개 병렬한 트랜지스터로 구성한다. 카운터 (304, 305) 는 5 비트 구성으로 한다.
반도체 장치의 ZQ 캘리브레이션용 핀 (ZQ) 은 외부 저항 (R) 에 의해 접지 전위 (GND) 와 접속된다. ZQ 캘리브레이션용 핀 (ZQ) 과 전원 전위 (VDD) 사이에 풀업 회로 (301) 가 형성된다. 따라서, ZQ 캘리브레이션용 핀 (ZQ) 은 풀업 회로 (301) 에 의해 전원 전위 (VDD) 에, 외부 저항 (R) 에 의해 접지 전위 (GND) 에 접속된다. 이 ZQ 캘리브레이션용 핀 (ZQ) 의 전위를 전원 전위의 반 VDD/2 가 되도록 조정함으로써, 풀업 회로의 임피던스를 외부 저항 (R) 과 동등하게 한다. 저항 (308) 과 저항 (309) 은 전원 전위 (VDD) 와 접지 전위 (GND) 사이에 직렬 접속되고, 2 개의 저항의 접속점으로부터 기준 전위 (Vref) 를 출력하는 기준 전위 발생 회로이다. 여기서는 예를 들어 기준 전위 (Vref) 로서 VDD/2 를 발생한다.
콤퍼레이터 (306) 는, 입력된 ZQ 캘리브레이션용 핀 (ZQ) 의 전위와 기준 전위 (Vref) 를 비교 판정하여 출력 COMP1 을 출력한다. 제어 신호 ACT1 또는 제어 신호 SELFEX1 가 활성화됨으로써 카운터 (304) 는 콤퍼레이터 (306) 의 출력 COMP1 에 따라 카운트 동작을 개시한다. 카운터 (304) 로부터의 출력인 임피던스 제어 신호 DRZQP (DRZQP1∼DRZQP5) 에 의해 풀업 회로의 트랜지스터를 도통/비도통으로 함으로써 임피던스를 조정한다.
카운터 (304) 는 올 하이 레벨 (11111) 로 초기 설정되어 있다. 제어 신 호 ACT1 또는 제어 신호 SELFEX1 가 활성화됨으로써 출력 COMP1 의 로우 레벨에서 카운트다운 동작, 출력 COMP1 의 하이 레벨에서 카운트업 동작을 하는 것으로 한다. 카운터 (304) 로부터는 5 비트의 DRZQP (DRZQP1∼DRZQP5) 가 출력된다. 풀업 회로 (301, 302) 는 각각 임피던스 제어 신호 DRZQP1∼DRZQP5 가 입력되고, 각 비트에 대응하는 트랜지스터를 도통/비도통으로 함으로써 임피던스 조정한다. 또한, 임피던스 제어 신호 DRZQP1∼DRZQP5 는 출력 회로 최종단의 부하측의 트랜지스터의 제어 신호로서 출력된다.
또한, 풀업 회로 (302) 를 전원 전위 (VDD) 와 접점 A 사이에, 풀다운 회로 (303) 를 접점 A 와 접지 전위 (GND) 사이에 형성하여, 레플리카 버퍼를 구성한다. 접점 A 의 전위와 기준 전위 (Vref) 를 콤퍼레이터 (307) 에 입력하고, 비교 판정하여 출력 COMP2 을 출력한다. 제어 신호 ACT2 또는 제어 신호 SELFEX2 의 활성화에 의해 카운터 (305) 는 카운트 동작을 개시한다. 여기서는 예를 들어, 카운터 (305) 는 올 로우 레벨 (00000) 로 초기 설정되어, 출력 COMP2 의 로우 레벨에서 카운트다운 동작, 출력 COMP2 의 하이 레벨에서 카운트업 동작을 하는 것으로 한다.
카운터 (305) 로부터는 임피던스 제어 신호 DRZQN 로서 5 비트의 DRZQN (DRZQIN1∼DRZQIN5) 가 출력된다. 풀다운 회로 (303) 는, 임피던스 제어 신호 DRZQN1∼DRZQN5 가 입력되고, 각 비트에 대응하는 트랜지스터를 도통/비도통으로 함으로써 임피던스 조정한다. 또한, 임피던스 제어 신호 DRZQN1∼DRZQN5 는 출력 회로 최종단의 드라이버측의 트랜지스터의 제어 신호로서 출력된다.
도 4 를 이용하여 풀업 회로 (301, 302) 를 상세하게 설명한다. 풀업 회로 (301, 302) 는 동일한 구성이므로, 풀업 회로 (301) 에 대해서 설명한다. 도 4 에 나타낸 바와 같이, 풀업 회로 (301 (또는 302)) 는, 복수 (도 4 에서는 5 개) 의 P 채널 트랜지스터 (311∼315) 와 저항 (331) 으로 구성된다. 각 P 채널 트랜지스터 (311∼315) 의 소스는 전원 전위 (VDD) 에, 드레인은 저항 (331) 의 일단에 공통 접속된다. 또한 저항 (331) 의 타단은 ZQ 캘리브레이션용 핀 (ZQ) 에 접속된다. P 채널 트랜지스터 (311∼315) 의 게이트에는 각각 해당하는 임피던스 제어 신호 DRZQP1∼DRZQP5 가 입력된다. 임피던스 제어 신호 DRZQP1∼DRZQP5 는 2 진법의 비트 구성으로 하고, 대응하는 트랜지스터의 사이즈도 2 진법에 상당하는 사이즈로 한다.
예를 들어 트랜지스터 (311) 의 사이즈를 W/L 로 하면, 트랜지스터 (312) 의 사이즈는 2W/L, 트랜지스터 (313) 의 사이즈는 4W/L, 트랜지스터 (314) 의 사이즈는 8W/L, 트랜지스터 (315) 의 사이즈는 16W/L 과 2 의 (n-1) 승의 사이즈가 된다. 각각의 트랜지스터의 임피던스비를 2 의 (n-1) 승이 되도록 설정한다. 저항 (331) 의 타단은 ZQ 캘리브레이션용 핀 (ZQ) 에 접속되고, 풀업 회로 (301) 는 ZQ 캘리브레이션용 핀 (ZQ) 의 전위를 전원 전위 방향으로 끌어올리는 (풀업) 작용을 한다.
이들 풀업 회로 (301, 302) 는 출력 회로 최종단의 부하측의 구성과 동일한 구성이며, 출력 회로 최종단의 부하측의 레플리카 회로이다. 또, 후술하는 풀다운 회로 (303) 는, 출력 회로 최종단의 드라이버측의 구성과 동일한 구성이며, 출력 회로 최종단의 드라이버측의 레플리카 회로이다. 따라서, 풀업 회로 (301, 302) 와 풀다운 회로 (303) 의 각각을 단순히 레플리카 회로라 부른다. 또, 풀업 회로 (302) 와 풀다운 회로 (303) 로 구성되는 버퍼는 출력 회로의 레플리카 버퍼로 호칭한다. 여기서 풀업 회로 (301, 302) 와 풀다운 회로 (303) 의 각각은 출력 회로의 레플리카 회로이며, 출력 회로와 동일한 구성이 바람직하다. 그러나, 완전히 동일할 필요는 없고 실질적으로 동일하면 된다. 실질적으로 동일하다는 것은, 그 사이즈가 축소되어 있어도 되고, 전압 전류 특성이 동등하면 된다.
도 5 를 이용하여 풀다운 회로 (303) 를 상세하게 설명한다. 도 5 에 나타낸 바와 같이, 풀다운 회로 (303) 는 복수 (도 5 에서는 5 개) 의 N 채널 트랜지스터 (321∼325) 와 저항 (332) 으로 구성된다. 각 N 채널 트랜지스터 (321∼325) 의 소스는 접지 전위 (GND) 에, 드레인은 저항 (332) 의 일단에 공통 접속된다. 또한, 저항 (332) 의 타단은 접점 A 에 접속된다. N 채널 트랜지스터 (321∼325) 의 게이트에는 각각 해당하는 임피던스 제어 신호 DRZQN1∼DRZQN5 가 입력된다. 임피던스 제어 신호 DRZQN1∼DRZQN5 는 2 진법의 비트 구성이기 때문에, 대응하는 트랜지스터의 사이즈도 2 진법에 상당하는 사이즈이다.
예를 들어 트랜지스터 (321) 의 사이즈가 W/L 이라고 하면, 트랜지스터 (322) 의 사이즈는 2W/L, 트랜지스터 (323) 의 사이즈는 4W/L, 트랜지스터 (324) 의 사이즈는 8W/L, 트랜지스터 (325) 의 사이즈는 16W/L 과 2 의 (n-1) 승의 사이즈가 된다. 각각의 트랜지스터의 임피던스비를 2 의 (n-1) 승이 되도록 설정한 다. 저항 (332) 의 타단은 접점 A 에 접속되고, 풀다운 회로 (303) 는 접점 A 의 전위를 접지 전위 방향으로 끌어내리는 (풀다운) 작용을 한다.
다음으로 본 발명의 ZQ 캘리브레이션 동작에 대해 설명한다. 캘리브레이션 동작이란, 출력 회로의 레플리카 회로의 임피던스를 최적화하는 제어 신호를 생성하는 동작이다. 그리고 최적화된 제어 신호에 의해 출력 회로의 임피던스를 조정한다. 따라서 전원 투입시의 설정시에는 이니셜의 ZQ 캘리브레이션 (ZQinit) 이 행해진다. 또한, 더욱 정밀하게 설정하기 위해서는, 실제 동작중에 있어서도 정기적으로 ZQ 캘리브레이션 (ZQCS, ZQoper) 이 행해진다. 또한, 본 발명에서는 셀프 리프레시 종료후에도 캘리브레이션 동작이 추가로 행해진다.
ZQ 캘리브레이션 동작은, 도 3 에 나타내는 바와 같이 ZQ 캘리브레이션용 핀 (ZQ) 에 외부 저항 (R) 을 외부 장착한 상태로 실시된다. 이 외부 저항 (R) 으로서, 출력 회로가 희망하는 저항값을 이용할 필요가 있다. ZQ 캘리브레이션에 있어서 외부 저항 (R) 과 풀업 회로 (301, 302) 의 임피던스가 동일해지도록 임피던스 제어 신호 DRZQP1∼DRZQP5 를 결정한다. 또한, 풀업 회로 (302) 와 풀다운 회로 (303) 의 임피던스가 동일해지도록 임피던스 제어 신호 DRZQN1∼DRZQN5 를 결정한다. 이렇게 하여 얻어진 임피던스 제어 신호 DRZQP1∼DRZQP5 및 임피던스 제어 신호 DRZQN1∼DRZQN5 를 출력 회로의 각 트랜지스터의 게이트 제어 신호로 함으로써 출력 회로의 임피던스를 최적값으로 조정한다.
처음에, 제어 신호 ACT1 (또는 제어 신호 SELFEX1) 가 활성화되어, ZQ 캘리브레이션용 핀 (ZQ) 에 접속되어 있는 풀업측의 임피던스 조정이 행해진다. ZQ 캘리브레이션용 핀 (ZQ) 에 접속된 외부 저항 (R) 과 동등한 임피던스가 되도록 풀업 회로 (301) 의 임피던스가 조정된다. 조정이 완료되면, 그 때의 임피던스 제어 신호는 고정되고, 풀업 회로 (301, 302) 및 출력 회로 최종단의 부하측의 트랜지스터의 게이트에 공급된다. 그 후에 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 가 활성화되어 접점 A 에 접속되어 있는 풀다운 회로의 임피던스 조정이 행해진다.
ZQ 캘리브레이션 동작은, 외부 명령에 의해 ZQ 캘리브레이션 동작이 지시되거나 또는 셀프 리프레시 명령 (여기서는 SELFEXIT) 가 입력됨으로써 개시된다. 다음으로, 제어 신호 ACT1 (또는 제어 신호 SELFEX1) 가 활성화되어 카운터 (304) 의 카운트 동작이 개시된다. 이 때 제어 신호 ACT2 및 제어 신호 SELFEX2 는 불활성 상태이다. 카운터 (304) 의 초기로서, 임피던스 제어 신호 DRZQP1∼DRZQP5 는 올 하이 레벨 (11111) 이며 풀업 회로 (301) 의 트랜지스터가 모두 오프 상태로 설정되어 있는 것으로 한다. ZQ 캘리브레이션용 핀 (ZQ) 의 전위는 접지 전위 (GND) 에서 기준 전위 (Vref) 보다 낮기 때문에, 콤퍼레이터 (306) 의 출력 COMP1 은 로우 레벨이다. 카운터 (304) 는 카운트다운하여 임피던스 제어 신호 DRZQP (11110) 를 출력한다.
임피던스 제어 신호 DRZQP (11110) 에 의해, 풀업 회로 (301, 302) 의 트랜지스터 (311) 는 온 상태, 트랜지스터 (312, 313, 314, 315) 는 오프 상태가 된다. 트랜지스터 (311) 의 사이즈는 최소 단위의 W/L 이며, 드라이브 능력이 작아, ZQ 캘리브레이션용 핀 (ZQ) 의 전위는 접지 전위 (GND) 보다 약간 높은 전위가 된다. 그러나, 여전히 기준 전위 (Vref) 보다 낮기 때문에 콤퍼레이터 (306) 의 출력 COMP1 은 로우 레벨 그대로이고, 카운터 (304) 는 다시 카운트다운하여 임피던스 제어 신호 DRZQP (11101) 를 출력한다.
임피던스 제어 신호 DRZQP (11101) 가 입력된 풀업 회로 (301, 302) 의 트랜지스터 (312) 는 온 상태, 트랜지스터 (311, 313, 314, 315) 는 오프 상태가 된다. 트랜지스터 (312) 의 사이즈는 2W/L 이며, ZQ 캘리브레이션용 핀 (ZQ) 의 전위는 임피던스 제어 신호 DRZQP (11110) 의 상태보다 높은 전위가 되지만 기준 전위 (Vref) 보다 낮은 전위가 된다. 그 때문에 콤퍼레이터 (306) 의 출력 COMP1 은 로우 레벨 그대로이고, 카운터 (304) 는 다시 카운트다운하여 임피던스 제어 신호 DRZQP (11100) 를 출력한다.
이들 동작을 순서대로 반복함으로써 카운터 (304) 는 카운트다운되고, 풀업 회로 (301) 의 큰 사이즈의 트랜지스터가 온 상태가 된다. 카운트 동작이 진행됨에 따라, 풀업 회로 (301) 의 임피던스가 서서히 저하하고, ZQ 캘리브레이션용 핀 (ZQ) 의 전위는 서서히 상승한다. 재차 반복함으로써, ZQ 캘리브레이션용 핀 (ZQ) 의 전위가 기준 전위 (Vref) 보다 커지면, 콤퍼레이터 (306) 의 출력이 하이 레벨이 되고, 카운터 (304) 는 역으로 카운트업한다. 이와 같이 ZQ 캘리브레이션용 핀 (ZQ) 의 전위와 기준 전위 (Vref) 의 대소에 따라, 콤퍼레이터 (306) 의 출력이 로우 레벨/하이 레벨이 되어 카운터 (304) 는 카운트다운/업한다. 그 결과 ZQ 캘리브레이션용 핀 (ZQ) 의 전위가 기준 전위 (Vref (=VDD/2)) 근방에서 안정되게 된다.
ZQ 캘리브레이션용 핀 (ZQ) 의 전위가 기준 전위 (Vref (=VDD/2)) 근방에서 안정되면, 제어 신호 ACT1 (또는 제어 신호 SELFEX1) 가 비활성화된다. 제어 신호 ACT1 (또는 제어 신호 SELFEX1) 의 비활성화에 의해 카운터 (304) 는 카운트 동작을 정지하고, 그 카운트값은 고정된다. 또한, 임피던스 제어 신호 DRZQP1∼DRZQP5 의 레벨이 확정됨으로써, 풀업 회로의 임피던스 조정은 완료되고 고정된다. 이 때의 풀업 회로 (301, 302) 의 임피던스는 외부 저항 (R) 과 동등한 값이 되도록 고정된다. 풀업 회로가 고정된 상태에서, 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 가 활성화된 다음 풀다운 회로의 임피던스가 조정된다.
풀업 회로 (301) 의 ZQ 캘리브레이션 동작이 종료하면, 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 가 활성화되어 카운터 (305) 의 카운트 동작이 개시된다. 초기 설정으로서, 카운터 (305) 를 올 로우 레벨 (00000) 에서 풀다운 회로 (303) 의 트랜지스터가 모두 오프 상태로 설정되어 있는 것으로 한다. 그 때문에, 접점 A 의 전위는 전원 전위 (VDD), 콤퍼레이터 (307) 의 출력 COMP2 는 하이 레벨이 되어, 카운터 (305) 는 카운트업하고, 임피던스 제어 신호 DRZQN (00001) 를 출력한다.
카운터 (305) 로부터의 임피던스 제어 신호 DRZQN (00001)에 의해, 풀다운 회로 (303) 의 트랜지스터 (321) 는 온 상태, 트랜지스터 (322, 323, 324, 325) 는 오프 상태가 된다. 트랜지스터 (321) 의 사이즈는 최소 단위의 W/L 이며, 드라이브 능력이 작아, 접점 A 의 전위는 전원 전위 (VDD) 보다 약간 낮은 전위가 된다. 접점 A 의 전위는 기준 전위 (Vref) 보다 높기 때문에 콤퍼레이터 (307) 의 출력 COMP2 는 하이 레벨 그대로이고, 카운터 (305) 는 다시 카운트업하여 임피던스 제어 신호 DRZQN (00010) 를 출력한다.
임피던스 제어 신호 DRZQN (00010) 가 입력된 풀다운 회로 (303) 의 트랜지스터 (322) 는 온 상태, 트랜지스터 (321, 323, 324, 325) 는 오프 상태가 된다. 트랜지스터 (322) 의 사이즈는 2W/L 이며, 접점 A 의 전위는 비트 신호 DRZQN (00001) 의 상태보다 낮은 전위가 되지만 기준 전위 (Vref) 보다 높은 전위가 된다. 그 때문에 콤퍼레이터 (307) 의 출력 COMP2 는 하이 레벨 그대로이고, 카운터 (305) 는 다시 카운트업하여 임피던스 제어 신호 DRZQN (00011) 를 출력한다.
이러한 동작을 순서대로 반복함으로써 카운터 (305) 는 카운트업되고, 풀다운 회로 (303) 의 큰 사이즈의 트랜지스터가 온 상태가 된다. 카운트 동작이 진행됨에 따라, 풀다운 회로 (303) 의 임피던스가 서서히 저하되고, 접점 A 의 전위는 서서히 저하된다. 재차 반복함으로써, 접점 A 의 전위가 기준 전위 (Vref) 보다 작아지면, 콤퍼레이터 (307) 의 출력이 로우 레벨이 되고, 카운터 (305) 는 역으로 카운트다운한다. 이와 같이 접점 A 의 전위와 기준 전위 (Vref) 의 대소에 따라, 콤퍼레이터 (307) 의 출력이 하이 레벨/로우 레벨이 되어 카운터 (305) 는 카운트업/다운한다. 그 결과 접점 A 의 전위가 기준 전위 (Vref (=VDD/2)) 근방에서 안정되게 된다.
접점 A 의 전위가 기준 전위 (Vref (=VDD/2)) 근방에서 안정되면, 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 가 비활성화된다. 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 의 비활성화에 의해 카운터 (305) 는 카운트 동작을 정지하고, 그 카운트값은 고정된다. 또한, 임피던스 제어 신호 DRZQN1∼DRZQN5 의 레벨이 확정됨으로써 풀다운 회로의 임피던스 조정은 완료된다. 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 는 비활성화되어 모두 고정된다.
제어 신호 ACT1 (또는 제어 신호 SELFEX1) 가 활성화되었을 때에, 풀업 회로 (301, 302) 의 임피던스는 외부 저항 (R) 과 동등한 값이 되도록 고정된다. 또한, 제어 신호 ACT2 (또는 제어 신호 SELFEX2) 가 활성화되었을 때에, 풀다운 회로 (303) 도 풀업 회로 (302) 의 임피던스에 고정된다. 그 결과, 풀업 회로 (301, 302), 풀다운 회로 (303) 모두 그 임피던스는 외부 저항 (R) 과 동등하게 설정된다. 이 임피던스 제어 신호 DRZQP, DRZQN 를 각각의 출력 회로의 제어 신호로 함으로써 출력 회로의 임피던스가 조정된다. 임피던스 매칭된 출력 회로를 구비하여, 고속 데이터 전송 가능한 반도체 장치가 얻어진다.
상기한 바와 같이, 제어 신호 SELFEX1 에 있어서도 제어 신호 ACT1 와 동일하게 ZQ 캘리브레이션이 개시된다. 또한, 제어 신호 SELFEX2 에 의해 풀다운측의 ZQ 캘리브레이션 동작이 실시된다. 따라서, 본 발명의 ZQ 캘리브레이션 회로는, 제어 신호 ACT1, 2 와는 다른 별도의 제어 신호 SELFEX1, 2 에 의해 ZQ 캘리브레이션을 실시할 수 있다. 이들 제어 신호 SELFEX1 은 셀프 리프레시 명령 SELFEXIT 가 발행된 후에 내부 회로로부터 자동적으로 발행된다. 또한, 풀업측의 ZQ 캘리브레이션 동작이 종료하면, 제어 신호 SELFEX2 가 내부 회로로부터 자동적으로 발행되어 풀다운측의 ZQ 캘리브레이션 동작이 실시된다. 이와 같이 셀프 리프레시 동작에 이어서, ZQ 캘리브레이션이 자동적으로 추가된다.
본 발명의 ZQ 캘리브레이션 회로의 동작을, 도 6 의 타이밍차트도를 이용하여 설명한다. 통상은, ZQ 캘리브레이션 명령이 외부로부터 발행되면 제어 신호 ACT1 가 활성화되어 ZQ 캘리브레이션 동작을 개시한다. 본 발명에서는 제어 신호 ACT1 와 동일한 제어를 실행하는 신호로서 SELFEX1 가 추가로 입력되고 있다. 셀프 리프레시용의 외부 명령 SELFENTRY 가 엔트리되어 셀프 리프레시가 개시된다. 외부 명령 SELFEXIT 에 의해 셀프 리프레시 기간이 종료한다.
이 외부 명령 SELFEXIT 명령이 발행되면, 제어 신호 SELFEX1 가 활성화 (도 6 에서는 하이 레벨에서 활성) 되어 풀업측의 ZQ 캘리브레이션 동작을 개시한다. ZQ 캘리브레이션 동작은 상기한 바와 같다. 처음에 제어 신호 SELFEX1 에 의해 풀업측의 ZQ 캘리브레이션이 실시된다. 카운터의 카운트 동작에 의해, ZQ 캘리브레이션 전용 핀 (ZQ) 레벨은 서서히 상승해 VDD/2 레벨 근방에서 안정된다. 그 후, 제어 신호 SELFEX1 은 비활성화 (도면에서는 로우 레벨에 비활성) 되어 임피던스 제어 신호 DRZQP 는 고정된다.
다음으로, 제어 신호 SELFEX1 은 비활성화됨으로써 제어 신호 SELFEX2 가 활성화 (도면에서는 하이 레벨 활성) 되어, 풀다운측의 ZQ 캘리브레이션 동작을 개시한다. ZQ 캘리브레이션 동작은 상기한 동작과 동일하다. 카운터의 카운트 동작에 의해 접점 A 의 레벨은 서서히 저하하여 VDD/2 레벨 근방에서 안정된다. 그 후, 제어 신호 SELFEX2 는 비활성화 (도면에서는 로우 레벨에 비활성) 되어 임피던스 제어 신호 DRZQN 는 고정되고 ZQ 캘리브레이션을 종료한다.
본 발명에 있어서는, 셀프 리프레시용의 외부 명령 SELFEXIT 에 의해 ZQ 캘 리브레이션 동작을 자동적으로 개시한다. 풀업측의 ZQ 캘리브레이션 종료후에는 자동적으로 풀다운측의 ZQ 캘리브레이션을 행한다. 셀프 리프레시 종료시에는, DLL 록 기간 (TDLLK=512*tCK) 으로서 512 클록분은 외부 명령이 입력되지 않는다. 이 기간을 이용하여 ZQ 캘리브레이션 동작을 병행하여 실시시키는 것이다. 따라서, 외부로부터의 액세스 금지 기간에는 영향을 미치지 않는다. 또, DLL 록 기간 (TDLLK=512*tCK) 완료후에, 명령이 입력가능하여 거기까지 이 ZQ 캘리브레이션은 완료되기 때문에, 캘리브레이션중에 ZQ 캘리브레이션 명령이 입력되더라도, 이러한 명령을 무시하고 캘리브레이션을 실행하더라도, 그 스펙 TZQOPER=256*TCK, tZQCS=64*tCK 을 만족할 수 있는 것은 분명하며, 종래의 스펙과 모순되지 않는다.
이와 같이 셀프 리프레시 종료후에 자동적으로 ZQ 캘리브레이션 동작을 행한다. DLL 록 기간은 512 사이클분이며, 충분한 ZQ 캘리브레이션 기간이며, 정확하게 ZQ 캘리브레이션 동작을 행할 수 있다. 또, 외부로부터의 ZQ 캘리브레이션 명령에 의한 ZQ 캘리브레이션 동작과는 별도로 ZQ 캘리브레이션 동작이 추가됨으로써 ZQ 캘리브레이션 동작 회수가 증가한다. 그 때문에 ZQ 캘리브레이션의 간격이 짧아져 보다 정확하게 ZQ 캘리브레이션할 수 있다. 셀프 리프레시후에 자동적으로 ZQ 캘리브레이션 동작을 행하는 ZQ 캘리브레이션 회로를 얻을 수 있다. 이러한 ZQ 캘리브레이션 회로를 구비하여, 고속 데이터 전송 가능한 반도체 장치를 얻을 수 있다.
이상, 본 발명의 바람직한 실시형태에 대해 상세히 서술했지만, 본원은 상기 실시형태예에 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지 로 변경하여 실시하는 것이 가능하며, 이들도 본 발명에 포함되는 것은 말할 필요도 없다.
예를 들어, 상기 실시형태에 있어서는 셀프 리프레시 명령을 이용해 ZQ 캘리브레이션 동작을 자동적으로 실시했다. 그러나, 셀프 리프레시 명령으로부터 내부 동작에 의해 ZQ 명령을 발행하여 ZQ 캘리브레이션 동작을 실시해도 관계없다. 또, 셀프 리프레시 명령에 특별히 한정되는 것은 아니다. 외부 명령에 의해 지정된 동작 기간이 길어, 다음 명령이 입력되기까지의 클록수가 큰 경우의 명령에 대해 응용할 수 있는 것이다.
본 발명의 ZQ 캘리브레이션 회로는, 외부로부터 입력되는 ZQ 캘리브레이션 명령 이외의 명령으로부터 ZQ 캘리브레이션 명령을 생성하여 ZQ 캘리브레이션 동작을 추가 실시한다. ZQ 캘리브레이션 동작을 추가 실시함으로써, ZQ 캘리브레이션 회수가 증가하여, 임피던스의 정합을 보다 정확하게 단기간에 행할 수 있는 효과를 얻을 수 있다. 이 명령으로는, 셀프 리프레시 명령이 보다 바람직하다. 셀프 리프레시후에 자동적으로 ZQ 캘리브레이션 동작을 행하는 ZQ 캘리브레이션 회로를 얻을 수 있다. 이러한 ZQ 캘리브레이션 회로를 구비하여, 고속 데이터 전송 가능한 반도체 장치를 얻을 수 있다.

Claims (10)

  1. ZQ 캘리브레이션 회로에 있어서,
    외부로부터 입력되는 ZQ 캘리브레이션 이외의 명령으로부터 ZQ 캘리브레이션용의 제어 신호를 발행하여, ZQ 캘리브레이션 동작하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호를 카운터에 입력함으로써 ZQ 캘리브레이션 동작시키는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  3. 제 2 항에 있어서,
    상기 제어 신호를 카운터에 입력함으로써, 풀업측의 ZQ 캘리브레이션 동작을 행하고, 상기 풀업측의 ZQ 캘리브레이션 동작 종료후에는 제 2 제어 신호를 발행하여, 풀다운측의 ZQ 캘리브레이션 동작하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  4. 제 2 항에 있어서,
    상기 제어 신호에 의해 실시되는 ZQ 캘리브레이션 동작은, 외부로부터의 ZQ 캘리브레이션 명령이 입력되었을 때의 ZQ 캘리브레이션 동작과 동일한 것을 특징으 로 하는 ZQ 캘리브레이션 회로.
  5. 제 1 항에 있어서,
    상기 ZQ 캘리브레이션 이외의 명령이란 셀프 리프레시용 명령인 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  6. 제 5 항에 있어서,
    상기 셀프 리프레시용 명령에 의한 DLL 록 기간에, ZQ 캘리브레이션 동작을 병행하여 실시하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  7. ZQ 캘리브레이션 회로에 있어서,
    ZQ 캘리브레이션 단자에 접속된 제 1 풀업 회로와, 제 2 풀업 회로와 풀다운 회로로 이루어지는 레플리카 버퍼와, 제 1 및 제 3 제어 신호가 입력되는 제 1 카운터와, 제 2 및 제 4 제어 신호가 입력되는 제 2 카운터와, 기준 전위와 상기 ZQ 캘리브레이션 단자의 전위를 비교하는 제 1 콤퍼레이터와, 상기 기준 전위와 상기 레플리카 버퍼의 접점의 전위를 비교하는 제 2 콤퍼레이터를 구비하고, ZQ 캘리브레이션 명령으로부터 생성된 상기 제 1 및 제 2 제어 신호에 따라서 제 1 ZQ 캘리브레이션 동작을 행하고, 셀프 리프레시 명령으로부터 생성된 상기 제 3 및 제 4 제어 신호에 따라서 제 2 ZQ 캘리브레이션 동작을 행하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  8. 제 7 항에 있어서,
    상기 제 1 풀업 회로와, 상기 제 1 카운터와, 상기 제 1 콤퍼레이터에 의해 풀업측의 ZQ 캘리브레이션 동작을 행하고, 그 후 상기 레플리카 버퍼와, 상기 제 2 카운터와, 상기 제 2 콤퍼레이터에 의해 풀다운측의 ZQ 캘리브레이션 동작을 행하는 것을 특징으로 하는 ZQ 캘리브레이션 회로.
  9. 반도체 장치에 있어서,
    외부로부터 입력되는 ZQ 캘리브레이션 이외의 명령으로부터 ZQ 캘리브레이션용 제어 신호를 발행하여, ZQ 캘리브레이션 동작하는 ZQ 캘리브레이션 회로를 구비한 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치에 있어서,
    ZQ 캘리브레이션 단자에 접속된 제 1 풀업 회로와, 제 2 풀업 회로와 풀다운 회로로 이루어지는 레플리카 버퍼와, 제 1 및 제 2 제어 신호가 입력되는 제 1 카운터와, 제 3 및 제 4 제어 신호가 입력되는 제 2 카운터와, 기준 전위와 상기 ZQ 캘리브레이션 단자의 전위를 비교하는 제 1 콤퍼레이터와, 상기 기준 전위와 상기 레플리카 버퍼의 접점의 전위를 비교하는 제 2 콤퍼레이터를 구비하고, ZQ 캘리브레이션 명령으로부터 생성된 상기 제 1 및 제 3 제어 신호에 따라서 제 1 ZQ 캘리브레이션 동작을 행하고, 셀프 리프레시 명령으로부터 생성된 상기 제 2 및 제 4 제어 신호에 따라서 제 2 ZQ 캘리브레이션 동작을 행하는 ZQ 캘리브레이션 회로를 구비한 것을 특징으로 하는 반도체 장치.
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