KR102584637B1 - 반도체 메모리 장치 및 반도체 장치 - Google Patents

반도체 메모리 장치 및 반도체 장치 Download PDF

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Abstract

실시예의 반도체 메모리 장치는 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 로우 어드레스를 입력받고, 로우 어드레스에 대응하는 워드 라인을 선택하는 로우 디코더, 컬럼 어드레스를 입력받고, 컬럼 어드레스에 대응하는 비트 라인을 선택하는 칼럼 디코더, 선택된 워드 라인과 선택된 비트 라인에 연결되는 메모리 셀에 저장된 데이터를 독출하는 센스 앰프, 서로 다른 크기를 갖는 복수의 제1 트랜지스터를 포함하는 제1 구동부와 서로 크기가 동일한 복수의 제2 트랜지스터를 포함하는 제2 구동부를 포함하고, 제1 구동부와 제2 구동부는 데이터를 출력 패드에 출력하고, 출력 패드에 임피던스(impedance)를 제공하도록 구동하는, 데이터 출력 구동부, 그리고 제1 구동부에 입력되는 제1 캘리브레이션 코드와 제2 구동부에 입력되는 제2 캘리브레이션 코드를 출력하는 제어부를 포함한다.

Description

반도체 메모리 장치 및 반도체 장치{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
실시예는 반도체 메모리 장치 및 반도체 장치에 관한 것이다.
메모리 시스템은 전송 선로에 연결되는 메모리 컨트롤러(memory controller)와 반도체 메모리 장치(semiconductor memory device)를 포함한다. 메모리 시스템의 전송 선로를 따라 전송되는 데이터 신호는 전송 선로의 종단에서 반사될 수 있다. 반사된 데이터 신호는 노이즈(noise)가 되어 원래의 데이터 신호에 영향을 주고 데이터 신호의 품질을 떨어뜨린다.
이러한 데이터 신호의 반사를 방지하기 위해 전송 선로의 종단에 임피던스를 매칭시키는 장치가 연결된다. 전송 선로 종단의 임피던스가 메모리 컨트롤러와 반도체 메모리 장치 간 전송 선로의 임피던스와 매칭(matching)되어, 데이터 신호의 반사를 줄이고 데이터 신호의 품질 저하를 방지한다.
임피던스 값은 제조 공정(process)의 변화, 전원 전압(voltage)의 변동, 및 동작 온도(temperature)의 변화에 따라 변동된다. 변동되는 임피던스 값에 따른 임피던스 매칭이 적절히 이루어지지 않으면, 데이터 신호의 빠른 전송이 어려워지고 데이터가 왜곡될 수 있다.
최근, 반도체 메모리 장치는 높은 신호 품질과 안정성의 확보를 위해 ZQ 캘리브레이션(ZQ calibration) 로직을 이용한다. 임피던스는 ZQ 캘리브레이션 로직이 생성한 캘리브레이션 코드에 따라 조정될 수 있다.
실시예는 임피던스가 전송 선로의 임피던스와 정확히 매칭되는 반도체 메모리 장치 및 반도체 장치를 제공한다.
그리고, 실시예는 임피던스의 값을 자동으로 조정할 수 있는 반도체 메모리 장치 및 반도체 장치를 제공한다.
또한, 실시예는 데이터 입출력 기간을 확보하는 반도체 메모리 장치 및 반도체 장치를 제공한다.
이러한 기술적 과제를 해결하기 위한 실시예의 반도체 메모리 장치는 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 로우 어드레스를 입력받고, 로우 어드레스에 대응하는 워드 라인을 선택하는 로우 디코더, 컬럼 어드레스를 입력받고, 컬럼 어드레스에 대응하는 비트 라인을 선택하는 칼럼 디코더, 선택된 워드 라인과 선택된 비트 라인에 연결되는 메모리 셀에 저장된 데이터를 독출하는 센스 앰프, 서로 다른 크기를 갖는 복수의 제1 트랜지스터를 포함하는 제1 구동부와 서로 크기가 동일한 복수의 제2 트랜지스터를 포함하는 제2 구동부를 포함하고, 제1 구동부와 제2 구동부는 데이터를 출력 패드에 출력하고, 출력 패드에 임피던스(impedance)를 제공하도록 구동하는, 데이터 출력 구동부, 그리고 제1 구동부에 입력되는 제1 캘리브레이션 코드와 제2 구동부에 입력되는 제2 캘리브레이션 코드를 출력하는 제어부를 포함한다.
반도체 메모리 장치는 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 입력되는 어드레스에 따라 선택된 메모리 셀에 저장된 데이터를 독출하는 센스 앰프, 외부 ZQ 저항을 이용하여, ZQ 캘리브레이션 코드를 생성하는 ZQ 캘리브레이션 코드 생성부, ZQ 캘리브레이션 코드에 기초하여 제1 캘리브레이션 코드 및 제2 캘리브레이션 코드를 생성하는 제어부, 그리고 출력 패드에 연결되고, 출력 패드에 연결된 전송선에 독출된 데이터를 출력하며, 제1 캘리브레이션 코드 및 제2 캘리브레이션 코드에 대응하여 전송선으로 제공하는 임피던스의 값을 변경하는 데이터 출력 구동부를 포함한다.
반도체 장치는 데이터가 입출력되는 전송선에 연결되고, 전송선으로 임피던스를 제공하도록 구동하는, 서로 다른 크기를 갖는 제1 트랜지스터들과 서로 크기가 동일한 제2 트랜지스터들을 포함하는 구동부, 그리고 제1 트랜지스터들에 입력되는 제1 캘리브레이션 코드와 제2 트랜지스터들에 입력되는 제2 캘리브레이션 코드를 출력하는 임피던스 캘리브레이션부를 포함한다.
실시예들 중 적어도 하나에 의하면, 임피던스 값이 조정되는 동안 데이터가 입출력될 수 있다.
실시예들 중 적어도 하나에 의하면, 임피던스 값이 자동으로 조정될 수 있다.
도 1은 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 2는 도 1에 도시된 반도체 메모리 장치를 나타낸 블록도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 데이터 출력 회로를 나타낸 블록도이다.
도 4는 일 실시예에 따른 데이터 출력 회로의 일부를 나타낸 블록도이다.
도 5는 도 4에 도시된 전치 구동부를 개략적으로 나타낸 회로도이다.
도 6은 도 4에 도시된 출력 구동부를 개략적으로 나타낸 회로도이다.
도 7는 도 6의 출력 구동부의 일 양태를 나타낸 회로도이다.
도 8 및 도 9은 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍 도이다.
도 10은 도 4에 도시된 제어부를 개략적으로 나타낸 블록도이다.
도 11 및 도 12는 일 실시예에 따른 임피던스 캘리브레이션 방법을 나타낸 순서도이다.
도 13은 일 실시예에 따른 임피던스 캘리브레이션 방법의 예시를 설명하기 위한 표이다.
도 14는 다른 실시예에 따른 데이터 출력 회로의 일부를 나타낸 블록도이다.
도 15는 도 14에 도시된 제어부를 개략적으로 나타낸 블록도이다.
도 16은 도 15의 룩업 테이블을 나타낸 도면이다.
도 17 및 도 18은 다른 실시예에 따른 임피던스 캘리브레이션 방법을 나타낸 순서도이다.
도 19는 다른 실시예에 따른 임피던스 캘리브레이션 방법의 예시를 설명하기 위한 표이다.
이하의 설명에서, 반도체 메모리 장치로서 DRAM(Dynamic Random Access Memory)이 사용되는 것으로 가정된다. 그러나, 본 발명의 기술 사상은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해, 다른 반도체 메모리 장치에 적용될 수 있다.
먼저, 도 1 내지 도 13을 참조하여 일 실시예에 따른 반도체 메모리 장치 및 반도체 장치를 설명한다.
도 1은 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다. 메모리 시스템은 반도체 메모리 장치(semiconductor memory device, 1000) 및 메모리 컨트롤러(memory controller, 2000)를 포함한다.
메모리 장치(1000)는 메모리 컨트롤러(2000)로부터 커맨드/어드레스 신호(CA) 신호를 수신하여 동작할 수 있고, 메모리 컨트롤러(2000)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 송수신할 수 있다.
메모리 컨트롤러(2000)는 메모리 장치(1000)의 전반적인 동작 예컨대, 독출(read), 기입(write), 또는 리프레시(refresh) 동작을 제어할 수 있으며, SoC(System on Chip)의 일부로 구현될 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치를 나타낸 블록도이다. 도시된 바와 같이, 반도체 메모리 장치(1000)는 임피던스 캘리브레이션 회로(1100), 데이터 출력 드라이버(1200), 메모리 셀 어레이(1300), 센스 앰프(1310), 로우 디코더(1320), 칼럼 디코더(1330), 어드레스 래치(1400), 데이터 입력 드라이버(1500), 내부 클록 신호 생성기(1800), CA 버퍼(1700), 및 커맨드 디코더(1750)를 포함할 수 있다.
임피던스 캘리브레이션 회로(1100)는 임피던스와 외부 저항의 임피던스 매칭을 위한 캘리브레이션 연산을 수행할 수 있다. 임피던스 캘리브레이션 회로(1100)는 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 생성할 수 있다. 생성된 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])에 의해 임피던스가 외부 저항과 매칭될 수 있다.
메모리 셀 어레이(1300)는 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다.
로우 디코더(1320)는 어드레스 래치(1400)로부터 출력된 메모리 셀의 로우 어드레스에 기초하여, 워드 라인들 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다. 그리고, 칼럼 디코더(1330)는 어드레스 래치(1400)로부터 출력된 메모리 셀의 칼럼 어드레스에 기초하여 비트 라인들 각각과 센스 앰프(1310) 사이의 접속을 제어할 수 있다.
센스 앰프(1310)는 데이터 입력 드라이버(1500)로부터 수신된 기입 데이터에 기초하여 기입 데이터에 대응하는 전류 신호를 생성할 수 있고, 전류 신호를 칼럼 디코더(1330)에 의해 접속된 적어도 하나의 비트 라인에 공급할 수 있다. 또한, 센스 앰프(1310)는 칼럼 디코더(1330)에 의해 접속된 적어도 하나의 비트 라인으로부터 출력되는 신호를 감지 증폭하여 감지 증폭된 신호에 대응하는 독출 데이터를 생성할 수 있고, 독출 데이터를 데이터 출력 드라이버(1200)로 전송할 수 있다.
데이터 출력 드라이버(1200)는 DQ 패드를 통해 메모리 셀 어레이(1300)에 저장된 데이터를 반도체 메모리 장치(1000) 외부에 출력할 수 있다.
반도체 메모리 장치(1000) 외부의 데이터는 DQ 패드를 통해 데이터 입력 드라이버(1500)로 제공될 수 있다. 데이터 스트로브 신호는 DQS 패드(DQS)를 통해 데이터 입력 드라이버(1500)로 제공될 수 있다. 데이터 입력 드라이버(1500)로 제공된 데이터는 데이터 스트로브 신호에 따라 래치되어, 센스 앰프(1310)를 통해 메모리 셀 어레이(1300)에 저장될 수 있다.
내부 클록 신호 생성기(1800)는 외부 클록 신호(CLK, /CLK)에 기초하여 내부 클록 신호를 생성할 수 있다.
CA 버퍼(1700)는 내부 클록 신호에 동기되어, 입력되는 커맨드/어드레스 신호 (CA)를 래치한다. 래치된 커맨드와 어드레스는 각각 커맨드 디코더(1750)와 어드레스 래치(1400)로 제공될 수 있다.
커맨드 디코더(1750)는 CA 버퍼(1700)를 통해 다양한 명령을 제공받는다. 커맨드 디코더(1750)는 로우 디코더(1320), 칼럼 디코더(1330) 등의 구성 요소로 명령을 제공한다.
이하에서는, 도 3 및 도 7를 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 임피던스 캘리브레이션 회로(1100) 및 데이터 출력 드라이버(1200)에 대해 상세하게 설명한다.
먼저, 도 3은 도 2에 도시된 반도체 메모리 장치(1000)의 데이터 출력 회로를 나타낸 블록도이다. 데이터 출력 회로(10)는, 독출 데이터(DATA[N-1]), 예컨대 독출 데이터를 입력 받아 복수의 DQ 패드로 대응하는 데이터 신호(DQ[L-1]~DQ[0])를 출력할 수 있다.
이러한 데이터 출력 회로(10)는 ZQ 캘리브레이션 코드 생성부(12, 이하 코드 생성부), 제어부(14) 및 데이터 출력 드라이버(1200)를 포함한다. 이때, 코드 생성부(12) 및 제어부(14)는 도 2의 임피던스 캘리브레이션 회로(1100)에 포함되는 구성이다.
코드 생성부(12)는 ZQ 패드(ZQ)를 통해 외부 저항(RZQ)에 연결되어, 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 생성한다. 코드 생성부(12)는 ZQ 패드(ZQ)의 전위와 소정 기준 전위를 비교하는 ZQ 캘리브레이션 동작에 의해, 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 생성할 수 있다.
제어부(14)는 코드 생성부(12)에서 생성된 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])에 기초하여, 제1 풀업 ZQ 코드(M1[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 그리고 제2 풀다운 ZQ 코드(E2[J-1:0])를 생성한다.
그리고, 제1 풀업 ZQ 코드(M1[I-1:0])와 제1 풀다운 ZQ 코드(M2[I-1:0])는 바이너리 코드(binary code)를 포함하고, 제2 풀업 ZQ 코드(E1[J-1:0])와 제2 풀다운 ZQ 코드(E2[J-1:0])는 리니어 코드(linear code)를 포함할 수 있다.
제1 풀업 ZQ 코드(M1[I-1:0])와 제1 풀다운 ZQ 코드(M2[I-1:0])는 I개의 비트(bit)로 형성될 수 있고, 제2 풀업 ZQ 코드(E1[J-1:0])와 제2 풀다운 ZQ 코드(E2[J-1:0])는 J개의 비트로 형성될 수 있다.
이때, 제어부(14)가 출력하는 제1 풀업 ZQ 코드(M1[I-1:0])와 제2 풀업 ZQ 코드(E1[J-1:0])의 합은, 제어부에 입력되는 풀업 코드(P1[N-1:0])와 동일하고, 제어부(14)가 출력하는 제1 풀다운 ZQ 코드(M2[I-1:0])와 제2 풀다운 ZQ 코드(E2[J-1:0])의 합은, 제어부에 입력되는 풀다운 코드(P2[N-1:0])와 동일할 수 있다.
데이터 출력 드라이버(1200)는 복수의 데이터 출력부(DU[0]~DU[L-1])를 포함한다. 복수의 데이터 출력부(DU[0]~DU[L-1]) 각각은 대응하는 DQ 패드를 통해, 대응하는 전송 선로들(TL[0]~TL[L-1])로 데이터(DQ[0]~DQ[L-1])를 출력할 수 있다. 예를 들어, 제1 데이터 출력부(DU[0])는 제1 전송 선로(TL[0])에 독출된 데이터(DQ[0])를 출력한다.
그리고, 복수의 데이터 출력부(DU[0]~DU[L-1])는 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0])와 풀다운 ZQ 코드(M2[I-1:0], E2[J-1:0])에 기초하여, 데이터(DQ[0]~DQ[L-1])를 출력할 수 있다.
또는, 복수의 데이터 출력부(DU[0]~DU[L-1])는 데이터가 반도체 메모리 장치(1000)에 입력될 때, 전송 선로들(TL[0]~TL[L-1])에 임피던스를 제공하는 터미네이션(termination) 동작을 수행하는 ODT(on-die termination)로 동작할 수도 있다.
다음으로, 도 4 내지 도 7를 참조하여, 데이터 출력 회로(10)의 데이터 출력부(DU[0])에 대해 설명한다. 데이터 출력부(DU[0])의 구성과 동작은 데이터 출력 드라이버(1200)에 포함된 다른 데이터 출력부와 동일, 유사하므로, 하기에서는 데이터 출력부(DU[0])에 대해서만 설명한다.
도 4는 일 실시예에 따른 데이터 출력 회로의 일부를 나타낸 블록도이다. 도 4에 도시된 바와 같이, 데이터 출력부(DU[0])는 전치 구동부(16)와 출력 구동부(18)를 포함한다.
전치 구동부(16)는 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0]), 풀다운 ZQ 코드(M2[I-1:0], E2[J-1:0]), 그리고 독출 데이터(DATA[0])를 기초로 풀업 구동 신호(MU[I-1:0], EU[J-1:0])와 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])를 생성할 수 있다. 전치 구동부(16)에 대해서 도 5를 참조하여 함께 설명한다.
도 5는 도 4에 도시된 전치 구동부(16)를 개략적으로 나타낸 회로도이다. 도시된 바와 같이, 전치 구동부(16)는 반도체 메모리 장치(1000)가 데이터를 출력할 때, 풀업 구동 신호(MU[I-1:0], EU[J-1:0]) 및 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])를 생성한다.
구체적으로, 전치 구동부(16)는 반도체 메모리 장치(1000)가 데이터를 출력할 때, 제1 제어신호(DRV_ON), 제2 제어신호(ODT_ON), 풀업 ZQ 코드(/M1[I-1:0], /E1[J-1:0]), 그리고 출력할 데이터(/DATA_PU)의 논리 레벨에 따라, 풀업 구동 신호(MU[I-1:0], EU[J-1:0])를 생성할 수 있다. 또한, 전치 구동부(16)는 반도체 메모리 장치(1000)가 데이터를 출력할 때, 제1 제어신호(DRV_ON), 제2 제어신호(ODT_ON), 풀다운 ZQ 코드(/M2[I-1:0], /E2[J-1:0]), 그리고 출력할 데이터(DATA_PD)의 논리 레벨에 따라, 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])를 생성할 수 있다.
일례로, 하이 레벨의 데이터를 출력하는 경우, 제1 제어신호(DRV_ON)는 하이 레벨, 제2 제어신호(ODT_ON)는 로우 레벨, 데이터(/DATA_PU)는 로우 레벨, 데이터(DATA_PD)는 하이 레벨이므로, 풀업 제어신호(/PU_ON)가 로우 레벨로 출력되고, 풀다운 제어신호(/PD_ON)가 하이 레벨로 출력된다. 풀업 제어신호(/PU_ON)가 로우 레벨이므로, 풀업 ZQ 코드(/M1[I-1:0], /E1[J-1:0])에 대응하는 풀업 구동 신호(MU[I-1:0], EU[J-1:0])가 출력된다. 그리고, 하이 레벨의 풀다운 제어신호(/PD_ON)에 의해, 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])가 로우 레벨로 출력된다.
다른 예로, 로우 레벨의 데이터를 출력하는 경우, 제1 제어신호(DRV_ON)는 하이 레벨, 제2 제어신호(ODT_ON)는 로우 레벨, 데이터(/DATA_PU)는 하이 레벨, 데이터(DATA_PD)는 로우 레벨이므로, 풀업 제어신호(/PU_ON)가 하이 레벨로 출력되고, 풀다운 제어신호(/PD_ON)가 로우 레벨로 출력된다. 풀다운 제어신호(/PD_ON)가 로우 레벨이므로, 풀다운 ZQ 코드(/M2[I-1:0], /E2[J-1:0])에 대응하는 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])가 출력된다. 그리고, 하이 레벨의 풀업 제어신호(/PU_ON)에 의해, 풀업 구동 신호(MU[I-1:0], EU[J-1:0])가 로우 레벨로 출력된다.
그리고, 전치 구동부(16)는 반도체 메모리 장치(1000)에 데이터가 입력될 때 제1 제어신호(DRV_ON), 제2 제어신호(ODT_ON), 그리고 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0])의 논리 레벨에 따라, 풀업 구동 신호(MU[I-1:0], EU[J-1:0])를 생성할 수 있다. 또한, 전치 구동부(16)는 반도체 메모리 장치(1000)에 데이터가 입력될 때, 제1 제어신호(DRV_ON), 제2 제어신호(ODT_ON), 그리고 풀다운 ZQ 코드(/M2[I-1:0], /E2[J-1:0])의 논리 레벨에 따라, 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])를 생성할 수 있다.
예를 들어, 제1 제어신호(DRV_ON)는 로우 레벨, 제2 제어신호(ODT_ON)는 하이 레벨이므로, 풀업 제어신호(/PU_ON)가 하이 레벨로 출력되고, 풀다운 제어신호(/PD_ON)가 로우 레벨로 출력된다. 풀다운 제어신호(/PD_ON)가 로우 레벨이므로, 풀다운 ZQ 코드(/M2[I-1:0], /E2[J-1:0])에 대응하는 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])가 출력된다.
다음으로, 도 4를 다시 참조하면, 출력 구동부(18)는 DQ 패드를 통해 전송 선로(TL[0])에 연결된다. 출력 구동부(18)는 입력되는 풀업 구동 신호(MU[I-1:0], EU[J-1:0]) 또는 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])에 응답하여, 전송 선로(TL[0])에 임피던스를 제공한다.
임피던스 값은 풀업 구동 신호(MU[I-1:0], EU[J-1:0]) 또는 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])에 따라 결정될 수 있다. 제1 풀업 구동 신호(MU[I-1:0])와 제1 풀다운 구동 신호(MD[I-1:0])는 제1 구동부(180)로 입력되고, 제2 풀업 구동 신호(EU[J-1:0])와 제2 풀다운 구동 신호(ED[J-1:0])는 제2 구동부(182)로 입력될 수 있다.
출력 구동부(18)는 입력되는 풀업 구동 신호(MU[I-1:0], EU[J-1:0]) 또는 풀다운 구동 신호(MD[I-1:0], ED[J-1:0])에 응답하여, 전송 선로(TL[0])를 통해 독출 데이터(DATA[0])를 외부로 출력할 수 있다.
메모리 컨트롤러(2000)가 수신하는 데이터 신호(D[0])는 출력 구동부(18)에서 생성되는 전류와 메모리 컨트롤러(2000) 측의 터미네이션 저항(Rt)에 의해 결정될 수 있다.
또한, 출력 구동부(18)가 하이 레벨을 갖는 독출 데이터(DATA[0])를 출력하는 경우의 임피던스와 로우 레벨을 갖는 독출 데이터(DATA[0])를 출력하는 경우의 임피던스는 서로 상이할 수 있다.
그리고, 출력 구동부(18)는 제1 풀업 구동 신호(MU[I-1:0]) 및 제1 풀다운 구동 신호(MD[I-1:0])가 입력되는 제1 구동부(180)와 제2 풀업 구동 신호(EU[J-1:0]) 및 제2 풀다운 구동 신호(ED[J-1:0])가 입력되는 제2 구동부(182)를 포함할 수 있다.
이하에서는 제1 구동부(180)와 제2 구동부(182)를 포함하는 출력 구동부(18)에 대해 도 6을 참조하여 더 상세하게 설명한다.
도 6은 도 4에 도시된 출력 구동부를 개략적으로 나타낸 회로도이다. 도 6에 도시된 바와 같이, 제1 구동부(180)는 제1 풀업 구동부(180U)와 제1 풀다운 구동부(180D)를 포함하고, 제2 구동부(182)는 제2 풀업 구동부(182U)와 제2 풀다운 구동부(182D)를 포함할 수 있다.
먼저, 제1 구동부(180)의 제1 풀업 구동부(180U)와 제1 풀다운 구동부(180D)에 대해 설명한다.
제1 풀업 구동부(180U)는 일단이 제1 전원 전압(VDDQ)에 연결되고, 타단이 DQ 노드(DQ)에 연결되는 복수의 메인 풀업 트랜지스터(UT1[I-1:0])를 포함할 수 있다. 이때, 복수의 메인 풀업 트랜지스터(UT1[I-1:0])의 게이트에는 제1 풀업 구동 신호(MU[I-1:0])의 각각의 비트가 인가될 수 있다. 구체적으로, 제n 비트의 제1 풀업 구동 신호(MU[I-1:0])의 각 비트의 값에 기초하여, 각각의 메인 풀업 트랜지스터(UT1[I-1:0])가 턴 온 또는 턴 오프될 수 있다.
제1 메인 풀업 트랜지스터(UT1[0])에서 제n 메인 풀업 트랜지스터(UT1[I-1])로 갈수록 순차적으로 트랜지스터의 크기(채널폭(W)/채널길이(L))가 커진다.
구체적으로, 제1 풀업 구동 신호(MU[I-1:0])의 상위 비트가 인가되는 메인 풀업 트랜지스터의 크기(W/L)는 제1 풀업 구동 신호(MU[I-1:0])의 하위 비트가 인가되는 메인 풀업 트랜지스터의 크기(W/L)보다 클 수 있다. 즉, 제1 풀업 구동 신호(MU[I-1:0])의 최상위 비트가 인가되는 트랜지스터(UT1[I-1])의 크기(W/L)가 가장 크고, 제1 풀업 구동 신호(MU[I-1:0])의 최하위 비트가 인가되는 트랜지스터(UT1[0])의 크기(W/L)가 가장 작을 수 있다. 따라서, 제1 풀업 구동 신호(MU[I-1:0])의 상위 비트의 제어 하에 턴 온되는 메인 풀업 트랜지스터는 제1 풀업 구동 신호(MU[I-1:0])의 하위 비트의 제어 하에 턴 온되는 메인 풀업 트랜지스터보다 많은 전류를 구동할 수 있다.
그리고, 제1 풀다운 구동부(180D)는 일단이 제2 전원 전압(VSSQ)에 연결되고, 타단이 DQ 노드(DQ)에 연결되는 복수의 메인 풀다운 트랜지스터(DT1[I-1:0])를 포함할 수 있다. 이때, 복수의 메인 풀다운 트랜지스터(DT1[I-1:0])의 게이트에는 제1 풀다운 구동 신호(MD[I-1:0])의 각각의 비트가 인가될 수 있다. 구체적으로, 제n 비트의 제1 풀다운 구동 신호(MD[I-1:0])의 각 비트의 값에 기초하여, 각각의 메인 풀다운 트랜지스터(DT1[I-1:0])가 턴 온 또는 턴 오프될 수 있다.
제1 메인 풀다운 트랜지스터(DT1[0])에서 제n 메인 풀다운 트랜지스터(DT1[I-1])로 갈수록 순차적으로 트랜지스터의 크기(W/L)가 커지고, 트랜지스터의 크기(W/L)의 역순으로 트랜지스터의 저항 값이 2배씩 커진다고 가정한다. 구체적으로, 제1 풀다운 구동 신호(MD[I-1:0])의 상위 비트가 인가되는 메인 풀다운 트랜지스터의 크기(W/L)는 제1 풀다운 구동 신호(MD[I-1:0])의 하위 비트가 인가되는 메인 풀다운 트랜지스터의 크기(W/L)보다 클 수 있다. 즉, 제1 풀다운 구동 신호(MD[I-1:0])의 최상위 비트가 인가되는 트랜지스터(DT1[I-1])의 크기(W/L)가 가장 크고, 제1 풀다운 구동 신호(MD[I-1:0])의 최하위 비트가 인가되는 트랜지스터(DT1[0])의 크기(W/L)가 가장 작을 수 있다. 따라서, 제1 풀다운 구동 신호(MD[I-1:0])의 상위 비트의 제어 하에 턴 온되는 메인 풀다운 트랜지스터는 제1 풀다운 구동 신호(MD[I-1:0])의 하위 비트의 제어 하에 턴 온되는 메인 풀다운 트랜지스터보다 많은 전류를 구동할 수 있다.
다음으로, 제2 구동부(182)의 제2 풀업 구동부(182U)와 제2 풀다운 구동부(182D)에 대해 설명한다.
제2 풀업 구동부(182U)는 일단이 제1 전원 전압(VDDQ)에 연결되고, 타단이 DQ 노드(DQ)에 연결되는 복수의 서브 풀업 트랜지스터(UT2[J-1:0])를 포함할 수 있다. 이때, 복수의 서브 풀업 트랜지스터(UT2[J-1:0])의 게이트에는 제2 풀업 구동 신호(EU[J-1:0])의 각각의 비트가 인가될 수 있다. 구체적으로, 제m 비트의 제2 풀업 구동 신호(EU[J-1:0])의 각 비트의 값에 기초하여, 각각의 서브 풀업 트랜지스터(UT2[J-1:0])가 턴 온 또는 턴 오프될 수 있다.
제1 서브 풀업 트랜지스터(UT2[0]) 내지 제m 서브 풀업 트랜지스터(UT2[J-1])는 트랜지스터의 크기(W/L)가 동일하다고 가정한다. 구체적으로, 제2 풀업 구동 신호(EU[J-1:0])의 상위 비트가 인가되는 서브 풀업 트랜지스터(UT2[J-1])의 크기(W/L)는 제2 풀업 구동 신호(EU[J-1:0])의 하위 비트가 인가되는 서브 풀업 트랜지스터(UT2[0])의 크기(W/L)와 동일할 수 있다. 이때, 제1 서브 풀업 트랜지스터(UT2[0]) 내지 제m 서브 풀업 트랜지스터(UT2[J-1])의 크기는 제1 메인 풀업 트랜지스터(UT1[0])의 크기와 동일할 수 있다. 따라서, 제2 풀업 구동 신호(EU[J-1:0])의 상위 비트의 제어 하에 턴 온되는 서브 풀업 트랜지스터는 제2 풀업 구동 신호(EU[J-1:0])의 하위 비트의 제어 하에 턴 온되는 서브 풀업 트랜지스터와 동일한 전류를 구동할 수 있다.
그리고, 제2 풀다운 구동부(182D)는 일단이 제2 전원 전압(VSSQ)에 연결되고, 타단이 DQ 노드(DQ)에 연결되는 복수의 서브 풀다운 트랜지스터(DT2[J-1:0])를 포함할 수 있다. 이때, 복수의 서브 풀다운 트랜지스터(DT2[J-1:0])의 게이트에는 제2 풀다운 구동 신호(ED[J-1:0])의 각각의 비트가 인가될 수 있다. 구체적으로, 제m 비트의 제2 풀다운 구동 신호(ED[J-1:0])의 각 비트의 값에 기초하여, 각각의 서브 풀다운 트랜지스터(DT2[J-1:0])가 턴 온 또는 턴 오프될 수 있다.
제1 서브 풀다운 트랜지스터(DT2[0]) 내지 제m 서브 풀다운 트랜지스터(DT2[J-1])는 트랜지스터의 크기(W/L)가 동일하다고 가정한다. 구체적으로, 제2 풀다운 구동 신호(ED[J-1:0])의 상위 비트가 인가되는 서브 풀다운 트랜지스터(DT2[J-1])의 크기(W/L)는 제2 풀다운 구동 신호(ED[J-1:0])의 하위 비트가 인가되는 서브 풀다운 트랜지스터(DT2[0])의 크기(W/L)와 동일할 수 있다. 이때, 제1 서브 풀다운 트랜지스터(DT2[0]) 내지 제m 서브 풀다운 트랜지스터(DT2[J-1])의 크기는 제1 메인 풀다운 트랜지스터(DT1[0])의 크기와 동일할 수 있다. 따라서, 제2 풀다운 구동 신호(ED[J-1:0])의 상위 비트의 제어 하에 턴 온되는 서브 풀다운 트랜지스터는 제2 풀다운 구동 신호(ED[J-1:0])의 하위 비트의 제어 하에 턴 온되는 서브 풀다운 트랜지스터와 동일한 전류를 구동할 수 있다.
다음으로, 도 7를 함께 참조하여 제1 구동부(180) 및 제2 구동부(182)에 대해 구체적으로 설명한다.
도 7는 도 6의 출력 구동부(18)의 일 양태를 나타낸 회로도이다. 제1 풀업 구동 신호(MU[5:0]) 및 제1 풀다운 구동 신호(MD[5:0])는 6비트의 바이너리 코드로 구성되고, 제2 풀업 구동 신호(EU[5:0]) 및 제2 풀다운 구동 신호(ED[5:0])는 6비트의 리니어 코드로 구성될 수 있다.
제1 구동부(180')는 6비트의 제1 풀업 구동 신호(MU[5:0])가 입력되는 6개의 메인 풀업 트랜지스터(UT1[5:0]) 및 6비트의 제1 풀다운 구동 신호(MD[5:0])가 입력되는 6개의 메인 풀다운 트랜지스터(DT1[5:0])를 포함할 수 있다. 6개의 메인 풀업 트랜지스터(UT1[5:0]) 각각은 입력된 제1 풀업 구동 신호(MU[5:0])의 각 비트의 값에 의해, 턴 온 또는 턴 오프될 수 있다. 6개의 메인 풀다운 트랜지스터(DT1[5:0]) 각각은 입력된 제1 풀다운 구동 신호(MD[5:0])의 각 비트의 값에 의해, 턴 온 또는 턴 오프될 수 있다.
제1 메인 풀업 트랜지스터(UT1[0])에서 제6 메인 풀업 트랜지스터(UT1[5])로 갈수록 순차적으로 트랜지스터의 크기(채널폭(W)/채널길이(L))가 커질 수 있다. 메인 풀업 트랜지스터의 크기(W/L)는 대응하는 제1 풀업 구동 신호(MU[5:0])의 비트 위치에 따라 결정될 수 있다.
구체적으로, 바이너리 코드인 제1 풀업 구동 신호(MU[5:0])의 상위 비트가 인가되는 메인 풀업 트랜지스터의 크기(W/L)는 제1 풀업 구동 신호(MU[5:0])의 하위 비트가 인가되는 메인 풀업 트랜지스터의 크기(W/L)보다 클 수 있다. 즉, 제1 풀업 구동 신호(MU[I-1:0])의 최상위 비트(MSB)가 인가되는 트랜지스터(UT1[I-1])의 크기(W/L)가 가장 크고, 제1 풀업 구동 신호(MU[I-1:0])의 최하위 비트(LSB)가 인가되는 트랜지스터(UT1[0])의 크기(W/L)가 가장 작을 수 있다.
이때, 메인 풀업 트랜지스터들(MU[5:0]) 각각은 대응하는 제1 풀업 구동 신호(MU[5:0])의 비트 위치에 따른 트랜지스터의 크기(W/L)를 변화시키기 위해, 서로 다른 개수의 기준 트랜지스터를 포함할 수 있다. 기준 트랜지스터의 크기(W/L)는 각각의 메인 풀업 트랜지스터들(MU[5:0]) 모두 동일하다.
예를 들어, 제1 풀업 구동 신호(MU[51:0])의 최상위 비트(MSB)가 인가되는 트랜지스터(UT1[5])는 32개의 기준 트랜지스터를 포함하고, 제1 풀업 구동 신호(MU[5:0])의 최하위 비트(LSB)가 인가되는 트랜지스터(UT1[0])는 1개의 기준 트랜지스터를 포함한다. 상기에서는 6개의 메인 풀업 트랜지스터(UT1[5:0])에 대해서 설명하였으나, 6개의 메인 풀다운 트랜지스터(DT1[5:0])에도 동일하게 적용이 가능하다.
다음으로, 제2 구동부(182')는 6비트의 제2 풀업 구동 신호(EU[5:0])가 입력되는 6개의 서브 풀업 트랜지스터(UT2[5:0]) 및 6비트의 제2 풀다운 구동 신호(ED[5:0])가 입력되는 6개의 서브 풀다운 트랜지스터(DT2[5:0])를 포함할 수 있다. 6개의 서브 풀업 트랜지스터(UT2[5:0]) 각각은 입력된 제2 풀업 구동 신호(EU[5:0])의 각 비트의 값에 의해, 턴 온 또는 턴 오프될 수 있다. 6개의 서브 풀다운 트랜지스터(DT2[5:0]) 각각은 입력된 6비트의 제2 풀다운 구동 신호(ED[5:0])의 각 비트의 값에 의해, 턴 온 또는 턴 오프될 수 있다.
제1 서브 풀업 트랜지스터(UT2[0]) 내지 제5 서브 풀업 트랜지스터(UT2[5])는 트랜지스터의 크기(W/L)가 동일하다. 구체적으로, 리니어 코드인 제2 풀업 구동 신호(EU[5:0])의 상위 비트가 인가되는 서브 풀업 트랜지스터의 크기(W/L)는 제2 풀업 구동 신호(EU[5:0])의 하위 비트가 인가되는 서브 풀업 트랜지스터의 크기(W/L)와 같다.
이때, 서브 풀업 트랜지스터들(UT2[5:0]) 각각은 동일한 개수의 기준 트랜지스터를 포함할 수 있다. 예를 들어, 6비트의 제2 풀업 구동 신호(EU[5:0])의 각 비트에 대응하는 서브 풀업 트랜지스터들(UT2[5:0]) 각각은 모두 1개의 기준 트랜지스터를 포함한다. 기준 트랜지스터의 크기(W/L)는 각각의 서브 풀업 트랜지스터들(UT2[5:0]) 모두 동일하다. 상기에서는 6개의 서브 풀업 트랜지스터(UT2[5:0])에 대해서 설명하였으나, 6개의 서브 풀다운 트랜지스터(DT2[5:0])에도 동일하게 적용이 가능하다.
도 6 및 도 7에서 설명한 바와 같이, 출력 구동부(18)의 제1 풀업 구동부(180U) 및 제2 풀업 구동부(182U)에 포함된 각각의 트랜지스터의 턴 온 또는 턴 오프에 따라, 출력 구동부(18)가 전송 선로에 제공하는 임피던스 값이 변경될 수 있다. 또한, 출력 구동부(18)의 제1 풀다운 구동부(180D) 및 제2 풀다운 구동부(182D)에 포함된 각각의 트랜지스터의 턴 온 또는 턴 오프에 따라, 출력 구동부(18)가 전송 선로에 제공하는 임피던스 값이 변경될 수 있다.
제1 풀업 구동부(180U)와 제1 풀다운 구동부(180D)의 경우, 바이너리 코드 형태의 제1 풀업 구동 신호(MU[I-1:0]) 및 제1 풀다운 구동 신호(MD[I-1:0])를 각각 입력받아 동작한다. 바이너리 코드의 경우, 하위 비트 값이 변경될 때, 변경된 비트의 상위 비트 값이 함께 변경될 수 있다. 예를 들어, 제1 풀업 구동 신호(MU[I-1:0])가 '101111'인 경우, 최하위 비트 값이 '1' 증가하게 되면, 제1 풀업 구동 신호(MU[I-1:0])가 '110000'으로 변경된다. 그리고, '101111'에서 '110000'로 제1 풀업 구동 신호(MU[I-1:0])가 변경됨에 따라, 제1 풀업 구동부(180U)의 최상위 비트에 대응하는 메인 풀업 트랜지스터(UT1[I-1])를 제외한 나머지 메인 풀업 트랜지스터들(UT1[N-2:0])의 동작이 변경된다. 제1 풀업 구동부(180U)에 포함된 메인 풀업 트랜지스터들(UT1[I-1:0])의 동작이 대부분 변경되어, 출력 구동부(18)에서 출력하는 데이터에 왜곡이 발생할 수 있어, 출력 구동부(18)의 데이터 출력을 중지한 후, 제1 풀업 구동부(180U)는 변경된 제1 풀업 구동 신호(MU[I-1:0])를 입력받아 동작한다.
이와 관련하여, 도 8의 타이밍 도를 참조하여, 출력 구동부(18)의 임피던스 값을 변경하는 동작에 대해 설명한다.
도 8는 실시예에 따른 반도체 메모리 장치(1000)의 동작을 나타낸 타이밍 도이다. 도 8에서는 제1 풀업 구동부(180U), 제1 풀다운 구동부(180D), 제2 풀업 구동부(182U) 및 제2 풀다운 구동부(182D)를 모두 사용하여 임피던스 값을 변경하는 경우를 가정하여 설명한다.
도 8에 도시한 바와 같이, 코드 생성부(12)는 파워 업 후에 처음 ZQ 캘리브레이션 개시 명령(ZQ CAL Start)이 입력되는 경우, ZQ 캘리브레이션 동작을 수행할 수 있다.
즉, 코드 생성부(12)는 t11 시점에서의 커맨드/어드레스 신호(CA)인 ZQ 캘리브레이션 개시 명령(ZQ CAL Start)에 따라, 외부 ZQ 저항을 이용하여, 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 생성할 수 있다.
그리고, 제어부(14)는 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 이용하여, 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 생성하고, 이를 데이터 출력 드라이버(1200) 측으로 출력할 수 있다.
그러면, 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])에 의해, 제1 풀업 구동부(180U), 제1 풀다운 구동부(180D), 제2 풀업 구동부(182U) 및 제2 풀다운 구동부(182D)가 동작하게 되고, 이에 따라 임피던스 값이 초기 값(Z0)에서 제1 값(Z1)으로 변경되어 설정된다. 이하에서 제1 값(Z1)은 초기 값(Z0)보다 큰 것으로 가정한다.
이후, t12 시점에서, 커맨드/어드레스 신호(CA)의 데이터 독출 명령(READ)에 따라, DQ 노드(DQ)로 데이터가 출력될 수 있다.
t13 시점에서, 커맨드/어드레스 신호(CA)의 ZQ 래치 명령(ZQ CAL Latch)에 따라, 코드 생성부(12)는 외부 ZQ 저항을 이용하여, 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 다시 생성하고, 제어부(14)는 생성된 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 이용하여, 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 다시 생성할 수 있다. 이에 따라 임피던스 값이 제1 값(Z1)에서 제2 값(Z2)으로 변경되어 설정된다. 이하에서 제2 값(Z2)은 제1 값(Z1)보다 큰 것으로 가정한다.
또한, t13 시점에서, 커맨드/어드레스 신호(CA)의 ZQ 래치 명령(ZQ CAL Latch)이 입력되지 않는 경우에도, 코드 생성부(12)는 외부 ZQ 저항을 이용하여, 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 다시 생성하고, 제어부(14)는 생성된 풀업 코드(P1[N-1:0])와 풀다운 코드(P2[N-1:0])를 이용하여, 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 다시 생성할 수 있다. 이에 따라 임피던스 값이 제1 값(Z1)에서 제2 값(Z2)으로 변경되어 설정된다.
실시예에 따른 반도체 메모리 장치(1000)는, ZQ 래치 명령(ZQ CAL Latch)이 입력되지 않는 경우에도, 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 업데이트하여, 전송 선로(TL)에 제공되는 임피던스 값을 변경할 수 있다.
다음으로, 도 9의 타이밍 도를 참조하여, 출력 구동부(18)의 임피던스 값을 변경하는 동작에 대해 설명한다.
도 9은 실시예에 따른 반도체 메모리 장치(1000)의 동작을 나타낸 타이밍 도이다. 도 9에 도시한 바와 같이, 코드 생성부(12)는 파워 업 후에 t21 시점에서 처음 ZQ 캘리브레이션 개시 명령(ZQ CAL Start)이 입력되는 경우, ZQ 캘리브레이션 동작을 수행한다.
즉, 코드 생성부(12)는 t21 시점에서의 커맨드/어드레스 신호(CA)인 ZQ 캘리브레이션 개시 명령(ZQ CAL Start)에 따라, 외부 ZQ 저항을 이용하여, 최초 풀업 코드(P1[N-1:0])와 최초 풀다운 코드(P2[N-1:0])를 생성할 수 있다.
그리고, 제어부(14)는 최초 풀업 코드(P1[N-1:0])와 최초 풀다운 코드(P2[N-1:0])를 이용하여, 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 생성할 수 있다.
그러면, 제1 풀업 ZQ 코드(M1[I-1:0]) 및 제1 풀다운 ZQ 코드(M2[I-1:0])에 의해, 제1 풀업 구동부(180U)와 제1 풀다운 구동부(180D)가 동작하게 되고, 이에 따라 임피던스 값이 초기 값(Z0)에서 제1 값(Z1)으로 변경되어 설정된다.
이후, t22 시점에서, 커맨드/어드레스 신호(CA)의 데이터 기입 명령(WRITE)에 따라, DQ 노드(DQ)로 외부 데이터가 입력될 수 있다.
이때, 코드 생성부(12)는 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 업데이트한다. 즉, 코드 생성부(12)는 별도의 ZQ 커맨드가 입력되지 않는 경우에도, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 업데이트할 수 있다.
풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0]) 값이 업데이트되면, 제어부(14)는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0]) 값을 업데이트할 수 있다. 이때, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 변경될 수 있다.
그러면, 변경된 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])에 대응하는 출력 구동부(18)의 제2 풀업 구동부(182U) 및 제2 풀다운 구동부(182D)의 임피던스 값이 제1 값(Z1)에서, 제2 값(Z2)으로 변경될 수 있다.
즉, 별도의 ZQ 래치 명령 입력되지 않더라도, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 업데이트되어, DQ 노드(DQ)로 데이터를 출력하는 중에도 임피던스 값이 변경될 수 있다.
t22 시점에서 소정 시간이 경과한 t23 시점에서, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 업데이트 되고, 출력 구동부(18)의 제2 풀업 구동부(182U) 및 제2 풀다운 구동부(182D)의 임피던스 값이 제2 값(Z2)에서, 제3 값(Z3)으로 변경될 수 있다. 제3 값(Z3)은 제2 값(Z2)보다 작고, 제1 값(Z1)보다 큰 값으로 가정한다.
다시, t24 시점에서, 커맨드/어드레스 신호(CA)의 데이터 독출 명령(READ)에 따라, DQ 노드(DQ)로 데이터가 출력될 수 있다. 이때에도, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 업데이트 되고, 출력 구동부(18)의 제2 풀업 구동부(182U) 및 제2 풀다운 구동부(182D)의 임피던스 값이 제3 값(Z3)에서, 제2 값(Z2)으로 변경될 수 있다.
t22 시점과 t23 시점 사이의 기간은 t23 시점과 t24 시점 사이의 기간과 동일한 기간일 수 있다. 즉, 출력 구동부(18)는 주기적으로 임피던스 값을 변경할 수 있다. 이때, 제어부(14)는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])만을 주기적으로 업데이트할 수 있다.
제2 풀업 구동부(182U)에 포함된 서브 풀업 트랜지스터(UT2[J-1:0])는 크기가 작으므로, 출력 구동부(18)에서 데이터를 출력하는 동안, 제2 풀업 구동부(182U)의 임피던스 값을 변경하여도, 출력 구동부(18)에서 출력하는 데이터에 왜곡이 적다. 마찬가지로, 제2 풀다운 구동부(182D)에 포함된 서브 풀다운 트랜지스터(DT2[J-1:0])는 크기가 작으므로, 출력 구동부(18)에서 데이터를 출력하는 동안, 제2 풀다운 구동부(182D)의 임피던스 값을 변경하여도, 출력 구동부(18)에서 출력하는 데이터에 왜곡이 적다.
따라서, 변경된 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 래치하지 않으므로, 래치 커맨드(ZQ CAL Latch)를 제공받는 시간이 요구되지 않는다. 그러므로, 출력 구동부(18)의 데이터 출력을 중지할 필요가 없다. 데이터 출력의 중지 없이, 출력 구동부(18)의 임피던스 값을 업데이트할 수 있으므로, 데이터 출력 기간을 확보할 수 있는 효과가 있다.
이하에서는, 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0])와 풀다운 ZQ 코드(M2[I-1:0], E2[J-1:0])를 생성하는 제어부(14)에 대해 도 10 내지 도 13을 참조하여 설명한다.
도 10은 실시예에 따른 제어부를 나타낸 블록도이다. 도 10에 도시된 바와 같이, 제어부(14)는 코드 분할부(140a, 140b), 제1 캘리브레이션 코드 래치(142a, 142b), 제2 캘리브레이션 코드 래치(144a, 144b), 래치(146a, 146b), 그리고 비교기(148a, 148b)를 포함할 수 있다.
먼저, 코드 분할부(140a)는 입력되는 풀업 코드(P1[N-1:0])를 제1 풀업 ZQ 코드(PRE_M1[I-1:0])와 제2 풀업 ZQ 코드(PRE_E1[J-1:0])로 분할할 수 있다. 분할된 제1 풀업 ZQ 코드(PRE_M1[I-1:0])와 제2 풀업 ZQ 코드(PRE_E1[J-1:0])는 각각 제1 캘리브레이션 코드 래치(142a)와 제2 캘리브레이션 코드 래치(144a)에 전달되어, 전치 구동부(16)에 출력될 수 있다.
래치(146a)는 입력된 풀업 코드(PRE_P1[N-1:0])를 비교기(148a)로 래치할 수 있다. 비교기(148a)는 풀업 코드(P1[N-1:0])와 래치(146a)에서 전달된 풀업 코드(PRE_P1[N-1:0])를 비교하여, 제어신호(UPDN_1)를 생성한다. 예를 들어, 비교기(148a)는 풀업 코드(P1[N-1:0])가 풀업 코드(PRE_P1[N-1:0])보다 크면, 제1 레벨의 제어신호(UPDN_1)를 출력하고, 풀업 코드(P1[N-1:0])가 풀업 코드(PRE_P1[N-1:0])와 같으면, 제1 레벨보다 작은 제2 레벨의 제어신호(UPDN_1)를 출력하며, 풀업 코드(P1[N-1:0])가 풀업 코드(PRE_P1[N-1:0])보다 작으면, 제2 레벨보다 작은 제3 레벨의 제어신호(UPDN_1)를 출력할 수 있다.
제2 캘리브레이션 코드 래치(144a)는 제어신호(UPDN_1)의 레벨에 따라 제2 풀업 ZQ 코드(PRE_E1[J-1:0])의 값을 변경하여, 제2 풀업 ZQ 코드(E1[J-1:0])로서 출력할 수 있다. 예를 들어, 제2 캘리브레이션 코드 래치(144a)는 제어신호(UPDN_1)가 제1 레벨이면, 제2 풀업 ZQ 코드(PRE_E1[J-1:0])의 값을 증가시켜 제2 풀업 ZQ 코드(E1[J-1:0])로서 출력할 수 있다. 제2 캘리브레이션 코드 래치(144a)는 제어신호(UPDN_1)가 제2 레벨이면, 제2 풀업 ZQ 코드(PRE_E1[J-1:0])를 제2 풀업 ZQ 코드(E1[J-1:0])로서 출력할 수 있다. 제2 캘리브레이션 코드 래치(144a)는 제어신호(UPDN_1)가 제3 레벨이면, 제2 풀업 ZQ 코드(PRE_E1[J-1:0])의 값을 감소시켜 제2 풀업 ZQ 코드(E1[J-1:0])로서 출력할 수 있다.
상기에서는 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0])를 출력하기 위한 코드 분할부(140a), 제1 캘리브레이션 코드 래치(142a), 제2 캘리브레이션 코드 래치(144a), 래치(146a), 그리고 비교기(148a)를 설명하였으며, 이는 풀다운 ZQ 코드(M2[I-1:0], E2[J-1:0])를 출력하기 위한 코드 분할부(140b), 제1 캘리브레이션 코드 래치(142b), 제2 캘리브레이션 코드 래치(144b), 래치(146b), 그리고 비교기(148b)와 동일, 유사하므로, 코드 분할부(140b), 제1 캘리브레이션 코드 래치(142b), 제2 캘리브레이션 코드 래치(144b), 래치(146b), 그리고 비교기(148b)에 대한 설명은 생략한다.
다음으로, 도 11 내지 도 13을 참조하여, 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0])와 풀다운 ZQ 코드(M2[I-1:0], E2[J-1:0])를 생성하는 방법에 대해 상세하게 설명한다.
도 11 및 도 12는 일 실시예에 따른 임피던스 캘리브레이션 방법을 나타낸 순서도이고, 도 13은 일 실시예에 따른 임피던스 캘리브레이션 방법의 예시를 설명하기 위한 표이다.
먼저, 도 11 및 도 13을 참조하면, 코드 생성부(12)는 외부 저항(RZQ)을 이용하여, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성(S10)한다. 코드 생성부(12)는 반도체 메모리 장치가 파워 업 후에 동작을 개시할 때, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성할 수 있다. 또는, 코드 생성부(12)는 ZQ 캘리브레이션 개시 명령(ZQ CAL Start)이 입력되는 경우, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성할 수 있다. 생성된 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])는 제어부(14)에 출력될 수 있다. 이때, 제어부(14)의 래치(146a)는 입력된 풀업 코드(P1[N-1:0])를 저장하고, 래치(146b)는 입력된 풀다운 코드(P2[N-1:0])를 저장할 수 있다.
제어부(14)의 코드 분할부(140a)는 풀업 코드(P1[N-1:0])를 제1 풀업 ZQ 코드(PRE_M1[I-1:0]) 및 제2 풀업 ZQ 코드(PRE_E1[J-1:0])로 분할하고, 코드 분할부(140b)는 풀다운 코드(P2[N-1:0])를 제1 풀다운 ZQ 코드(PRE_M2[I-1:0]) 및 제2 풀다운 ZQ 코드(PRE_E2[J-1:0])로 분할(S12)하여, 각각 제1 캘리브레이션 코드 래치(142a), 제2 캘리브레이션 코드 래치(144a)에 출력할 수 있다.
구체적으로, 제2 풀업 ZQ 코드(E1[J-1:0])에 '0'과 '1'이 대체적으로 동일한 개수로 포함되도록, 제2 풀업 ZQ 코드(E1[J-1:0])의 값이 설정될 수 있고, 제2 풀다운 ZQ 코드(E2[J-1:0])에 '0'과 '1'이 대체적으로 동일한 개수로 포함되도록, 제2 풀다운 ZQ 코드(E2[J-1:0])의 값이 설정될 수 있다.
예를 들어, 제2 풀업 ZQ 코드(E1[J-1:0])를 구성하는 비트 개수가 짝수인 경우, '0'과 '1'이 동일한 개수로 포함되도록 제2 풀업 ZQ 코드(E1[J-1:0]) 값이 설정된다. 또는, 제2 풀업 ZQ 코드(E1[J-1:0])를 구성하는 비트 개수가 홀수인 경우, '0'과 '1'이 한 개 차이로 포함되도록 제2 풀업 ZQ 코드(E1[J-1:0]) 값이 설정된다. 또한, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 '0'만을 포함하도록, 제2 풀업 ZQ 코드(E1[J-1:0])의 값 및 제2 풀다운 ZQ 코드(E2[J-1:0])의 값이 설정될 수 있다. 이외에도, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])는 다양한 값을 갖도록, 그 값이 설정될 수 있다.
그러면, 제1 캘리브레이션 코드 래치(142a), 제2 캘리브레이션 코드 래치(144a)는 제1 풀다운 ZQ 코드(PRE_M2[I-1:0]) 및 제2 풀다운 ZQ 코드(PRE_E2[J-1:0])를 전치 구동부(16)에 출력(S14)한다.
이러한 코드 생성부(12) 및 제어부(14)의 동작과 관련하여, 도 13의 제1 단계를 함께 참조하여 설명한다. 코드 생성부(12)에서 생성된 풀업 코드(P1[N-1:0])는 바이너리 코드로, '101000'인 것으로 가정한다.
코드 분할부(140a)는 풀업 코드(P1[N-1:0])를 제1 풀업 ZQ 코드(PRE_M1[I-1:0]) 및 제2 풀업 ZQ 코드(PRE_E1[J-1:0])로 분할한다. 제1 풀업 ZQ 코드(PRE_M1[I-1:0])는 6 비트의 바이너리 코드이고, 제2 풀업 ZQ 코드(PRE_E1[J-1:0])는 제1 풀업 ZQ 코드(PRE_M1[I-1:0])의 최하위 비트와 동일한 크기의 비트를 6 개로 포함하는 6 비트의 리니어 코드인 것으로 가정한다.
코드 분할부(140a)는 풀업 코드(P1[N-1:0])로서의 '101000'(십진수로 40)을 제1 풀업 ZQ 코드(PRE_M1[I-1:0]) '100101'(십진수로 37) 및 제2 풀업 ZQ 코드(PRE_E1[J-1:0]) '000111'(십진수로 3)로 분할할 수 있다. 이때, 제2 풀업 ZQ 코드(PRE_E1[J-1:0])는 십진수로 3을 만족하도록, '0'과 '1'의 개수가 결정되며, '000111'외에도, '111000', '101010' 등으로 그 값을 가질 수 있다.
그리고, 제어부(14)는 생성된 제1 풀업 ZQ 코드(PRE_M1[I-1:0]) 및 제2 풀업 ZQ 코드(PRE_E1[J-1:0])를 전치 구동부(16)에 출력할 수 있다.
상기에서는 풀업 코드(P1[N-1:0])를 이용하여 제1 풀업 ZQ 코드(PRE_M1[I-1:0]) 및 제2 풀업 ZQ 코드(PRE_E1[J-1:0])를 생성하는 방법을 설명하였으나, 이는 풀다운 코드(P2[N-1:0])를 이용하여 제1 풀다운 ZQ 코드(PRE_M2[I-1:0]) 및 제2 풀다운 ZQ 코드(PRE_E2[J-1:0])를 생성하는 방법에도 동일하게 적용이 가능하다.
다음으로, 도 12 및 도 13을 참조하면, 코드 생성부(12)는 외부 저항(RZQ)을 이용하여, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성(S20)한다.
코드 생성부(12)는 반도체 메모리 장치(1000)가 동작하는 중에도 주기적으로 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성할 수 있다. 또는, 코드 생성부(12)는 ZQ 래치 명령(ZQ CAL Latch)이 입력되는 경우, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성할 수 있다.
제어부(14)의 비교기(148a, 148b)는 생성된 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])가 입력되면, 래치(146a, 146b)에서 래치된 풀업 코드(PRE_P1[N-1:0]) 및 풀다운 코드(PRE_P2[N-1:0])와 각각 비교(S22)한다.
제어부(14)의 비교기(148a, 148b)는 비교 결과에 따라, 제어신호(UPDN_1, UPDN_2)를 생성하여 제2 캘리브레이션 코드 래치(144a, 144b)에 출력할 수 있다.
제2 캘리브레이션 코드 래치(144a, 144b)는 입력되는 제어신호(UPDN_1, UPDN_2)를 이용하여, 제1 풀업 ZQ 코드(PRE_E1[J-1:0]) 및 제2 풀다운 ZQ 코드(PRE_E2[J-1:0])의 값을 변경(S26)한다.
그리고, 제2 캘리브레이션 코드 래치(144a, 144b)는 변경된 제1 풀업 ZQ 코드(PRE_E1[J-1:0]) 및 제2 풀다운 ZQ 코드(PRE_E2[J-1:0])를 제1 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])로서 출력한다.
이러한 코드 생성부(12) 및 제어부(14)의 동작과 관련하여, 도 13의 제2 단계와 제3 단계를 함께 참조하여 설명한다.
제2 단계에서, 코드 생성부(12)에서 생성된 풀업 코드(P1[N-1:0])는 바이너리 코드로, 제1 단계에 비해 '000001' 증가한 '101001'인 것으로 가정한다. 풀업 코드(P1[N-1:0])가 제어부(14)로 전달될 때, 래치(146a)에는 '101000' 값을 갖는 풀업 코드(PRE_P1[N-1:0])가 저장되어 있다.
풀업 코드(P1[N-1:0])는 '101001'로서, 래치(146a)에서 전달된 '101000'을 값으로 갖는 풀업 코드(PRE_P1[N-1:0])보다 큰 값을 가지므로, 비교기(148a)는 제1 레벨을 갖는 제어신호(UPDN_1)를 생성할 수 있다.
제2 캘리브레이션 코드 래치(144a)는 제1 레벨을 갖는 제어신호(UPDN_1)를 수신하고, '000111'의 값을 가진 제2 풀업 ZQ 코드(PRE_E1[J-1:0])의 값을 증가시켜, '001111'로 변경할 수 있다.
제2 풀업 ZQ 코드(PRE_E1[J-1:0])는 값이 '000001' 증가하여 십진수로 4를 만족하도록, '001111'외에도, '111100', '101011' 등으로 그 값이 설정될 수도 있다.
제2 캘리브레이션 코드 래치(144a)는 제2 풀업 ZQ 코드(PRE_E1[J-1:0]) '000111'를 '001111'로 업데이트하여 제2 풀업 ZQ 코드(E1[J-1:0])로서 전치 구동부(16)에 출력한다.
제3 단계에서, 코드 생성부(12)에서 생성된 풀업 코드(P1[N-1:0])는 바이너리 코드로, 제2 단계에 비해 '000001' 감소한 '101000'인 것으로 가정한다. 풀업 코드(P1[N-1:0])가 제어부(14)로 전달될 때, 래치(146a)에는 '101001' 값을 갖는 풀업 코드(PRE_P1[N-1:0])가 저장되어 있다.
풀업 코드(P1[N-1:0])는 '101000'로서, 래치(146a)에서 전달된 '101001'을 값으로 갖는 풀업 코드(PRE_P1[N-1:0])보다 작은 값을 가지므로, 비교기(148a)는 제3 레벨을 갖는 제어신호(UPDN_1)를 생성할 수 있다.
제2 캘리브레이션 코드 래치(144a)는 제3 레벨을 갖는 제어신호(UPDN_1)를 수신하고, '001111'의 값을 가진 제2 풀업 ZQ 코드(PRE_E1[J-1:0])의 값을 감소시켜, '000111'로 변경할 수 있다.
제2 풀업 ZQ 코드(PRE_E1[J-1:0])는 값이 '000001' 감소하여 십진수로 3을 만족하도록, '000111'외에도, '001110', '101011' 등으로 그 값이 설정될 수도 있다.
제2 캘리브레이션 코드 래치(144a)는 제2 풀업 ZQ 코드(PRE_E1[J-1:0]) '001111'를 '000111'로 업데이트하여 제2 풀업 ZQ 코드(E1[J-1:0])로서 전치 구동부(16)에 출력한다.
상기에서는 풀업 코드(P1[N-1:0])를 제1 풀업 ZQ 코드(M1[I-1:0]) 및 제2 풀업 ZQ 코드(E1[J-1:0])로 분할하는 방법을 설명하였으나, 이는 풀다운 코드(P2[N-1:0])를 제1 풀다운 ZQ 코드(M2[I-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])로 분할하는 방법에도 동일하게 적용이 가능하다.
실시예에 따르면, 데이터 출력 회로(10)는 PVT 변화에 따라 풀업 코드(P1[N-1:0])의 하위 비트 값이 변경되는 경우, 제2 풀업 ZQ 코드(E1[J-1:0])의 값만을 변경할 수 있다. 그러면, 제2 풀업 ZQ 코드(E1[J-1:0])에 대응하는 출력 구동부(18)의 제2 풀업 구동부(182U)의 임피던스 값을 변경할 수 있다. 제2 풀업 구동부(182U)에 포함된 서브 풀업 트랜지스터(UT2[J-1:0])는 크기가 작으므로, 출력 구동부(18)에서 데이터를 출력하는 동안, 제2 풀업 구동부(182U)의 임피던스 값을 변경하여도, 출력 구동부(18)에서 출력하는 데이터에 왜곡이 적다. 즉, 출력 구동부(18)의 데이터 출력을 중지하지 않고, 출력 구동부(18)의 임피던스 값을 업데이트할 수 있으므로, 데이터 출력 기간을 확보할 수 있는 효과가 있다.
다음으로, 도 14 내지 도 19를 참조하여 다른 실시예에 따른 반도체 메모리 장치 및 반도체 장치를 설명한다.
도 14는 다른 실시예에 따른 데이터 출력 회로의 일부를 나타낸 블록도이다. 도 14에 도시된 데이터 출력 회로는 도 4에 도시된 데이터 출력 회로에 비해, 온도 검출부(11)를 더 포함한다. 온도 검출부(11)는 반도체 메모리 장치(1000)의 온도를 검출하여, 검출된 온도 정보를 포함하는 온도 코드(TC)를 생성할 수 있다.
제어부(15)는 온도 코드(TC)를 이용하여, 제1 풀업 ZQ 코드(P11[N-1:0]), 제1 풀다운 ZQ 코드(P21[N-1:0]), 제2 풀업 ZQ 코드(P12[M-1:0]) 및 제2 풀다운 ZQ 코드(P22[M-1:0])를 생성하고 출력할 수 있다. 제어부(15)와 관련하여, 도 15 및 도 16을 함께 참조하여 설명한다.
도 15는 도 14에 도시된 제어부(15)를 개략적으로 나타낸 블록도이고, 도 16은 도 15의 룩업 테이블을 나타낸 도면이다.
도 15에 도시된 바와 같이, 제어부(15)는 코드 분할부(150a, 150b) 및 룩업 테이블(13)을 포함할 수 있다. 도면에서는 룩업 테이블(13)이 제어부(15) 내에 포함되는 것으로 도시하였으나, 이에 한정되지 않는다.
룩업 테이블(13)에는 복수로 구분된 온도 범위에 각각 대응하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0]) 값이 저장된다. 룩업 테이블(13)은 입력되는 온도 코드(TC)에 따른 온도가 포함된 온도 범위에 대응하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 출력할 수 있다. 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])는 전치 구동부(16)와 코드 분할부(150a, 150b)에 출력된다.
도 16에 도시된 바와 같이, 입력되는 온도 코드(TC)에 따른 온도 범위(Temperature Range)가 제1 기준 값 이하인 경우(0), 룩업 테이블(13)은 '000000'을 그 값으로 하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 출력할 수 있다. 입력되는 온도 코드(TC)에 따른 온도 범위(Temperature Range)가 제1 기준 값을 초과하고 제2 기준 값 이하인 경우(1), 룩업 테이블(13)은 '000001'을 그 값으로 하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 출력할 수 있다.
코드 분할부(150a)는 입력되는 풀업 코드(P1[N-1:0]) 및 제2 풀업 ZQ 코드(E1[J-1:0])를 이용하여, 제1 풀업 ZQ 코드(M1[I-1:0])를 생성하고 출력할 수 있다. 마찬가지로, 코드 분할부(150b)는 입력되는 풀다운 코드(P2[N-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 이용하여, 제1 풀다운 ZQ 코드(M2[I-1:0])를 생성하고 출력할 수 있다.
다음으로, 도 17 내지 도 19을 참조하여, 풀업 ZQ 코드(M1[I-1:0], E1[J-1:0])와 풀다운 ZQ 코드(M2[I-1:0], E2[J-1:0])를 생성하는 방법에 대해 상세하게 설명한다.
도 17 및 도 18은 다른 실시예에 따른 임피던스 캘리브레이션 방법을 나타낸 순서도이고, 도 19는 다른 실시예에 따른 임피던스 캘리브레이션 방법의 예시를 설명하기 위한 표이다.
먼저, 도 17 및 도 19를 참조하면, 코드 생성부(12)는 외부 저항(RZQ)을 이용하여, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성(S30)한다. 코드 생성부(12)는 반도체 메모리 장치가 파워 업 후에 동작을 개시할 때, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성할 수 있다. 또는, 코드 생성부(12)는 ZQ 캘리브레이션 개시 명령(ZQ CAL Start)이 입력되는 경우, 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])를 생성할 수 있다. 생성된 풀업 코드(P1[N-1:0]) 및 풀다운 코드(P2[N-1:0])는 제어부(15)에 출력될 수 있다.
온도 검출부(11)는 동작 온도를 검출하여 온도 코드(TC)를 생성(S32)한다.
다음으로, 제어부(15)는 온도 코드(TC)를 이용하여 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 획득(S34)한다. 제어부(15)는 룩업 테이블(13)을 이용하여, 입력되는 온도 코드(TC)에 따른 온도가 포함된 온도 범위에 대응하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 획득할 수 있다.
코드 분할부(150a, 150b)는 입력되는 풀업 코드(P1[N-1:0]), 풀다운 코드(P2[N-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 이용하여, 제1 풀업 ZQ 코드(M1[I-1:0])와 제1 풀다운 ZQ 코드(M2[I-1:0])를 계산(S36)한다.
그리고, 제어부(15)는 제1 풀업 ZQ 코드(M1[I-1:0]), 제1 풀다운 ZQ 코드(M2[I-1:0]), 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 전치 구동부(16)에 출력(S38)한다.
이러한 코드 생성부(12), 온도 검출부(13) 및 제어부(15)의 동작과 관련하여, 도 19의 제1 단계를 함께 참조하여 설명한다. 코드 생성부(12)에서 생성된 풀업 코드(P1[N-1:0])는 바이너리 코드로, '101000'인 것으로 가정한다.
온도 검출부(13)에서 생성된 온도 코드(TC)에 따른 온도 범위가 제1 기준 값 이하인 경우(0), '000000'을 그 값으로 하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 룩업 테이블(13)에서 출력될 수 있다.
코드 분할부(150a)는 풀업 코드(P1[N-1:0])로서의 '101000'(십진수로 40)에서 제2 풀업 ZQ 코드(E1[J-1:0]) '000000'(십진수로 0)을 감산하여, 제1 풀업 ZQ 코드(PRE_M1[I-1:0])를 '101000'(십진수로 40)으로 계산할 수 있다.
그리고, 제어부(15)는 생성된 제1 풀업 ZQ 코드(M1[I-1:0]) 및 제2 풀업 ZQ 코드(E1[J-1:0])를 전치 구동부(16)에 출력할 수 있다.
상기에서는 풀업 코드(P1[N-1:0]) 및 제2 풀업 ZQ 코드(E1[J-1:0])를 이용하여 제1 풀업 ZQ 코드(M1[I-1:0])를 생성하는 방법을 설명하였으나, 이는 풀다운 코드(P2[N-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 이용하여 제1 풀다운 ZQ 코드(M2[I-1:0]) 를 생성하는 방법에도 동일하게 적용이 가능하다.
다음으로, 도 18 및 도 19를 참조하면, 온도 검출부(11)는 동작 온도를 검출하여 온도 코드(TC)를 생성(S40)한다. 온도 검출부(11)는 반도체 메모리 장치(1000)가 동작하는 중에 주기적으로 또는 비주기적으로, 동작 온도를 감지하여 온도 코드(TC)를 생성할 수 있다.
다음으로, 제어부(15)는 온도 코드(TC)를 이용하여 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 획득(S42)한다. 제어부(15)는 룩업 테이블(13)을 이용하여, 입력되는 온도 코드(TC)에 따른 온도가 포함된 온도 범위에 대응하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 획득할 수 있다.
그리고, 제어부(15)는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 전치 구동부(16)에 출력(S44)한다.
이러한 온도 검출부(13) 및 제어부(15)의 동작과 관련하여, 도 19의 제2 단계를 함께 참조하여 설명한다.
온도 검출부(13)에서 생성된 온도 코드(TC)에 따른 온도 범위가 제1 기준 값 초과 제2 기준 값 이하인 경우(1), '000001'을 그 값으로 하는 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])가 룩업 테이블(13)에서 출력될 수 있다.
그리고, 제어부(15)는 생성된 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 전치 구동부(16)에 출력할 수 있다.
실시예에 따르면, 데이터 출력 회로(10)는 반도체 메모리 장치(1000)의 동작 온도에 따라, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 생성할 수 있다. 또한, 데이터 출력 회로(10)는 반도체 메모리 장치(1000)의 동작 온도 변화에 대응하여, 제2 풀업 ZQ 코드(E1[J-1:0]) 및 제2 풀다운 ZQ 코드(E2[J-1:0])를 업데이트할 수 있다.
이상에서 실시예의 바람직한 실시예에 대하여 상세하게 설명하였지만 실시예의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 실시예의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 실시예의 권리범위에 속하는 것이다.

Claims (20)

  1. 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    로우 어드레스를 입력받고, 상기 로우 어드레스에 대응하는 워드 라인을 선택하는 로우 디코더;
    컬럼 어드레스를 입력받고, 상기 컬럼 어드레스에 대응하는 비트 라인을 선택하는 칼럼 디코더;
    선택된 워드 라인과 선택된 비트 라인에 연결되는 메모리 셀에 저장된 데이터를 독출하는 센스 앰프;
    서로 다른 크기를 갖는 복수의 제1 트랜지스터를 포함하는 제1 구동부와 서로 크기가 동일한 복수의 제2 트랜지스터를 포함하는 제2 구동부를 포함하는 데이터 출력 구동부로서, 상기 제1 구동부와 상기 제2 구동부는 상기 데이터를 출력 패드에 출력하고, 상기 출력 패드에 임피던스(impedance)를 제공하도록 구동하는, 데이터 출력 구동부; 및
    상기 제1 구동부에 입력되는 제1 캘리브레이션 코드와 상기 제2 구동부에 입력되는 제2 캘리브레이션 코드를 출력하는 제어부를 포함하고,
    상기 제2 구동부는 상기 데이터를 출력하는 동안 상기 임피던스의 값을 변화시키는 반도체 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 구동부는 상기 임피던스의 값을 주기적으로 변화시키는, 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 임피던스의 값이 변경되는 크기는 상기 제2 캘리브레이션 코드에서 값이 변경되는 적어도 하나의 비트의 개수에 비례하는, 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 캘리브레이션 코드의 비트 수는 상기 복수의 제1 트랜지스터의 개수에 대응하고, 상기 제2 캘리브레이션 코드의 비트 수는 상기 복수의 제2 트랜지스터의 개수에 대응하는, 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 캘리브레이션 코드의 제1 비트에 대응되는 제1 트랜지스터의 크기는 상기 제1 비트에 인접한 제2 비트에 대응되는 제1 트랜지스터의 크기의 2배인, 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 제2 트랜지스터의 크기는 상기 제1 캘리브레이션 코드의 최하위 비트에 대응되는 제1 트랜지스터의 크기와 동일한, 반도체 메모리 장치.
  8. 제1 항에 있어서,
    동작 온도를 검출하여 온도 코드를 생성하는 온도 검출부를 더 포함하고,
    상기 제어부는 복수로 구분된 온도 범위에 대응하는 복수의 제2 캘리브레이션 코드가 저장된 룩업 테이블을 참조하여, 상기 온도 코드에 따른 온도에 대응하는 제2 캘리브레이션 코드를 출력하는, 반도체 메모리 장치.
  9. 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이,
    입력되는 어드레스에 따라 선택된 메모리 셀에 저장된 데이터를 독출하는 센스 앰프,
    외부 ZQ 저항을 이용하여, ZQ 캘리브레이션 코드를 생성하는 ZQ 캘리브레이션 코드 생성부,
    상기 ZQ 캘리브레이션 코드에 기초하여 제1 캘리브레이션 코드 및 제2 캘리브레이션 코드를 생성하는 제어부, 그리고
    출력 패드에 연결되고, 상기 출력 패드에 연결된 전송선에 독출된 데이터를 출력하며, 상기 제1 캘리브레이션 코드 및 상기 제2 캘리브레이션 코드에 대응하여 상기 전송선으로 제공하는 임피던스의 값을 변경하는 데이터 출력 구동부를 포함하고,
    상기 데이터 출력 구동부는 상기 전송선에 상기 데이터를 출력하는 동안 상기 임피던스의 값을 변경하는, 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 ZQ 캘리브레이션 코드 생성부는 상기 반도체 메모리 장치의 파워 업 후에 상기 ZQ 캘리브레이션 코드를 최초로 생성하는, 반도체 메모리 장치.
  11. 제9 항에 있어서,
    상기 ZQ 캘리브레이션 코드 생성부는 주기적으로 상기 ZQ 캘리브레이션 코드를 업데이트하는, 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 제어부는 업데이트된 ZQ 캘리브레이션 코드와 이전의 ZQ 캘리브레이션 코드와 비교하고, 비교 결과에 따라 상기 제2 캘리브레이션 코드를 변경하는, 반도체 메모리 장치.
  13. 제11 항에 있어서,
    상기 제어부는,
    상기 ZQ 캘리브레이션 코드를 저장하는 래치,
    상기 ZQ 캘리브레이션 코드를 상기 제1 캘리브레이션 코드 및 상기 제2 캘리브레이션 코드로 분할하는 코드 분할부,
    업데이트된 ZQ 캘리브레이션 코드가 입력되면, 상기 래치에 저장된 상기 ZQ 캘리브레이션 코드와 상기 업데이트된 ZQ 캘리브레이션 코드를 비교하여 비교 결과에 따른 제어신호를 출력하는 비교기, 그리고
    상기 제2 캘리브레이션 코드를 저장하고, 상기 제어신호에 따라, 상기 제2 캘리브레이션 코드의 값을 변경하여 출력하는 제2 코드 래치를 포함하는, 반도체 메모리 장치.
  14. 제9 항에 있어서,
    상기 데이터 출력 구동부는 상기 데이터와 상기 제1 캘리브레이션 코드를 이용하여 제1 구동 신호를 생성하고, 상기 데이터와 상기 제2 캘리브레이션 코드를 이용하여 제2 구동 신호를 생성하는 전치 구동부를 포함하는, 반도체 메모리 장치.
  15. 제9 항에 있어서,
    상기 데이터 출력 구동부는 상기 제1 캘리브레이션 코드의 각각의 비트에 대응되고 각각이 서로 다른 크기를 갖는 복수의 제1 트랜지스터를 포함하는 제1 구동부, 및 상기 제2 캘리브레이션 코드의 각각의 비트에 대응되고 각각이 서로 동일한 크기를 갖는 복수의 제2 트랜지스터를 포함하는 제2 구동부를 포함하는, 반도체 메모리 장치.
  16. 제9 항에 있어서,
    동작 온도를 검출하여 온도 코드를 생성하는 온도 검출부를 더 포함하고,
    상기 제어부는 복수로 구분된 온도 범위에 대응하는 복수의 제2 캘리브레이션 코드가 저장된 룩업 테이블을 참조하여, 상기 온도 코드에 따른 온도에 대응하는 제2 캘리브레이션 코드를 출력하는, 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 제어부는 상기 ZQ 캘리브레이션 코드에서 상기 온도 코드에 따른 온도에 대응하는 제2 캘리브레이션 코드를 감산하여 상기 제1 캘리브레이션 코드를 생성하는, 반도체 메모리 장치.
  18. 제16 항에 있어서,
    상기 온도 검출부는 주기적으로 상기 온도 코드를 생성하는, 반도체 메모리 장치.
  19. 삭제
  20. 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    로우 어드레스를 입력받고, 상기 로우 어드레스에 대응하는 워드 라인을 선택하는 로우 디코더;
    컬럼 어드레스를 입력받고, 상기 컬럼 어드레스에 대응하는 비트 라인을 선택하는 칼럼 디코더;
    선택된 워드 라인과 선택된 비트 라인에 연결되는 메모리 셀에 저장된 데이터를 독출하는 센스 앰프; 및
    제1 및 제2 구동부를 포함하는 데이터 출력 구동부를 포함하되,
    상기 제1 구동부는 서로 다른 크기를 갖는 복수의 제1 풀업 트랜지스터와 서로 다른 크기를 갖는 복수의 제1 풀다운 트랜지스터를 포함하고,
    상기 제1 구동부는 바이너리(binary) 코드 형태의 구동 신호를 제공받아 동작하고,
    상기 제2 구동부는 서로 동일한 크기를 갖는 복수의 제2 풀업 트랜지스터와 서로 동일한 크기를 갖는 복수의 제2 풀다운 트랜지스터를 포함하고,
    상기 제2 구동부는 리니어(linear) 코드 형태의 구동 신호를 제공받아 동작하는 반도체 장치.
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