CN107767901B - 半导体装置及操作和控制半导体装置的方法 - Google Patents

半导体装置及操作和控制半导体装置的方法 Download PDF

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Abstract

示例性实施例包括半导体装置及操作和控制半导体装置的方法。所述半导体装置包括：存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；行解码器，用于接收行地址并选择与行地址对应的字线；列解码器，用于接收列地址并选择与列地址对应的位线；读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及数据输出驱动器。所述方法包括：设定用于驱动器控制码的校准码，以控制数据输出驱动器的初始电流强度；并且在用于存储器单元阵列的读取或写入操作期间，改变校准码以改变驱动器控制码。

Description

半导体装置及操作和控制半导体装置的方法
本申请要求于2016年8月22日在韩国知识产权局提交的第10-2016-0105961号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
示例性实施例涉及半导体存储器装置和半导体装置，以及控制半导体存储器装置和半导体装置的方法。
背景技术
存储器系统包括连接到传输线的存储器控制器和半导体存储器装置。沿着存储器系统的传输线传输的数据信号会在传输线的端子上被反射。反射的数据信号变成噪声以影响原始数据信号，并且使数据信号的质量恶化。
匹配阻抗的装置连接到传输线的端子，以防止数据信号的反射。传输线的端子处的阻抗与存储器控制器和半导体存储器装置之间的传输线的阻抗匹配，以减小数据信号的反射并防止数据信号的质量恶化。
阻抗值根据制造工艺的变化、电源电压的波动和操作温度的变化而波动。当不适当地实现根据波动的阻抗值的阻抗匹配时，会难以快速地发送数据信号，并且数据会失真。
近年来，半导体存储器装置使用ZQ校准逻辑，以确保高信号质量和稳定性。可以根据由ZQ校准逻辑生成的校准码来调节阻抗。
本背景技术部分中公开的上述信息仅用于增强对背景的理解，因此可以包含不形成现有技术的信息。
发明内容
示例性实施例提供了半导体存储器装置和其中阻抗与传输线的阻抗精确地匹配的半导体装置。
此外，示例性实施例提供了可以自动调节阻抗值的半导体存储器装置和半导体装置。
此外，示例性实施例提供了确保数据输入/输出阶段的半导体存储器装置和半导体装置。
还描述了控制这些装置的方法。
示例性实施例提供了控制半导体装置的方法。所述半导体装置包括：存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；行解码器，用于接收行地址并选择与行地址对应的字线；列解码器，用于接收列地址并选择与列地址对应的位线；读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及数据输出驱动器，包括包含具有彼此不同尺寸的多个第一晶体管的第一驱动器和包含具有彼此相同尺寸的多个第二晶体管的第二驱动器，第一驱动器和第二驱动器将数据输出到输出垫并且被驱动以向输出垫提供阻抗。所述方法包括：在第一时刻处，输出用于第一驱动器的第一校准码和用于第二驱动器的第二校准码，以控制提供给输出垫的阻抗；并且在第二时刻处，改变用于第二驱动器的第二校准码，而不改变用于第一驱动器的第一校准码，以改变提供给输出垫的阻抗。
另一示例性实施例提供了控制半导体装置的方法。所述半导体装置包括：存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；行解码器，用于接收行地址并选择与行地址对应的字线；列解码器，用于接收列地址并选择与列地址对应的位线；读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及数据输出驱动器。所述方法包括：设定用于驱动器控制码的校准码，以控制数据输出驱动器的初始电流强度；并且在用于存储器单元阵列的读取或写入操作期间，改变校准码以改变驱动器控制码。
另一示例性实施例提供了半导体存储器装置，所述半导体存储器装置包括：存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；行解码器，用于接收行地址并选择与行地址对应的字线；列解码器，用于接收列地址并选择与列地址对应的位线；读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及数据输出驱动器。所述数据输出驱动器包括：第一驱动器，包括具有彼此不同尺寸的多个第一晶体管，并且被配置为接收主驱动器控制码；以及第二驱动器，包括具有彼此相同尺寸的多个第二晶体管，并且被配置为接收微调驱动器控制码。
根据本发明的示例性实施例中的至少一个，可以在阻抗值被调节时输入/输出数据。
阻抗值可以自动调节。
附图说明
图1是示意性地示出根据示例性实施例的存储器系统的图。
图2是根据一些示例实施例的图1中示出的半导体存储器装置的框图。
图3是根据一些示例实施例的图2中示出的半导体存储器装置的数据输出电路的框图。
图4是示出根据示例性实施例的数据输出电路的一部分的框图。
图5是示意性地示出根据一些示例实施例的图4中示出的预驱动器的电路图。
图6是示意性地示出根据一些示例实施例的图4中示出的输出驱动器的电路图。
图7是示出根据一些示例实施例的图6的输出驱动器的一个方面的电路图。
图8和图9是示出根据示例性实施例的半导体存储器装置的操作的时序图。
图10是示意性地示出根据一些示例实施例的图4中示出的控制单元的框图。
图11和图12是示出根据示例性实施例的阻抗校准方法的流程图。
图13是用于描述根据示例性实施例的阻抗校准方法的示例的表。
图14是示出根据另一示例性实施例的数据输出电路的一部分的框图。
图15是示意性地示出根据一些示例实施例的图14中示出的控制单元的框图。
图16是示出根据一些示例实施例的图15的查找表的图。
图17和图18是示出根据另一示例性实施例的阻抗校准方法的流程图。
图19是用于描述根据另一示例性实施例的阻抗校准方法的示例的表。
具体实施方式
在下面的描述中，假设使用动态随机存取存储器(DRAM)作为半导体存储器装置。然而，本发明的技术精神可以被本领域技术人员应用于另一半导体存储器装置。如这里所使用的，半导体装置可以例如指如下的装置，诸如半导体芯片(例如，形成在裸片上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠件、包括堆叠在封装件基底上的一个或更多个半导体芯片的半导体封装件、或者包括多个封装件的层叠封装件装置。这些装置可以穿过基底通孔使用球栅阵列、引线键合或其它电连接元件来形成，并且可以包括诸如易失性存储器装置或非易失性存储器装置的存储器装置。
如这里所使用的电子装置可以指这些半导体装置，但是可以另外包括包含这些装置的产品，诸如存储器模块、存储器卡、包括附加组件的硬盘驱动器，或者移动电话、膝上型电脑、平板电脑、桌上型电脑、相机或其它消费电子装置等。
首先，将参照图1至图13描述根据示例性实施例的半导体存储器装置和半导体装置。
虽然不同的图示出了示例性实施例的变化，并且可以涉及使用诸如“在一个实施例中”的语言，但是这些图不一定意图彼此相互排斥。相反，从下面详细描述的上下文中可以看出，当将图及它们的描述作为整体进行考虑时，不同的图中描绘和描述的某些特征可以与其它图的其它特征结合以产生各种实施例。
将理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另有指明，否则这些术语例如作为命名规则仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，下面在说明书的一部分中讨论的第一元件、组件、区域、层或部分在说明书的另一部分中或权利要求中可以被命名为第二元件、组件、区域、层或部分而没有脱离本发明的教导。另外，在某些情况下，即使在说明书中不使用“第一”、“第二”等来描述术语，在权利要求中其仍可以被称为“第一”或“第二”，以将不同的要求保护的元件彼此区分开。
图1是示意性地示出根据示例性实施例的存储器系统的图。存储器系统包括半导体存储器装置1000和存储器控制器2000。
存储器装置1000可以是例如诸如包括一个或更多个存储器阵列的芯片或封装件的半导体装置，或者可以是包括包含一个或更多个存储器阵列的多个芯片或封装件的存储器模块。存储器装置1000可以通过从存储器控制器2000接收命令/地址(CA)信号并向/从存储器控制器2000发送/接收数据信号DQ和数据选通信号DQS来进行操作。
存储器控制器2000可以控制存储器装置1000的全部操作，例如读取操作、写入操作或刷新操作，并且在一些实施例中，可以被实现为片上系统(SoC)的一部分。然而，包括作为SoC的一部分的存储器控制器2000仅仅是一个示例，并且本发明不受限于该示例。
图2是根据一些示例实施例的图1中示出的半导体存储器装置的框图。如图2中所示，半导体存储器装置1000可以包括阻抗校准电路1100、数据输出驱动器1200、存储器单元阵列1300、读出放大器1310、行解码器1320、列解码器1330、地址锁存器1400、数据输入接收器1500、内部时钟信号发生器1600、CA缓冲器1700和命令解码器1750。
阻抗校准电路1100可以执行用于阻抗和外部电阻的阻抗匹配的校准操作。阻抗校准电路1100可以生成第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]、第二下拉ZQ码E2[J-1:0]。这些ZQ码在这里一起被称为精细校准码，每个部分(例如，M1、M2，E1或E2)是精细校准码的一部分。阻抗可以通过生成的诸如第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]、第二下拉ZQ码E2[J-1:0]的精细校准码来匹配外部电阻。精细校准码也可以更通常地被描述为校准码。
存储器单元阵列1300包括其中字线和位线分别连接到字线和位线的存储器单元。存储器单元可存储至少1位的数据。
行解码器1320可以基于从地址锁存器1400输出的存储器单元的行地址来执行选择字线中的任何一条字线的操作以及在所需操作电压下驱动所选择的字线的操作。另外，列解码器1330可以基于从地址锁存器1400输出的存储器单元的列地址来控制每条位线与读出放大器1310之间的连接。
读出放大器1310可以基于从数据输入接收器1500接收的写入数据生成与写入数据对应的电流信号，并将电流信号供应给由列解码器1330连接的至少一条位线。此外，读出放大器1310对从由列解码器1330连接的至少一条位线输出的信号进行读出放大，以生成与读出放大信号对应的读取数据，并将读取数据发送到数据输出驱动器1200。
数据输出驱动器1200可以通过DQ垫将存储在存储器单元阵列1300中的数据输出到半导体存储器装置1000的外部。
半导体存储器装置1000外部的数据可以通过DQ垫提供给数据输入接收器1500。数据选通信号可以通过DQS垫提供给数据输入接收器1500。提供给数据输入接收器1500的数据根据将要通过读出放大器1310存储在存储器单元阵列1300中的数据选通信号进行锁存。
内部时钟信号发生器1800可以基于外部时钟信号CLK或/CLK生成内部时钟信号。
CA缓冲器1700与内部时钟信号同步，以锁存输入命令/地址信号CA。锁存的命令和地址可以分别提供给命令解码器1750和地址锁存器1400。
命令解码器1750通过CA缓冲器1700接收各种命令。命令解码器1750向包括行解码器1320、列解码器1330等的组件提供命令。
在下文中，将参照图3和图7详细描述如上构造的半导体存储器装置的阻抗校准电路1100和数据输出驱动器1200。
首先，图3是图2中示出的半导体存储器装置100的数据输出电路的框图。数据输出电路10可以通过接收读取数据将读取数据DATA[K-1](例如，与读取数据相对应的数据信号DQ[L-1]至DQ[0])输出到多个DQ垫。
数据输出电路10包括ZQ校准码发生单元12(在下文中，也称为码发生单元)、控制单元14和数据输出驱动器1200。在这种情况下，码发生单元12和控制单元14是包括在图2的阻抗校准电路1100中的组件。
如所公开的技术领域的惯例，根据功能块、单元和/或模块描述并在附图中示出某些特征和实施例。本领域技术人员将理解的是，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬布线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，这些电子(或光学)电路可以使用基于半导体的制造技术或其它制造技术来形成。对于由微处理器或类似物实现的块、单元和/或模块，它们可以使用软件(例如，微码)来被编程，以执行这里讨论的各种功能，并且可以可选地由固件和/或软件驱动。可选择地，每个块、单元和/或模块可以由专用硬件来实现，或者作为专用硬件的组合来执行一些功能以及作为处理器(例如，一个或更多个编程的微处理器和相关联的电路)来执行其它功能。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理地分离成两个或更多个交互且离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
码发生单元12通过ZQ垫连接到外部电阻RZQ，以生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。码发生单元12可以通过将ZQ垫的电位和预定参考电位进行比较的ZQ校准操作来生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。上拉码P1[N-1:0]和下拉码P2[N-1:0]在这里可以一起称为校准码或ZQ校准码，在描述数据输出电路10的其它部分的上下文中可以被称为初级校准码或初级ZQ校准码。
控制单元14基于通过码发生单元12生成的上拉码P1[N-1:0]和下拉码P2[N-1:0]生成第一上拉ZQ码M1[I-1:0]、第二上拉ZQ码E1[J-1:0]、第一下拉ZQ码M2[I-1:0]和第二下拉ZQ码E2[J-1:0]。这样，控制单元14基于输入的初级校准码生成并输出精细校准码。
另外，第一上拉ZQ码M1[I-1:0]和第一下拉ZQ码M2[I-1:0]包括二进制码，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]包括线性码。例如，也被描述为精细校准码的主校准码或主校准码部分的精细校准码的第一部分(M1[I-1:0]和M2[I-1:0])可以包括表示二进制位串的码，其中，位串中的每个位根据二进制方案表示与位串中的其它位不同的值。也被描述为精细校准码的额外、辅助或微调校准码(或码部分)的精细校准码的第二部分(E1[J-1:0]和E2[J-1:0])可以包括表示线性位串的码，其中，位串中的每个位根据线性方案表示与位串中的其它位相同的值。这里描述的不同码的不同部分可以使用术语“第一”和“第二”作为命名规则而被引用，以区分码的不同部分，其中，“第一”和“第二”可以用于指代不同描述或权利要求组中的不同码或码部分。
第一上拉ZQ码M1[I-1:0]和第一下拉ZQ码M2[I-1:0]可以由I位形成，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]可以由J位形成。I和J可以是大于1的整数，其中，I可以与J相同或不同。
在这种情况下，由控制单元14输出的第一上拉ZQ码M1[I-1:0]和第二上拉ZQ码E1[J-1:0]的集合可以与在控制单元14中输入的上拉码P1[N-1:0]相同。例如，由控制单元14输出的第一上拉ZQ码(例如，第一主校准码)和第二上拉ZQ码(例如，第一微调校准码)表示的值可以表示与通过输入到控制单元14的上拉码P1[N-1:0](例如，通过第一初级校准码)表示的值相同的值。类似地，由控制单元14输出的第一下拉ZQ码M2[I-1:0]和第二下拉ZQ码E2[J-1:0]的集合可以与在控制单元14中输入的下拉码P2[N-1:0]相同。例如，由控制单元14输出的第一下拉ZQ码(例如，第二主校准码)和第二下拉ZQ码(例如，第二微调校准码)表示的值可以表示与通过输入到控制单元14的下拉码P2[N-1:0](例如，通过第二初级校准码)表示的值相同的值。
数据输出驱动器1200包括多个数据输出单元DU[0]至DU[L-1]。多个数据输出单元DU[0]至DU[L-1]可以通过对应的DQ垫将数据DU[0]至DU[L-1]分别输出到对应的传输线TL[0]至TL[L-1]。例如，第一数据输出单元DU[0]将读取数据DQ[0]输出到第一传输线TL[0]。
在一些实施例中，多个数据输出单元DU[0]至DU[L-1]基于上拉ZQ码M1[I-1:0]和E1[J-1:0]以及下拉ZQ码M2[I-1:0]和E2[J-1:0](例如，基于精细校准码)输出数据DQ[0]至DQ[L-1]。
可选择地，多个数据输出单元DU[0]至DU[L-1]可以操作为执行终端操作的片内终结(on-die termination)(ODT)，以当在半导体存储器装置1000中输入数据时向传输线TL[0]至TL[L-1]提供阻抗。
接下来，将参照图4至图7来描述数据输出电路10的数据输出单元DU[0]。由于数据输出单元DU[0]的配置和操作与包括在数据输出驱动器1200中的另一数据输出单元相同或类似，因此下面将仅描述数据输出单元DU[0]。
图4是示出根据示例性实施例的数据输出电路的一部分的框图。如图4所示，数据输出单元DU[0]包括预驱动器16和输出驱动器18。
预驱动器16可以基于上拉ZQ码M1[I-1:0]和E1[J-1:0]、下拉ZQ码M2[I-1:0]和E2[J-1:0]以及读取数据DATA[0]生成上拉驱动信号MU[I-1:0]和EU[J-1:0]、下拉驱动信号MD[I-1:0]和ED[J-1:0]。例如，预驱动器16可以接收数据以及精细校准码(例如，主校准码M1[I-1:0]和M2[I-1:0]以及微调校准码E1[J-1:0]和E2[J-1:0])作为输入，并且可以输出下面更详细描述的驱动器控制码。将参照图5一起描述预驱动器16。
图5是示意性地示出图4中示出的预驱动器16的电路图。如图5中所示，当半导体存储器装置1000输出数据时，预驱动器16生成上拉驱动信号MU[I-1:0]和EU[J-1:0]及下拉驱动信号MD[I-1:0]和ED[J-1:0]。
详细地，当半导体存储器装置1000输出数据时，预驱动器16可以根据第一控制信号DRV_ON、第二控制信号ODT_ON、上拉ZQ码/M1[I-1:0]和/E1[J-1:0]以及数据/DATA_PU的逻辑电平来生成将要被输出的上拉驱动信号MU[I-1:0]和EU[J-1:0]。此外，当半导体存储器装置1000输出数据时，预驱动器16可以根据第一控制信号DRV_ON、第二控制信号ODT_ON、下拉ZQ码/M2[I-1:0]和/E2[J-1:0]以及数据/DATA_PD的逻辑电平生成将要被输出的下拉驱动信号MD[I-1:0]和ED[J-1:0]。
作为一个示例，当半导体存储器装置1000输出高电平数据时，由于第一控制信号DRV_ON处于高电平，第二控制信号ODT_ON处于低电平，数据/DATA_PU处于低电平，数据/DATA_PD处于高电平，因此上拉控制信号/PU_ON以低电平输出，下拉控制信号/PD_ON以高电平输出。由于上拉控制信号/PU_ON处于低电平，因此与上拉ZQ码/M1[I-1:0]和/E1[J-1:0]对应的上拉驱动信号MU[I-1:0]和EU[J-1:0]被输出。另外，下拉驱动信号MD[I-1:0]、ED[J-1:0]通过高电平下拉控制信号/PD_ON以低电平输出。可以看出，预驱动器因此被配置为接收数据并接收包括主校准码和微调校准码(例如，M1、M2、E1和E2)的校准码，基于数据和主校准码输出主驱动器控制码(例如，MU和MD)，基于数据和微调校准码输出微调驱动器控制码(例如，EU和ED)。主驱动器控制码可以是二进制码，例如，表示其中每个位表示提高到2的不同幂的不同值的二进制信息的码，微调驱动器控制码可以是线性码，例如，表示其中每个位表示相同的值的线性信息的码。
作为另一示例，当半导体存储器装置1000输出低电平数据时，由于第一控制信号DRV_ON处于高电平，第二控制信号ODT_ON处于低电平，数据/DATA_PU处于高电平，数据DATA_PD处于低电平，因此上拉控制信号/PU_ON以高电平输出，下拉控制信号/PD_ON以低电平输出。由于下拉控制信号/PD_ON处于低电平，因此与下拉ZQ码/M2[I-1:0]和/E2[J-1:0]对应的下拉驱动信号MD[I-1:0]和ED[J-1:0]被输出。另外，上拉驱动信号MU[I-1:0]、EU[J-1:0]通过高电平上拉控制信号/PU_ON以低电平输出。
此外，当在半导体存储器装置1000中输入数据时，预驱动器16可以根据第一控制信号DRV_ON、第二控制信号ODT_ON以及上拉ZQ码M1[I-1:0]和E1[J-1:0]的逻辑电平生成上拉驱动信号MU[I-1:0]和EU[J-1:0]。另外，当在半导体存储器装置1000中输入数据时，预驱动器16可以根据第一控制信号DRV_ON、第二控制信号ODT_ON以及下拉ZQ码/M2[I-1:0]和/E2[J-1:0]的逻辑电平生成下拉驱动信号MD[I-1:0]和ED[J-1:0]。
例如，由于第一控制信号DRV_ON处于低电平，第二控制信号ODT_ON处于高电平，因此上拉控制信号/PU_ON以高电平输出，下拉控制信号PD_ON以低电平输出。由于下拉控制信号/PD_ON处于低电平，因此与下拉ZQ码/M2[I-1:0]和/E2[J-1:0]对应的下拉驱动信号MD[I-1:0]和ED[J-1:0]被输出。
接下来，返回参照图4，输出驱动器18通过DQ垫连接到传输线TL[0]。输出驱动器18响应于输入的上拉驱动信号MU[I-1:0]和EU[J-1:0]或下拉驱动信号MD[I-1:0]和ED[J-1:0](例如，主驱动器控制码和微调/额外/辅助驱动器控制码)向传输线TL[0]提供阻抗。
可以根据上拉驱动信号MU[I-1:0]和EU[J-1:0]或下拉驱动信号MD[I-1:0]和ED[J-1:0]确定阻抗的值。第一上拉驱动信号MU[I-1:0]和第一下拉驱动信号MD[I-1:0]可以输入到第一驱动器180中，第二上拉驱动信号EU[J-1:0]和第二下拉驱动信号ED[J-1:0]可以输入到第二驱动器182中。
输出驱动器18可以响应于输入的上拉驱动信号MU[I-1:0]和EU[J-1:0]或下拉驱动信号MD[I-1:0]和ED[J-1:0]通过传输线TL[0]将读取数据DATA[0]输出到外部。
由存储器控制器2000接收的数据信号D[0]可以由输出驱动器18生成的电流和在存储器控制器2000处的终端电阻Rt来确定。
此外，输出驱动器18输出具有高电平的读取数据DATA[0]时的阻抗与输出驱动器18输出具有低电平的读取数据DATA[0]时的阻抗可以彼此不同。
另外，输出驱动器18可以包括其中输入有第一上拉驱动信号MU[I-1:0]和第一下拉驱动信号MD[I-1:0](例如，第一、主驱动器控制码)的第一驱动器180以及其中输入有第二上拉驱动信号EU[J-1:0]和第二下拉驱动信号ED[J-1:0](例如，第二、微调驱动器控制码)的第二驱动器182。
在下文中，将参照图6更详细地描述包括第一驱动器180和第二驱动器182的输出驱动器18。
图6是示意性地示出图4中示出的输出驱动器的电路图。如图6中所示，第一驱动器180可以包括第一上拉驱动器180U和第一下拉驱动器180D，第二驱动器182可以包括第二上拉驱动器182U和第二下拉驱动器182D。
首先，将描述第一驱动器180的第一上拉驱动器180U和第一下拉驱动器180D。
第一上拉驱动器180U可以包括多个主上拉晶体管UT1[I-1:0]，其一端连接到第一电源电压VDDQ，另一端连接到DQ节点。在这种情况下，各个第一上拉驱动信号MU[I-1:0]的位可以施加到多个主上拉晶体管UT1[I-1:0]的栅极。详细地，各个主上拉晶体管UT1[I-1:0]可以基于具有n位的第一上拉驱动信号MU[I-1:0]的每个位的值而导通或截止。
晶体管的尺寸(例如，沟道宽度W/沟道长度L)从第一主上拉晶体管UT1[0]到第n主上拉晶体管UT1[I-1]依次增大。
详细地，施加有第一上拉驱动信号MU[I-1:0]的高序位的主上拉晶体管的尺寸(例如，W/L)可以大于施加有第一上拉驱动信号MU[I-1:0]的低序位的主上拉晶体管的尺寸(例如，W/L)。例如，施加有第一上拉驱动信号MU[I-1:0]的最高有效位的晶体管UT1[I-1]的尺寸(例如，W/L)可以是最大的，施加有第一上拉驱动信号MU[I-1:0]的最低有效位的晶体管UT1[0]的尺寸W/L可以是最小的。相邻晶体管的不同连续尺寸可以以2的数量级改变和/或者使得相邻晶体管的电阻值以2的数量级改变。因此，在第一上拉驱动信号MU[I-1:0]的高序位控制下导通的主上拉晶体管可以比在第一上拉驱动信号MU[I-1:0]的低序位的控制下导通的主上拉晶体管驱动更多的电流。
另外，第一下拉驱动器180D可以包括多个主下拉晶体管DT1[I-1:0]，其一端连接到第二电源电压VSSQ，另一端连接到节点DQ。在这种情况下，各个第一下拉驱动信号MD[I-1:0]的位可以施加到多个主下拉晶体管DT1[I-1:0]的栅极。详细地，各个主下拉晶体管DT1[I-1:0]可以基于具有n位的第一上拉驱动信号MD[I-1:0]的每个位的值而导通或截止。
假设晶体管的尺寸(例如，W/L)从第一主下拉晶体管DT1[0]到第n主下拉晶体管DT1[I-1]依次增加，晶体管的电阻值以与晶体管的尺寸(例如，W/L)相反的数量级增加一倍。详细地，施加有第一下拉驱动信号MD[I-1:0]的高序位的主下拉晶体管的尺寸(例如，W/L)可以大于施加有第一下拉驱动信号MD[I-1:0]的低序位的主下拉晶体管的尺寸(例如，W/L)。例如，施加有第一下拉驱动信号MD[I-1:0]的最高有效位的晶体管DT1[I-1]的尺寸(例如，W/L)可以是最大的，施加有第一下拉驱动信号MD[I-1:0]的最低有效位的晶体管DT1[0]的尺寸(例如，W/L)可以是最小的。因此，在第一下拉驱动信号MU[I-1:0]的高序位的控制下导通的主下拉晶体管可以比在第一下拉驱动信号MD[I-1:0]的低序位的控制下导通的主下拉晶体管驱动更多的电流。
接下来，将描述第二驱动器182的第二上拉驱动器182U和第二下拉驱动器182D。
第二上拉驱动器182U可以包括多个子上拉晶体管UT2[J-1:0]，其也被描述为辅助或微调晶体管，其一端连接到第一电源电压VDDQ，另一端连接到节点DQ。在这种情况下，各个第二上拉驱动信号EU[J-1:0](例如，第一、微调驱动器控制码)的位可以施加到多个子上拉晶体管UT2[J-1:0]的栅极。详细地，各个子上拉晶体管UT2[J-1:0]可以基于具有m位的第二上拉驱动信号EU[J-1:0]的每个位的值而导通或截止。
假设第一子上拉晶体管UT2[0]至第m子上拉晶体管UT2[J-1]的尺寸(例如，W/L)彼此相同，因此，每个上拉晶体管的电阻相同。详细地，施加有第二上拉驱动信号EU[J-1:0]的高序位的子上拉晶体管UT2[J-1]的尺寸(例如，W/L)可以与施加有第二上拉驱动信号EU[J-1:0]的低序位的子上拉晶体管UT2[0]的尺寸(例如，W/L)相同。在这种情况下，第一子上拉晶体管UT2[0]至第m子上拉晶体管UT2[J-1]的尺寸(例如，W/L)可以与第一主上拉晶体管UT1[0]的尺寸相同。因此，在第二上拉驱动信号EU[J-1:0]的高序位的控制下导通的子上拉晶体管可以与在第二上拉驱动信号EU[J-1:0]的低序位的控制下导通的子上拉晶体管驱动相同的电流。
此外，第二下拉驱动器182D可以包括多个子下拉晶体管DT2[J-1:0]，其也被描述为辅助或微调晶体管，其一端连接到第二电源电压VSSQ，另一端连接到节点DQ。在这种情况下，各个第二下拉驱动信号ED[J-1:0](例如，第二、微调驱动器控制码)的位可以施加到多个子下拉晶体管DT2[J-1:0]的栅极。详细地，各个子下拉晶体管DT2[J-1:0]可以基于具有m位的第二下拉驱动信号ED[J-1:0]的各个位的值而导通或截止。
假设第一子下拉晶体管DT2[0]至第m子下拉晶体管DT2[J-1]的尺寸(例如，W/L)彼此相同，因此，每个下拉晶体管的电阻相同。详细地，施加有第二下拉驱动信号ED[J-1:0]的高序位的子下拉晶体管DT2[J-1]的尺寸(例如，W/L)可以与施加有第二下拉驱动信号ED[J-1:0]的低序位的子下拉晶体管DT2[0]的尺寸(例如，W/L)相同。在这种情况下，第一子下拉晶体管DT2[0]至第m子下拉晶体管DT2[J-1]的尺寸(例如，W/L)可以与第一主下拉晶体管DT1[0]的尺寸相同。因此，在第二下拉驱动信号ED[J-1:0]的高序位的控制下导通的子下拉晶体管可以与在第二上拉驱动信号EU[J-1:0]的低序位的控制下导通的子下拉晶体管驱动相同的电流。以这种方式，每个辅助上拉驱动器和每个辅助下拉驱动器的不同晶体管彼此具有线性关系。
接下来，将参照图7一起详细描述第一驱动器180和第二驱动器182。
图7是示出图6的输出驱动器18的一个示例的电路图。第一上拉驱动信号MU[5:0]和第一下拉驱动信号MD[5:0]可以由6位二进制码构成，第二上拉驱动信号EU[5:0]和第二下拉驱动信号ED[5:0]可以由6位线性码构成。
第一驱动器180'可以包括其中输入有6位第一上拉驱动信号MU[5:0]的6个主上拉晶体管UT1[5:0]和其中输入有6位第一下拉驱动信号MD[5:0]的6个主下拉晶体管DT1[5:0]。6个主上拉晶体管UT1[5:0]中的每个可以通过输入第一上拉驱动信号MU[5:0]的每个位的值而导通或截止。6个主下拉晶体管DT1[5:0]中的每个可以通过输入第一下拉驱动信号MD[5:0]的每个位的值而导通或截止。第一上拉驱动信号MU[5:0]和第一下拉驱动信号MD[5:0]可以一起被描述为主驱动器控制码，其可以是二进制码，因为其包括表示晶体管DT1[5:0]和UT1[5:0]的二进制信号的一组位。
晶体管的尺寸(例如，沟道宽度W/沟道长度L)从第一主上拉晶体管UT1[0]到第六主上拉晶体管UT1[I5]依次增大。主上拉晶体管的尺寸(例如，W/L)可以根据与其对应的第一上拉驱动信号MU[5:0]的位位置而确定。
详细地，施加有作为二进制码的第一上拉驱动信号MU[5:0]的高序位的主上拉晶体管的尺寸(例如，W/L)可以比施加有第一上拉驱动信号MU[5:0]的低序位的主上拉晶体管的尺寸(例如W/L)大。例如，施加有第一上拉驱动信号MU[I-1:0]的最高有效位MSB的晶体管UT1[I-1]的尺寸(例如，W/L)可以是最大的，施加有第一上拉驱动信号MU[I-1:0]的最低有效位LSB的晶体管UT1[0]的尺寸(例如，W/L)可以是最小的。
在一个实施例中，各个主上拉晶体管MU[5:0]可以包括不同数量的参考晶体管，以根据对应的第一上拉驱动信号的位位置改变晶体管的尺寸(例如，W/L)。在本实施例中，各个主上拉晶体管MU[5:0]的所有主上拉晶体管在参考晶体管的尺寸(例如，W/L)方面彼此相同，但是不同的主上拉晶体管具有不同数量的参考晶体管。
例如，施加有第一上拉驱动信号MU[5:0]的最高有效位(MSB)的晶体管UT1[5]可以包括32个参考晶体管，施加有第一上拉驱动信号MU[5:0]的最低有效位(LSB)的晶体管UT1[0]可以包括1个参考晶体管。剩余的第一上拉晶体管可以分别具有从最大到最小的16、8、4和2个参考晶体管，使得每个第一上拉晶体管与其相邻的第一上拉晶体管以2倍因子而不同。如上所述了6个主上拉晶体管UT1[5:0]，其描述可以类似地应用于6个主下拉晶体管DT1[5:0]。
接下来，第二驱动器182'可以包括其中输入有6位第二上拉驱动信号EU[5:0]的6个子上拉晶体管UT2[5:0]和其中输入有6位第二下拉驱动信号ED[5:0]的6个子下拉晶体管DT2[5:0]。6个子上拉晶体管UT2[5:0]中的每个可以通过输入的第二上拉驱动信号EU[5:0]的每个位的值而导通或截止。6个子下拉晶体管DT2[5:0]中的每个可以通过输入6位第二下拉驱动信号ED[5:0]的每个位的值而导通或截止。
第一子上拉晶体管UT2[0]至第六子上拉晶体管UT2[5]的尺寸(例如，W/L)彼此相同。详细地，施加有作为线性码的第二上拉驱动信号EU[5:0]的高序位的子上拉晶体管的尺寸(例如，W/L)与施加有第二上拉驱动信号EU[5:0]的低序位的子上拉晶体管的尺寸(例如，W/L)相同。
在这种情况下，各个子上拉晶体管UT2[5:0]可以包括相同数量的参考晶体管。例如，在一个实施例中，与6位第二上拉驱动信号EU[5:0]的各个位对应的各个子上拉晶体管UT2[5:0]中的所有子上拉晶体管都包括一个参考晶体管。这可以是与具有最小数量的参考晶体管(例如，UT1[0]和DT1[0])的主上拉晶体管和主下拉晶体管中的每个的数量相同数量的参考晶体管。以这种方式，每个子晶体管中的参考晶体管的尺寸或数量可以具有1的相对尺寸，其可以与最小主晶体管中的参考晶体管的尺寸或数量相同，并且除了最小主晶体管之外的不同主晶体管可以具有从1的相对尺寸的晶体管的尺寸或数量的2倍到1的相对尺寸的晶体管的尺寸或数量1×2n-1倍的晶体管的尺寸和数量。各个子上拉晶体管UT2[5:0]中的所有子上拉晶体管在参考晶体管的尺寸W/L方面彼此相同。如上所述了6个子上拉晶体管UT2[5:0]，所述描述可以类似地应用于6个子下拉晶体管DT2[5:0]。第二上拉驱动信号EU[5:0]和第二下拉驱动信号ED[5:0]可以一起被描述为微调驱动器控制码，其可以是线性码，因为其包括表示用于晶体管DT2[5:0]和UT2[5:0]的线性信号的一组位。尽管给出了其中子晶体管(也称为微调晶体管)具有与主晶体管(也称为粗调晶体管)中的最小一个的尺寸相同的尺寸的示例，但是它们可以具有例如小于或大于主晶体管中的最小一个的尺寸的尺寸(例如，在最小主晶体管的尺寸的大约3/4倍至1.25倍尺寸之间)。
如图6和图7中所示，输出驱动器18提供给传输线的阻抗值可以根据包括在输出驱动器18的第一上拉驱动器180U和第二上拉驱动器182U中的各个晶体管的导通或截止而变化。此外，输出驱动器18提供给传输线的阻抗值可以根据包括在输出驱动器18的第一下拉驱动器180D和第二下拉驱动器182D中的各个晶体管的导通或截止而变化。
第一上拉驱动器180U和第一下拉驱动器180D通过分别接收二进制码型第一上拉驱动信号MU[I-1:0]和第一下拉驱动信号MD[I-1:0](例如，主驱动器控制码)而操作。对于二进制码，当低序位值改变时，改变的位的高序位值可以一起改变。例如，在第一上拉驱动信号MU[I-1:0]为“101111”的情况下，最低有效位值增加“1”，第一上拉驱动信号MU[I-1:0]变为“110000”。另外，由于第一上拉驱动信号MU[I-1:0]从“101111”变为“110000”，所以除了与第一上拉驱动器180U的最高有效位对应的主上拉晶体管UT1[I-1]之外的剩余主上拉晶体管UT1[N-2:0]的操作改变。包括在第一上拉驱动器180U中的主上拉晶体管UT1[I-1:0]的大部分操作改变(例如，6个中的5个)，结果，由输出驱动器18输出的数据可能失真。因此，输出驱动器18的数据输出停止，此后，第一上拉驱动器180U通过接收改变的第一上拉驱动信号MU[I-1:0]进行操作。
在这方面，将参照图8的时序图描述改变输出驱动器18的阻抗值的操作。
图8是示出根据示例性实施例的半导体存储器装置1000的操作的时序图。在图8中，在假设通过使用所有第一上拉驱动器180U、第一下拉驱动器180D、第二上拉驱动器182U和第二下拉驱动器182D改变阻抗值的情况下描述操作。
如图8中所示，码发生单元12可以在上电之后首先输入ZQ校准开始命令ZQ CALStart时执行ZQ校准操作。
例如，码发生单元12可以根据作为t11时刻处的命令/地址信号CA的ZQ校准开始命令ZQ CAL Start通过使用外部ZQ电阻器来生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。
另外，控制单元14可以通过使用上拉码P1[N-1:0]和下拉码P2[N-1:0]生成第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]，并将生成的码输出到数据输出驱动器1200。
然后，第一上拉驱动器180U、第一下拉驱动器180D、第二上拉驱动器182U和第二下拉驱动器182D由第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0](例如，主驱动器控制码和微调驱动器控制码)操作，结果，阻抗值改变，并从初始值Z0设定变为第一值Z1。在下文中，假设第一值Z1大于初始值Z0。
此后，在时刻t12处，数据可以根据命令/地址信号CA的数据读取命令READ输出到DQ节点DQ。
在t13时刻处，根据命令/地址信号CA的ZQ锁存命令ZQ CAL Latch，码发生单元12可以通过使用外部ZQ电阻器再次生成上拉码P1[N-1:0]和下拉码P2[N-1:0]，控制单元14可以通过使用生成的上拉码P1[N-1:0]和下拉码P2[N-1:0]再次生成第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。结果，阻抗值改变，并从第一值Z1设定变为第二值Z2，因此可以既不对对存储器单元阵列执行读取操作也不对存储器单元阵列执行写入操作的时间段期间改变驱动器控制码(例如，主驱动器控制码和/或微调驱动器控制码)。结果，输出驱动器的电流强度改变。在下文中，假设第二值Z2大于第一值Z1。
此外，在t13时刻处，即使没有输入命令/地址信号CA的ZQ锁存命令ZQ CAL Latch，码发生单元12也可以通过使用外部ZQ电阻器再次生成上拉码P1[N-1:0]和下拉码P2[N-1:0]，控制单元14可以通过使用生成的上拉码P1[N-1:0]和下拉码P2[N-1:0]再次生成第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。结果，阻抗值改变，并从第一值Z1设定变为第二值Z2。
因此，在一些实施例中，即使没有输入ZQ锁存命令ZQ CAL Latch时，根据示例性实施例的半导体存储器装置1000也更新第一上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]，以改变提供到传输线TL的阻抗值。例如，更新可以基于用于更新阻抗值的周期性内部命令，并且因此改变数据输出驱动器的电流强度(其中，例如，电流强度随着较低的阻抗而增加并随着较高的阻抗而减小)。
接下来，将参照图9的时序图描述改变输出驱动器18的阻抗值的操作。
图9是示出根据示例性实施例的半导体存储器装置1000的操作的时序图。如图9中所示，码发生单元12在上电之后在t21时刻处首次输入ZQ校准开始命令ZQ CAL Start时执行ZQ校准操作。
例如，码发生单元12可以根据作为t21时刻处的命令/地址信号CA的ZQ校准开始命令ZQ CAL Start通过使用外部ZQ电阻器来生成包括初始上拉码P1[N-1:0]和初始下拉码P2[N-1:0]的初级校准码。
此外，控制单元14可以通过使用初始上拉码P1[N-1:0]和初始下拉码P2[N-1:0]来生成包括第一上拉ZQ码M1[I-1:0]和第一下拉ZQ码M2[I-1:0](包括主校准码的M1码和M2码一起)以及第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0](包括微调校准码的E1码和E2码一起)的精细校准码。
然后，第一上拉驱动器180U和第一下拉驱动器180D由第一上拉ZQ码M1[I-1:0]和第一下拉ZQ码M2[I-1:0]操作，结果，阻抗值改变，并从初始值Z0设定变为第一值Z1。
此后，在时刻t22处，外部数据可以根据命令/地址信号CA的数据写入命令WRITE输入到DQ节点DQ中。
在这种情况下，码发生单元12更新上拉码P1[N-1:0]和下拉码P2[N-1:0]。例如，即使当不输入单独的ZQ命令时，码发生单元12也可以更新上拉码P1[N-1:0]和下拉码P2[N-1:0]。
当上拉码P1[N-1:0]和下拉码P2[N-1:0]的值更新时，控制单元14可以更新第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]值。在这种情况下，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]可以改变。这些更新的值可以在不改变主校准码的情况下具体地改变微调校准码。在许多情况下，只需要改变阻抗的很小变化，所以这些改变可以使用仅影响较小数量的较小子晶体管(例如，接收线性校准码的那些子晶体管)的线性码，而不是改变更多数量的主晶体管(例如，接收二进制校准码的那些主晶体管)的状态来得到。结果，根据某些实施例，由于只有微调校准码被改变以重新校准阻抗匹配，所以数据输出驱动器的较少的晶体管需要改变状态。
例如，输出驱动器18的与改变的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]对应的第二上拉驱动器182U和第二下拉驱动器182D的阻抗值可以从第一值Z1变为第二值Z2。
在这种情况下，即使没有输入单独的ZQ锁存命令，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]也更新，结果，即使在将数据输出到DQ节点DQ时(例如，在写入操作期间)，阻抗值也可以改变。
在从t22时刻开始经过预定时间的t23时刻处，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]可以更新，输出驱动器18的第二上拉驱动器182U和第二下拉驱动器182D的阻抗值可以从第二值Z2变为第三值Z3。假设第三值Z3小于第二值Z2，第三值Z3大于第一值Z1。例如，该改变可以由存储器装置的周期性内部命令或循环内部控制。
再次，在时刻t24处，数据可以根据命令/地址信号CA的数据读取命令READ输出到DQ节点DQ。即使在这种情况下，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]也可以更新，输出驱动器18的第二上拉驱动器182U和第二下拉驱动器182D的阻抗值可以从第三值Z3变为第二值Z2。
在t22时刻与t23时刻之间的阶段可以和在t23时刻与t24时刻之间的阶段相同。例如，输出驱动器18可以周期性地改变阻抗值。在这种情况下，控制单元14可以周期性地仅更新第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0](例如，仅微调校准码)。
尽管在输出驱动器18输出数据的同时改变了第二上拉驱动器182U的阻抗值，但是由于包括在第二上拉驱动器182U中的子上拉晶体管UT2[J-1:0]的尺寸小，因此输出驱动器18输出的数据的失真小。类似地，尽管输出驱动器18输出数据的同时改变了第二下拉驱动器182D的阻抗值，但是由于包括在第二下拉驱动器182D中的子下拉晶体管DT2[J-1:0]的尺寸小，因此输出驱动器18输出的数据的失真小。
因此，由于改变的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]未被锁存，所以不需要接收锁存命令ZQ CAL Latch的时间。因此，输出驱动器18的数据输出不需要停止。由于可以在不停止数据输出的情况下更新输出驱动器18的阻抗值，因此可以确保数据输出周期。
在下文中，将参照图10至图13描述生成上拉ZQ码M1[I-1:0]和E1[J-1:0]和下拉ZQ码M2[I-1:0]和E2[J-1:0]的控制单元14。
图10是示出根据示例性实施例的控制单元的框图。如图10中所示，控制单元14可以包括码划分器(code divider，下面也称为码划分单元)140a和140b、第一校准码锁存器142a和142b、第二校准码锁存器144a和144b、锁存器146a和146b以及比较器148a和148b。
首先，码划分单元140a可以将输入的上拉码P1[N-1:0]划分为第一上拉ZQ码PRE_M1[I-1:0]和第二上拉ZQ码PRE_E1[J-1:0]。划分的第一上拉ZQ码PRE_M1[I-1:0]和第二上拉ZQ码PRE_E1[J-1:0]可以被发送到第一校准码锁存器142a和第二校准码锁存器144a，以被输出到预驱动器16。
锁存器146a可以将输入的上拉码PRE_P1[N-1:0]锁存到比较器148a。比较器148a将上拉码P1[N-1:0]与从锁存器146a发送的上拉码PRE_P1[N-1:0]进行比较，以生成控制信号UPDN_1。例如，当上拉码P1[N-1:0]大于上拉码PRE_P1[N-1:0]时，比较器148a可以输出第一电平控制信号UPDN_1，当上拉码P1[N-1:0]等于上拉码PRE_P1[N-1:0]时，输出小于第一电平的第二电平控制信号UPDN_1，当上拉码P1[N-1:0]小于上拉码PRE_P1[N-1:0]时，输出小于第二电平的第三电平控制信号UPDN_1。
第二校准码锁存器144a根据控制信号UPDN_1的电平改变第二上拉ZQ码PRE_E1[J-1:0]的值，以作为第二上拉ZQ码E1[J-1:0]输出。例如，当控制信号UPDN_1处于第一电平时，第二校准码锁存器144a增大第二上拉ZQ码PRE_E1[J-1:0]的值，以作为第二上拉ZQ码E1[J-1:0]输出。当控制信号UPDN_1处于第二电平时，第二校准码锁存器144a可以将第二上拉ZQ码PRE_E1[J-1:0]作为第二上拉ZQ码E1[J-1:0]输出。当控制信号UPDN_1处于第三电平时，第二校准码锁存器144a减小第二上拉ZQ码PRE_E1[J-1:0]的值，以将减小的第二上拉ZQ码PRE_E1[J-1:0]作为第二上拉ZQ码E1[J-1:0]输出。
在上文中，描述了用于输出上拉ZQ码M1[I-1:0]和E1[J-1:0]的码划分单元140a、第一校准码锁存器142a、第二校准码锁存器144a、锁存器146a和比较器148a。这与用于输出下拉ZQ码M2[I-1:0]和E2[J-1:0]的码划分单元140b、第一校准码锁存器142b、第二校准码锁存器144b、锁存器146b和比较器148b等同或类似。因此，将省略用于码划分单元140b、第一校准码锁存器142b、第二校准码锁存器144b、锁存器146b和比较器148b的描述。
接下来，将参照图11至图13详细描述用于生成上拉ZQ码M1[I-1:0]和E1[J-1:0]及上拉ZQ码M2[I-1:0]和E2[J-1:0]的方法。
图11和图12是示出根据示例性实施例的阻抗校准方法的流程图，图13是用于描述根据示例性实施例的阻抗校准方法的示例的表。
首先，参照图11和图13，码发生单元12通过使用外部电阻RZQ生成上拉码P1[N-1:0]和下拉码P2[N-1:0](S10)。当半导体存储器装置在上电之后开始操作时，码发生单元12可以生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。可选择地，码发生单元12可以在输入ZQ校准开始命令ZQ CAL Start时和/或以周期性间隔生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。生成的上拉码P1[N-1:0]和下拉码P2[N-1:0]可以输出到控制单元14。在这种情况下，控制单元14的锁存器146a存储输入的上拉码P1[N-1:0]，锁存器146b可以存储输入的下拉码P2[N-1:0]。
控制单元14的码划分单元140a将上拉码P1[N-1:0]划分成第一上拉ZQ码PRE_M1[I-1:0]和第二上拉ZQ码PRE_E1[J-1:0]，码划分单元140b将下拉码P2[N-1:0]划分成第一下拉ZQ码PRE_M2[I-1:0]和第二下拉ZQ码PRE_E2[J-1:0](S12)，以输出到第一校准码锁存器142b和第二校准码锁存器144b。
详细地，可以设定第二上拉ZQ码E1[J-1:0]的值，使得第二上拉ZQ码E1[J-1:0]中包括基本相同数量的“0”和“1”，可以设定第二下拉ZQ码E2[J-1:0]的值，使得第二下拉ZQ码E2[J-1:0]中包括基本相同数量的“0”和“1”。
例如，当配置第二上拉ZQ码E1[J-1:0]的位数是偶数时，第二上拉ZQ码E1[J-1:0](或第二下拉ZQ码E2[J-1:0])的值被设定为使得包括相同数量的“0”和“1”(例如，000111)。可选择地，当配置第二上拉ZQ码E1[J-1:0](或第二下拉ZQ码E2[J-1:0])的位数为奇数时，第二上拉ZQ码E1[J-1:0]的值被设定为使得包括的“0”和“1”的数量具有一个差值(例如，00111)。当ZQ码中包括偶数或奇数的位时，这些设定可以是默认的初始设定，并且这些设定可以允许稍后在两个方向上进行调整，以使仅通过改变接收线性驱动器控制码的子晶体管就稍微增大或减小数据输出驱动器的阻抗。此外，在一些实施例中，第二上拉ZQ码E1[J-1:0]的值和第二下拉ZQ码E2[J-1:0]的值可以被设定为使得第二上拉上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]初始仅包括“0”。另外，第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]的值可以被设定为具有各种值。
然后，第一校准码锁存器142a和第二校准码锁存器144a将第一下拉ZQ码PRE_M2[I-1:0]和第二下拉ZQ码PRE_E2[J-1:0]输出到预驱动器16(S14)。
将参照图13的第一步一起描述码发生单元12和控制单元14的操作。在码发生单元12中生成的上拉码P1[N-1:0]作为二进制码被假定为“101000”。
码划分器140a将上拉码P1[N-1:0]划分为第一上拉ZQ码PRE_M1[I-1:0]和第二上拉ZQ码PRE_E1[J-1:0]。假设第一上拉ZQ码PRE_M1[I-1:0]是6位的二进制码，第二上拉ZQ码PRE_E1[J-1:0]是包括具有与第一上拉ZQ码PRE_M1[I-1:0]的最低有效位相同大小的6位的6位线性码。
码划分器140a将作为上拉码P1[N-1:0]的“101000”(十进制数为40)划分为作为第一上拉ZQ码PRE_M1[I-1:0]的“100101”(十进制数为37)和作为第二上拉ZQ码PRE_E1[J-1:0]的“000111”(十进制数为3)。在这种情况下，确定“0”和“1”的数量，使得第二上拉ZQ码PRE_E1[J-1:0]作为十进制数满足3，并且甚至除了“000111”可以具有值“111000”和值“101010”。以这种方式，第一校准码和第二校准码(例如，主校准码和微调校准码)的组合值与原始、初级校准码的值相同。
此外，控制单元14可以将所生成的第一上拉ZQ码PRE_M1[I-1:0]和第二上拉ZQ码PRE_E1[J-1:0]输出到预驱动器16。
在上文中，描述了通过使用上拉码P1[N-1:0]生成第一上拉ZQ码PRE_M1[I-1:0]和第二上拉ZQ码PRE_E1[J-1:0]的方法，但是这甚至也可以等同地应用于通过使用下拉码P2[N-1:0]生成第一下拉ZQ码PRE_M2[I-1:0]和第二下拉ZQ码PRE_E2[J-1:0]的方法。
接下来，参照图12和图13，码发生单元12通过使用外部电阻RZQ生成上拉码P1[N-1:0]和下拉码P2[N-1:0](S20)。
码发生单元12可以在半导体存储器装置1000操作的同时周期性地生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。可选择地，或另外地，码发生单元12可以在ZQ锁存命令ZQ CALLatch被输入时生成上拉码P1[N-1:0]和下拉码P2[N-1:0]。
当生成的上拉码P1[N-1:0]和下拉码P2[N-1:0]输入时，控制单元14的比较器148a将生成的上拉码P1[N-1:0]与锁存在锁存器146a中的上拉码PRE_P1[N-1:0]进行比较，控制单元14的比较器148b将生成的下拉码P2[N-1:0]与锁存在锁存器146a中的下拉码PRE_P2[N-1:0]进行比较(S22)。
控制单元14的比较器148a和148b可以根据比较结果生成控制信号UPDN_1和UPDN_2，以输出到第二校准码锁存器144a和144b。
第二校准码锁存器144a和144b通过使用输入的控制信号UPDN_1和UPDN_2改变第二上拉ZQ码PRE_E1[J-1:0]和第二下拉ZQ码PRE_E2[J-1:0]的值(S26)。
另外，第二校准码锁存器144a和144b将改变的第二上拉ZQ码PRE_E1[J-1:0]和第二下拉ZQ码PRE_E2[J-1:0]作为第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]输出。
将参照图13的第二步和第三步一起描述码发生单元12和控制单元14的操作。
在第二步中，在码发生单元12中生成的上拉码P1[N-1:0]作为二进制码被假定为“101001”，与第一步相比增大了“000001”。当上拉码P1[N-1:0]发送到控制单元14时，具有值“101000”的上拉码PRE_P1[N-1:0]存储在锁存器146a中。
由于上拉码P1[N-1:0]具有大于具有值“101000”的上拉码PRE_P1[N-1:0]的从锁存器146a作为“101001”传送的值，因此比较器148a可以生成具有第一电平的控制信号UPDN_1。
第二校准码锁存器144a接收具有第一电平的控制信号UPDN_1，并将具有值“000111”的第二上拉ZQ码PRE_E1[J-1:0]的值增大变为“001111”。
即使除了“001111”之外，第二上拉ZQ码PRE_E1[J-1:0]的值也可以被设定为“111100”、“101011”等，使得该值通过增加“000001”作为十进制数满足4。
第二校准码锁存器144a将第二上拉ZQ码PRE_E1[J-1:0]的“000111”更新为“001111”，以作为第二上拉ZQ码E1[J-1:0]输出到预驱动器16。以这种方式，主校准码保持不变的同时微调校准码改变。
在第三步骤中，码发生单元12中生成的上拉码P1[N-1:0]被假设为作为二进制码与第二步相比增加“000001”的“101010”。当上拉码P1[N-1:0]被传送到控制单元14时，具有值“101001”的上拉码PRE_P1[N-1:0]存储在锁存器146a中。
由于上拉码P1[N-1:0]具有大于具有值“101001”的上拉码PRE_P1[N-1:0]的从锁存器146a作为“101010”传送的值，因此比较器148a可以生成具有第三电平的控制信号UPDN_1。
第二校准码锁存器144a接收具有第三电平的控制信号UPDN_1，并将具有值“001111”的第二上拉ZQ码PRE_E1[J-1:0]的值增大变为“011111”。
即使除了“011111”之外，第二上拉ZQ码PRE_E1[J-1:0]的值也可以被设定为“111110”、“101111”等，使得该值通过增加“000001”作为十进制数满足5。
第二校准码锁存器144a将第二上拉ZQ码PRE_E1[J-1:0]的“001111”更新为“011111”，以作为第二上拉ZQ码E1[J-1:0]输出到预驱动器16。以这种方式，只是改变一个小型子晶体管的状态，而不是通过改变两个主晶体管(其中一个大于子晶体管)的状态，便可以改变数据输出驱动器的全部校准码和阻抗值(和电流强度)。以这种方式，基于上述讨论，在某些实施例中，在该示例中仅一个参考晶体管而不是三个参考晶体管将需要改变状态。
在上文中，描述了用于将上拉码P1[N-1:0]划分为第一上拉ZQ码M1[I-1:0]和第二上拉ZQ码E1[J-1:0]的方法，但是这甚至也可以等同地应用于将下拉码P2[N-1:0]划分为第一下拉ZQ码M2[I-1:0]和第二下拉ZQ码E2[J-1:0]的方法。
根据示例性实施例，当上拉码P1[N-1:0]的较低位值根据PVT变化而改变时，数据输出电路10可以仅改变第二上拉ZQ码E1[J-1:0]的值。然后，可以改变输出驱动器18的与第二上拉ZQ码E1[J-1:0]对应的第二上拉驱动器182U的阻抗值。由于包括在第二上拉驱动器182U中的子上拉晶体管UT2[J-1:0]具有小的尺寸，因此在输出驱动器18中输出数据时，即使第二上拉驱动器182U的阻抗值改变，从输出驱动器18输出的数据中的失真也小。例如，由于在不停止输出驱动器18的数据输出的情况下更新第二驱动器18的阻抗值，因此可以更好地保证数据输出周期。
接下来，将参照图14至图19描述根据另一示例性实施例的半导体存储器装置和半导体装置。
图14是示出根据另一示例性实施例的数据输出电路的一部分的框图。图14中所示的数据输出电路与图4中所示的数据输出电路相比较还包括温度感测单元11(例如，温度检测单元)。温度检测单元11检测半导体存储器装置1000的温度，以生成包括关于检测温度的信息的温度码TC。
控制单元15可以通过使用温度码TC生成并输出第一上拉ZQ码P11[N-1:0]、第一下拉ZQ码P21[N-1:0]、第二上拉ZQ码P12[M-1:0]和第二下拉ZQ码P22[M-1:0]。将参照图15和图16一起描述控制单元15。
图15是示意性地示出图14中所示的控制单元15的框图，图16是示出图15的查找表的图。
如图15中所示，控制单元15可以包括码划分器150a和150b以及查找表(LUT)13。在附图中，示出了查找表13包括在控制单元15中的情况，但是本发明不限于此。
在查找表13中，分别存储了与划分成多个的温度范围对应的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]的值。查找表13可以输出与根据输入温度码TC的温度包括于其中的温度范围对应的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]输出到预驱动器16和码划分器150a和150b。
如图16中所示，当根据输入的温度码TC的温度范围等于或小于第一参考值(0)时，查找表13可以输出具有值“000000”的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。当根据输入的温度码TC的温度范围大于第一参考值并且等于或小于第二参考值(1)时，查找表13可以输出具有值“000001”的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。
码划分器150a可以通过使用输入的上拉码P1[N-1:0]和第二上拉ZQ码E1[J-1:0]生成并输出第一上拉ZQ码M1[I-1:0]。类似地，码划分器150b可以通过使用输入的下拉码P2[N-1:0]和第二下拉ZQ码E2[J-1:0]生成并输出第一下拉ZQ码M2[I-1:0]。
接下来，将参照图17至图19详细描述生成上拉ZQ码M1[I-1:0]和E1[J-1:0]及下拉ZQ码M2[I-1:0]和E2[J-1]的方法。
图17和18是示出根据另一示例性实施例的阻抗校准方法的流程图，图19是用于描述根据另一示例性实施例的阻抗校准方法的示例的表。
首先，参照图17和图19，码发生单元12通过使用外部电阻RZQ生成上拉码P1[N-1:0]和下拉码P2[N-1:0](S30)。当半导体存储器装置在上电后开始操作时，码发生单元12可以生成上拉码P1[N-1:0]和下拉码P2[N-1:0](例如，初始校准码)。可选择地，码发生单元12可以在ZQ校准开始命令ZQ CALStart输入时生成上拉码P1[N-1:0]和下拉码P2[N-1:0](例如，校准码)。所生成的上拉码P1[N-1:0]和下拉码P2[N-1:0]可以输出到控制单元15。
温度检测单元11检测操作温度以生成温度码TC(S32)。
接下来，控制单元15通过使用温度码TC获取第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0](例如，微调校准码)(S34)。控制单元15可以通过使用查找表13获取与根据输入温度码TC的温度包括于其中的温度范围对应的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。
码划分器150a和150b通过使用输入的上拉码P1[N-1:0]、下拉码P2[N-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]计算第一上拉ZQ码M1[I-1:0]和第一下拉ZQ码M2[I-1:0](S36)。
另外，控制单元15将上拉ZQ码M1[I-1:0]、第一下拉ZQ码M2[I-1:0]、第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]输出到预驱动器16(S38)。
将参照图19的第一步一起描述码发生单元12、温度检测单元13和控制单元15的操作。在码发生单元12中生成的上拉码P1[N-1:0]作为二进制码假定为“101000”。
当根据温度检测单元13中生成的温度码TC的温度范围等于或小于第一参考值(0)时，可以在查找表13中输出具有值“000000”的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。
码划分器150a从作为上拉码P1[N-1:0]的“101000”(十进制数为40)减去作为第二上拉ZQ码E1[J-1:0]的“000000”(十进制数为0)以计算为“101000”(十进制数为40)的第一上拉ZQ码PRE_M1[I-1:0]。
另外，控制单元15可以将生成的第一上拉ZQ码M1[I-1:0]和第二上拉ZQ码E1[J-1:0]输出到预驱动器16。
在上文中，描述了通过使用上拉码P1[N-1:0]和第二上拉ZQ码E1[J-1:0]生成第一上拉ZQ码M1[I-1:0]的方法，但是这可以等同地应用于通过使用下拉码P2[N-1:0]和第二下拉ZQ码E2[J-1:0]生成第一下拉ZQ码M2[I-1:0]的方法。
接下来，参照图18和图19，温度检测单元11通过检测操作温度生成温度码TC(S40)。半导体存储器装置1000操作以生成温度码TC的同时温度检测单元11周期性地或不定期地检测操作温度。
接下来，控制单元15通过使用温度码TC获取第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0](S42)。控制单元15可以通过使用查找表13获取与其中根据输入温度码TC的温度包括于其中的温度范围对应的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。
另外，控制单元15将第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]输出到预驱动器16(S44)。
将参照图19的第二步一起描述温度检测单元13和控制单元15的操作。
当根据温度检测单元13中生成的温度码TC的温度范围大于第一参考值并且等于或小于第二参考值(1)时，可以从查找表13输出具有值“000001”的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。
另外，控制单元15可以将所生成的第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]输出到预驱动器16。
根据示例性实施例，数据输出电路10可以根据半导体存储器装置1000的操作温度生成第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。此外，数据输出电路10可以根据半导体存储器装置1000的操作温度的变化更新第二上拉ZQ码E1[J-1:0]和第二下拉ZQ码E2[J-1:0]。
虽然已经结合目前被认为是实用的示例性实施例描述了本发明的各个方面，但是应当理解的是，本发明不限于所公开的实施例，而是相反，意图覆盖包括在所附权利要求的精神和范围内的各种修改和等效布置。

Claims (20)

1.一种控制半导体装置的方法，所述半导体装置包括：
存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；
行解码器，用于接收行地址并选择与行地址对应的字线；
列解码器，用于接收列地址并选择与列地址对应的位线；
读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及
数据输出驱动器，包括第一驱动器和第二驱动器，第一驱动器包含具有彼此不同尺寸的多个第一上拉晶体管和具有彼此不同尺寸的多个第一下拉晶体管，第二驱动器包含具有彼此相同尺寸的多个第二上拉晶体管和具有彼此相同尺寸的多个第二下拉晶体管，第一驱动器和第二驱动器将数据输出到输出垫并且被驱动以向输出垫提供阻抗，所述方法包括：在第一时刻处，输出用于第一驱动器的第一校准码和用于第二驱动器的第二校准码，以控制提供给输出垫的阻抗；并且在第二时刻处，改变用于第二驱动器的第二校准码，而不改变用于第一驱动器的第一校准码，以改变提供给输出垫的阻抗。
2.如权利要求1所述的方法，其中：
第一校准码包括多个位，每个位与第一驱动器的各个晶体管对应；并且
第二校准码包括多个位，每个位与第二驱动器的各个晶体管对应。
3.根据权利要求2所述的方法，其中：
第一驱动器包括n个晶体管，每个晶体管基于第一校准码的所述多个位中的一个位接收位，每个晶体管具有从最小相对尺寸1到最大相对尺寸1×2n-1的不同尺寸范围，其中，n大于2；并且
第二驱动器包括m个晶体管，每个晶体管基于第二校准码的所述多个位中的一个位接收位，每个晶体管具有与相对尺寸1相同的尺寸，其中，m与n相同或不同并且至少为2。
4.根据权利要求3所述的方法，其中：
n个晶体管的尺寸取决于构成每个晶体管的子晶体管的数量；并且
m个晶体管的尺寸取决于构成每个晶体管的子晶体管的数量。
5.根据权利要求1所述的方法，其中，第一时刻是用于半导体装置的初始化阶段，第二时刻是在半导体装置的读取或写入操作期间。
6.一种控制半导体装置的方法，所述半导体装置包括：
存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；
行解码器，用于接收行地址并选择与行地址对应的字线；
列解码器，用于接收列地址并选择与列地址对应的位线；
读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及
数据输出驱动器，所述方法包括：设定用于驱动器控制码的校准码，以控制数据输出驱动器的初始电流强度；并且在用于存储器单元阵列的读取或写入操作期间，改变校准码以改变驱动器控制码，
其中，数据输出驱动器包括第一驱动器和第二驱动器，第一驱动器包含具有彼此不同尺寸的多个第一上拉晶体管和具有彼此不同尺寸的多个第一下拉晶体管，第二驱动器包含具有彼此相同尺寸的多个第二上拉晶体管和具有彼此相同尺寸的多个第二下拉晶体管。
7.根据权利要求6所述的方法，其中，所述驱动器控制码包括：
主驱动器控制码；以及
微调驱动器控制码，
其中，数据输出驱动器被配置为接收作为二进制码的主驱动器控制码，并且被配置为接收作为线性码的微调驱动器控制码。
8.根据权利要求7所述的方法，其中：
第一驱动器的第一组不同尺寸的晶体管被配置为接收作为二进制码的主驱动器控制码，并且第二驱动器的第二组相同尺寸的晶体管被配置为接收作为线性码的微调驱动器控制码。
9.根据权利要求8所述的方法，其中：
所述相同尺寸的晶体管中的每个晶体管的尺寸与所述不同尺寸的晶体管的最小尺寸相同。
10.根据权利要求6所述的方法，所述方法还包括：
在既不执行用于存储器单元阵列的读取操也不执行存储器单元阵列的写入操作的时间段期间进一步改变驱动器控制码，从而进一步改变数据输出驱动器的电流强度。
11.根据权利要求10所述的方法，其中，驱动器控制码的进一步改变基于温度或预定的时间段。
12.根据权利要求10所述的方法，其中，在不响应于来自半导体装置外部的控制器的命令的情况下，发生驱动器控制码的改变和驱动器控制码的进一步改变中的至少一种。
13.根据权利要求7所述的方法，其中，驱动器控制码的改变包括改变微调驱动器控制码而不改变主驱动器控制码。
14.根据权利要求7所述的方法，其中，设定数据输出驱动器的初始电流强度的校准码包括默认微调校准码，所述默认微调校准码是具有相等数量的零位和一位或者具有零位与一位之间的差值仅为1的多位码。
15.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；
行解码器，用于接收行地址并选择与行地址对应的字线；
列解码器，用于接收列地址并选择与列地址对应的位线；
读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及
数据输出驱动器，所述数据输出驱动器包括：第一驱动器，包括具有彼此不同尺寸的多个第一上拉晶体管和具有彼此不同尺寸的多个第一下拉晶体管，并且被配置为接收主驱动器控制码；以及第二驱动器，包括具有彼此相同尺寸的多个第二上拉晶体管和具有彼此相同尺寸的多个第二下拉晶体管，并且被配置为接收微调驱动器控制码。
16.根据权利要求15所述的半导体存储器装置，其中：
所述多个第一上拉晶体管和所述多个第一下拉晶体管被配置为接收作为二进制码的主驱动器控制码；并且
所述多个第二上拉晶体管和所述多个第二下拉晶体管被配置为接收作为线性码的微调驱动器控制码。
17.根据权利要求16所述的半导体存储器装置，其中，半导体存储器装置被配置为调节微调驱动器控制码，而不调节主驱动器控制码，以改变数据输出驱动器的电流强度。
18.根据权利要求17所述的半导体存储器装置，其中，半导体存储器装置被配置为在半导体存储器装置的读取和/或写入操作期间调节微调驱动器控制码而不调节主驱动器控制码。
19.根据权利要求15所述的半导体存储器装置，所述半导体存储器装置还包括预驱动器，所述预驱动器被配置为：
接收数据并接收包括主校准码和微调校准码的校准码；
基于数据和主校准码输出主驱动器控制码；并且
基于数据和微调校准码输出微调驱动器控制码。
20.根据权利要求15所述的半导体存储器装置，其中，第一驱动器和第二驱动器将数据输出到输出垫，并为半导体存储器装置提供阻抗匹配。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190056890A (ko) * 2017-11-17 2019-05-27 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR102697485B1 (ko) * 2019-03-14 2024-08-21 에스케이하이닉스 주식회사 반도체장치
KR20210032111A (ko) * 2019-09-16 2021-03-24 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템
KR102715002B1 (ko) * 2020-05-25 2024-10-07 에스케이하이닉스 주식회사 멀티비트 데이터를 송신하는 송신기
KR20220114135A (ko) * 2021-02-08 2022-08-17 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 이를 이용하는 반도체 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1606095A (zh) * 2003-08-25 2005-04-13 海力士半导体有限公司 能调节数据输出驱动器的阻抗的半导体存储器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3670563B2 (ja) 2000-09-18 2005-07-13 株式会社東芝 半導体装置
US7305517B2 (en) 2004-11-12 2007-12-04 International Business Machines Corporation Structure of sequencers that perform initial and periodic calibrations in a memory system
JP4916699B2 (ja) 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
US7626416B2 (en) 2005-12-12 2009-12-01 Micron Technology, Inc. Method and apparatus for high resolution ZQ calibration
KR100879747B1 (ko) 2006-06-30 2009-01-21 주식회사 하이닉스반도체 데이터 입출력드라이버의 임피던스를 조정할 수 있는반도체 장치
KR100772533B1 (ko) 2006-09-27 2007-11-01 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동 방법
TW200910373A (en) 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
JP2009289308A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体記憶装置
KR100974225B1 (ko) 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
JP2011081893A (ja) * 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
KR101027689B1 (ko) 2009-09-30 2011-04-12 주식회사 하이닉스반도체 데이터 드라이빙 임피던스 자동 조정 회로 및 이를 이용한 반도체 집적회로
US8531898B2 (en) * 2010-04-02 2013-09-10 Samsung Electronics Co., Ltd. On-die termination circuit, data output buffer and semiconductor memory device
KR101116362B1 (ko) * 2010-04-30 2012-03-09 주식회사 하이닉스반도체 반도체 장치
KR101806817B1 (ko) * 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
KR20120115853A (ko) * 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 집적회로
US8713404B2 (en) 2011-07-01 2014-04-29 Apple Inc. Controller interface providing improved data reliability
JP2013051464A (ja) * 2011-08-30 2013-03-14 Elpida Memory Inc 半導体装置
KR20130098683A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치
JP2013223189A (ja) 2012-04-18 2013-10-28 Elpida Memory Inc 半導体装置
KR102103019B1 (ko) * 2013-09-30 2020-04-21 에스케이하이닉스 주식회사 임피던스 교정회로
KR102083005B1 (ko) 2013-10-31 2020-02-28 삼성전자주식회사 종단 저항을 보정하는 반도체 메모리 장치 및 그것의 종단 저항 보정 방법
KR102246878B1 (ko) * 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
KR20170143127A (ko) * 2016-06-20 2017-12-29 삼성전자주식회사 터미네이션 저항을 보정하는 반도체 메모리 장치 및 그것의 터미네이션 저항 보정 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1606095A (zh) * 2003-08-25 2005-04-13 海力士半导体有限公司 能调节数据输出驱动器的阻抗的半导体存储器件

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Publication number Publication date
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