KR20120115853A - 집적회로 - Google Patents

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Abstract

집적회로는 임피던스 교정을 위한 코드 및 기준전압에 따라 조절된 구동력으로 입력신호를 구동하는 ODT회로와, 상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로를 포함한다.

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 데이터의 손실을 방지할할 수 있도록 한 집적회로에 관한 것이다.
반도체 메모리 장치에서 동작 속도 향상을 위해 클럭과 동기되어 동작할 수 있는 동기식(Synchronous) 메모리 장치가 등장하였다. 처음 등장한 동기식 메모리 장치는 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치였다. 그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하므로, 클럭 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
한편, 반도체 메모리 장치의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체 칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 칩의 내부에 설치되는 형태의 ODT(ODT)회로가 주로 사용되고 있다. ODT 회로는 온/오프 동작에 의해 내부에 흐르는 전류를 제어하는 스위칭 회로를 포함하기 때문에, 칩 외부에 설치된 터미네이션 저항에 비하여 소모 전력이 더 작다. ODT 회로는 PVT(process, voltage, temperature) 변화에 따라 그 저항값이 변하기 때문에, 사용하기에 앞서 임피던스 교정(ZQ Calivration)회로를 적용하여 ODT 회로의 저항값을 교정하는 과정을 수행한다.
도 1은 종래기술에 따른 입력버퍼의 회로도이다.
도 1에 도시된 바와 같이, 종래기술의 입력버퍼는 기준전압(VREF)에 응답하여 입력신호(VIN)를 버퍼링하여 출력신호(VOUT)를 생성한다. 일반적으로 입력버퍼에서 출력되는 출력신호(VOUT)의 듀티비(duty ratio)는 입력신호(VIN)와 같이 50%를 유지해야 한다.
그런데, 입력버퍼에 입력되는 기준전압(VREF)의 레벨이 변동하는 경우 출력신호(OUT)의 듀티비(duty ratio)가 변화되어 출력신호(OUT)에 실린 데이터가 손실되는 경우가 발생할 수 있는데 이를 도 2를 참고하면 구체적으로 살펴보면 다음과 같다.
우선, 기준전압(VREF)이 설정전압(VSET)과 동일한 레벨인 경우 출력신호(OUT)는 (1)파형에 도시된 바와 같이 입력신호(VIN)와 같이 50%의 듀티비를 갖는다. 따라서, 출력신호(OUT)에 포함된 데이터의 손실은 없다.
다음으로, 기준전압(VREF)이 설정전압(VSET)보다 큰 레벨(VSET+△V)로 변동하는 경우 출력신호(OUT)는 (2)번 파형과 같이 듀티비가 감소되어, 출력신호(OUT)에 포함된 로직하이레벨의 데이터가 손실될 수 있다.
다음으로, 기준전압(VREF)이 설정전압(VSET)보다 작은 레벨(VSET-△V)로 변동하는 경우 출력신호(OUT)는 (3)번 파형과 같이 듀티비가 증가하여, 출력신호(OUT)에 포함된 로직로우레벨의 데이터가 손실될 수 있다.
본 발명은 기준전압의 레벨 변동에 따라 ODT 회로의 구동력을 조절함으로써, 입력버퍼에서 출력되는 출력신호에 포함된 데이터의 손실을 방지할 할 수 있도록 한 집적회로를 개시한다.
이를 위해 본 발명은 임피던스 교정을 위한 코드 및 기준전압에 따라 조절된 구동력으로 입력신호를 구동하는 ODT회로와, 상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로를 제공한다.
또한, 본 발명은 풀-업코드 및 기준전압에 응답하여 입력신호를 풀-업 구동하되, 상기 기준전압의 레벨이 증가할수록 큰 구동력으로 상기 입력신호를 풀-업 구동하는 풀-업부와, 상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로를 제공한다.
또한, 본 발명은 기준전압의 레벨에 따라 카운팅되는 풀-다운코드를 생성하는 코드생성부와, 상기 풀-다운코드에 따라 조절된 구동력으로 입력신호를 풀-다운 구동하는 풀-다운부를 포함하는 ODT회로와, 상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로를 제공한다.
또한, 본 발명은 기준전압의 레벨에 따라 카운팅되는 풀-업코드를 생성하는 코드생성부와, 상기 풀-업코드에 따라 조절된 구동력으로 입력신호를 풀-업 구동하는 풀-업부를 포함하는 ODT회로와, 상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로를 제공한다.
또한, 본 발명은 기준전압의 레벨에 따라 카운팅되는 풀-업코드 및 풀-다운코드를 생성하는 코드생성부와, 상기 풀-업코드에 따라 조절된 구동력으로 입력신호를 풀-업 구동하는 풀-업부와, 상기 풀-다운코드에 따라 조절된 구동력으로 상기 입력신호를 풀-다운 구동하는 풀-다운부와, 상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로를 제공한다.
도 1은 종래기술에 따른 입력버퍼의 회로도이다.
도 2는 도 1에 도시된 입력버퍼에서 기준전압의 레벨에 따른 출력신호의 파형을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 집적회로에 포함된 ODT회로의 도면이다.
도 5는 본 발명의 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 집적회로에 포함된 코드생성부의 도면이다.
도 7은 도 5에 도시된 집적회로에 포함된 ODT회로의 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 집적회로에 포함된 코드생성부의 도면이다.
도 10은 도 9에 도시된 집적회로에 포함된 ODT회로의 도면이다.
도 11은 본 발명의 또 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 12는 도 11에 도시된 집적회로에 포함된 코드생성부의 도면이다.
도 13은 도 11에 도시된 집적회로에 포함된 ODT회로의 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예의 집적회로는 메모리제어회로(1)에서 인가되는 입력신호(VIN) 및 기준전압(VREF)을 입력받는 반도체메모리장치(2)로 구성된다.
반도체메모리장치(2)는 임피던스교정회로(21), ODT회로(22) 및 입력버퍼(23)로 구성된다. 임피던스교정회로(21)는 임피던스 교정을 위한 풀-업코드(PCD<1:n>) 및 풀-다운코드(NCD<1:n>)를 생성하여 출력한다. ODT회로(22)는 풀-업코드(PCD<1:n>), 풀-다운코드(NCD<1:n>) 및 기준전압(VREF)에 따라 조절된 구동력으로 입력신호(VIN)를 구동한다. 입력버퍼(23)는 기준전압(VREF)에 응답하여 입력신호(VIN)를 버퍼링하여 출력신호(VOUT)를 생성한다.
도 4를 참고하면, ODT회로(22)는 풀-업부(221)와, 제1 풀-다운부(2221) 및 제2 풀-다운부(2222)를 포함하는 풀-다운부(222)로 구성된다. 풀-업부(221)는 ODT회로(22)의 동작이 개시된 후 로직하이레벨의 인에이블신호(ODT_EN)를 입력받아 턴온되는 PMOS 트랜지스터들(PE<1:n>)과, 풀-업코드(PCD<1:n>)에 의해 선택적으로 턴온되어 구동력을 조절하는 PMOS 트랜지스터들(P<1:n>)을 포함한다. 제1 풀-다운부(2221)는 인에이블신호(ODT_EN)를 입력받아 턴온되는 NMOS 트랜지스터(N20)와, 기준전압(VREF)의 레벨에 따라 턴-온 저항값이 조절되어 구동력이 조절되는 PMOS 트랜지스터(P20)를 포함한다. 제2 풀-다운부(2222)는 인에이블신호(ODT_EN)를 입력받아 턴온되는 NMOS 트랜지스터들(NE<1:n>)과, 풀-다운코드(NCD<1:n)에 의해 선택적으로 턴온되어 구동력을 조절하는 NMOS 트랜지스터들(N<1:n>)을 포함한다.
이와 같이 구성된 집적회로의 동작을 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우와 설정전압보다 낮은 레벨로 변동하는 경우로 나누어 살펴보면 다음과 같다. 여기서, 풀-업코드(PCD<1:n>) 및 풀-다운코드(NCD<1:n>)의 레벨은 일정하게 유지되는 것으로 가정한다.
우선, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우 PMOS 트랜지스터(P20)의 턴-온 저항값이 증가하므로, 입력신호(VIN)를 풀-다운 구동하는 제1 풀-다운부(2221)의 구동력은 감소된다. 따라서, 기준전압(VREF)의 레벨이 증가할수록 입력신호(VIN)의 레벨 또한 증가하게 되어 입력버퍼(23)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
다음으로, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 낮은 레벨로 변동하는 경우 PMOS 트랜지스터(P20)의 턴-온 저항값이 감소하므로, 입력신호(VIN)를 풀-다운 구동하는 제1 풀-다운부(2221)의 구동력은 증가된다. 따라서, 기준전압(VREF)의 레벨이 감소할수록 입력신호(VIN)의 레벨 또한 감소하게 되어 입력버퍼(23)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
이상 살펴본 본 실시예의 집적회로는 기준전압(VREF)의 레벨 변동에 따라 제1 풀-다운부(2221)의 구동력을 조절하여 입력신호(VIN)의 레벨을 변동시킨다. 따라서, 입력버퍼(23)에서 생성되는 출력신호(OUT)의 듀티비를 일정하게 유지되어, 출력신호에 포함된 데이터 손실이 방지된다.
실시예에 따라서, 기준전압(VREF)의 레벨 변동에 따라 입력신호(VIN)를 풀-업 구동하는 구동력을 조절하거나, 입력신호(VIN)를 풀-업 및 풀-다운 구동하는 구동력을 모두 조절하도록 집적회로를 구현할 수 있다. 또한, 실시예에 따라 기준전압(VREF)은 메모리제어회로(1)에서 인가되지 않고, 반도체 메모리 장치(2)의 내부에 포함된 기준전압생성회로에서 생성되도록 집적회로를 구현할 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 5에 도시된 바와 같이, 본 실시예의 집적회로는 메모리제어회로(3)에서 인가되는 입력신호(VIN) 및 기준전압(VREF)을 입력받는 반도체 메모리 장치(4)로 구성된다.
반도체메모리장치(4)는 코드생성부(41), ODT회로(42) 및 입력버퍼(43)로 구성된다. 코드생성부(41)는 기준전압(VREF)의 레벨에 따라 카운팅되는 풀-다운코드(NCD<1:N>)를 생성한다. ODT회로(42)는 풀-업부(421) 및 풀-다운부(422)로 구성되어, 풀-다운코드(NCD<1:N>)에 따라 조절된 구동력으로 입력신호(VIN)를 구동한다. 입력버퍼(43)는 기준전압(VREF)에 응답하여 입력신호(VIN)를 버퍼링하여 출력신호(VOUT)를 생성한다.
도 6을 참고하면, 코드생성부(41)는 설정전압(VSET)과 기준전압(VREF)의 레벨을 비교하여 비교신호(COM)를 생성하는 비교부(411)와, 비교신호(COM)에 응답하여 풀-다운코드(NCD<1:N>)를 카운팅하는 카운터(412)로 구성된다. 이와 같은 구성의 코드생성부(41)는 기준전압(VREF)의 레벨이 설정전압(VSET)보다 높은 레벨로 변동하는 경우 풀-다운부(422)의 구동력을 감소시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅하고, 기준전압(VREF)의 레벨이 설정전압(VSET)보다 낮은 레벨로 변동하는 경우 풀-다운부(422)의 구동력을 증가시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅한다.
도 7을 참고하면, 풀-업부(421)는 일정한 구동력으로 입력신호(VIN)를 풀-업구동한다. 풀-다운부(422)는 풀-다운코드(NCD<1:N>)에 의해 조절된 구동력에 의해 입력신호(VIN)를 풀-다운 구동한다. 좀 더 구체적으로, 풀-다운부(422)는 기준전압(VREF)의 레벨이 설정전압(VSET)보다 높은 레벨로 변동하는 경우 낮은 구동력으로 입력신호(VIN)를 풀-다운 구동하고, 기준전압(VREF)의 레벨이 설정전압(VSET)보다 낮은 레벨로 변동하는 경우 높은 구동력으로 입력신호(VIN)를 풀-다운 구동한다.
이와 같이 구성된 집적회로의 동작을 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우와 설정전압보다 낮은 레벨로 변동하는 경우로 나누어 살펴보면 다음과 같다.
우선, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우 코드생성부(41)는 풀-다운부(422)의 구동력을 감소시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅한다. 따라서, 기준전압(VREF)의 레벨이 증가할수록 입력신호(VIN)의 레벨 또한 증가하게 되어 입력버퍼(43)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
다음으로, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 낮은 레벨로 변동하는 경우 코드생성부(41)는 풀-다운부(422)의 구동력을 증가시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅한다. 따라서, 따라서, 기준전압(VREF)의 레벨이 감소할수록 입력신호(VIN)의 레벨 또한 감소하게 되어 입력버퍼(43)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
이상 살펴본 본 실시예의 집적회로는 기준전압(VREF)의 레벨 변동에 따라 풀-다운부(422)의 구동력을 조절하여 입력신호(VIN)의 레벨을 변동시킨다. 따라서, 입력버퍼(43)에서 생성되는 출력신호(OUT)의 듀티비를 일정하게 유지되어, 출력신호에 포함된 데이터 손실이 방지된다.
실시예에 따라, 기준전압(VREF)은 메모리제어회로(3)에서 인가되지 않고, 반도체 메모리 장치(4)의 내부에 포함된 기준전압생성회로에서 생성되도록 집적회로를 구현할 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 8에 도시된 바와 같이, 본 실시예의 집적회로는 메모리제어회로(5)에서 인가되는 입력신호(VIN) 및 기준전압(VREF)을 입력받는 반도체 메모리 장치(6)로 구성된다.
반도체메모리장치(6)는 코드생성부(61), ODT회로(62) 및 입력버퍼(63)로 구성된다. 코드생성부(61)는 기준전압(VREF)의 레벨에 따라 카운팅되는 풀-업코드(PCD<1:M>)를 생성한다. ODT회로(62)는 풀-업부(621) 및 풀-다운부(622)로 구성되어, 풀-업코드(PCD<1:M>)에 따라 조절된 구동력으로 입력신호(VIN)를 구동한다. 입력버퍼(63)는 기준전압(VREF)에 응답하여 입력신호(VIN)를 버퍼링하여 출력신호(VOUT)를 생성한다.
도 9를 참고하면, 코드생성부(61)는 설정전압(VSET)과 기준전압(VREF)의 레벨을 비교하여 비교신호(COM)를 생성하는 비교부(611)와, 비교신호(COM)에 응답하여 풀-업코드(PCD<1:M>)를 카운팅하는 카운터(612)로 구성된다. 이와 같은 구성의 코드생성부(61)는 기준전압(VREF)의 레벨이 설정전압(VSET)보다 높은 레벨로 변동하는 경우 풀-업부(621)의 구동력을 증가시키기 위해 풀-업코드(PCD<1:M>)를 카운팅하고, 기준전압(VREF)의 레벨이 설정전압(VSET)보다 낮은 레벨로 변동하는 경우 풀-업부(621)의 구동력을 감소시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다.
도 10을 참고하면, 풀-업부(621)는 풀-업코드(PCD<1:M>)에 의해 조절된 구동력에 의해 입력신호(VIN)를 풀-업구동한다. 풀-다운부(622)는 일정한 구동력에 의해 입력신호(VIN)를 풀-다운 구동한다.
이와 같이 구성된 집적회로의 동작을 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우와 설정전압보다 낮은 레벨로 변동하는 경우로 나누어 살펴보면 다음과 같다.
우선, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우 코드생성부(61)는 풀-업부(621)의 구동력을 증가시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다. 따라서, 기준전압(VREF)의 레벨이 증가할수록 입력신호(VIN)의 레벨 또한 증가하게 되어 입력버퍼(63)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
다음으로, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 낮은 레벨로 변동하는 경우 코드생성부(61)는 풀-업부(621)의 구동력을 감소시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다. 따라서, 따라서, 기준전압(VREF)의 레벨이 감소할수록 입력신호(VIN)의 레벨 또한 감소하게 되어 입력버퍼(63)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
이상 살펴본 본 실시예의 집적회로는 기준전압(VREF)의 레벨 변동에 따라 풀-업부(621)의 구동력을 조절하여 입력신호(VIN)의 레벨을 변동시킨다. 따라서, 입력버퍼(63)에서 생성되는 출력신호(OUT)의 듀티비를 일정하게 유지되어, 출력신호에 포함된 데이터 손실이 방지된다.
실시예에 따라, 기준전압(VREF)은 메모리제어회로(5)에서 인가되지 않고, 반도체 메모리 장치(6)의 내부에 포함된 기준전압생성회로에서 생성되도록 집적회로를 구현할 수도 있다.
도 11은 본 발명의 또 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 11에 도시된 바와 같이, 본 실시예의 집적회로는 메모리제어회로(7)에서 인가되는 입력신호(VIN) 및 기준전압(VREF)을 입력받는 반도체 메모리 장치(8)로 구성된다.
반도체메모리장치(8)는 코드생성부(81), ODT회로(82) 및 입력버퍼(83)로 구성된다. 코드생성부(81)는 기준전압(VREF)의 레벨에 따라 카운팅되는 풀-다운코드(NCD<1:N>) 및 풀-업코드(PCD<1:M>)를 생성한다. ODT회로(82)는 풀-업부(821) 및 풀-다운부(822)로 구성되어, 풀-다운코드(NCD<1:N>) 및 풀-업코드(PCD<1:M>)에 따라 조절된 구동력으로 입력신호(VIN)를 구동한다. 입력버퍼(83)는 기준전압(VREF)에 응답하여 입력신호(VIN)를 버퍼링하여 출력신호(VOUT)를 생성한다.
도 12를 참고하면, 코드생성부(81)는 설정전압(VSET)과 기준전압(VREF)의 레벨을 비교하여 비교신호(COM)를 생성하는 비교부(811)와, 비교신호(COM)에 응답하여 풀-다운코드(NCD<1:N>)를 카운팅하는 제1 카운터(812)와, 비교신호(COM)에 응답하여 풀-업코드(PCD<1:M>)를 카운팅하는 제2 카운터(813)로 구성된다. 이와 같은 구성의 코드생성부(81)는 기준전압(VREF)의 레벨이 설정전압(VSET)보다 높은 레벨로 변동하는 경우 풀-다운부(822)의 구동력을 감소시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅하고, 풀-업부(821)의 구동력을 증가시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다. 또한, 코드생성부(81)는 기준전압(VREF)의 레벨이 설정전압(VSET)보다 낮은 레벨로 변동하는 경우 풀-다운부(822)의 구동력을 증가시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅하고, 풀-업부(821)의 구동력을 감소시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다.
도 13을 참고하면, 풀-업부(821)는 풀-업코드(PCD<1:M>)에 의해 조절된 구동력에 의해 입력신호(VIN)를 풀-업 구동한다. 풀-다운부(822)는 풀-다운코드(NCD<1:N>)에 의해 조절된 구동력에 의해 입력신호(VIN)를 풀-다운 구동한다.
이와 같이 구성된 집적회로의 동작을 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우와 설정전압보다 낮은 레벨로 변동하는 경우로 나누어 살펴보면 다음과 같다.
우선, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 높은 레벨로 변동하는 경우 코드생성부(81)는 풀-다운부(822)의 구동력을 감소시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅하고, 풀-업부(821)의 구동력을 증가시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다. 따라서, 기준전압(VREF)의 레벨이 증가할수록 입력신호(VIN)의 레벨 또한 증가하게 되어 입력버퍼(83)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
다음으로, 기준전압(VREF)의 레벨이 기설정된 설정전압보다 낮은 레벨로 변동하는 경우 코드생성부(81)는 풀-다운부(822)의 구동력을 증가시키기 위해 풀-다운코드(NCD<1:N>)를 카운팅하고, 풀-업부(821)의 구동력을 감소시키기 위해 풀-업코드(PCD<1:M>)를 카운팅한다. 따라서, 따라서, 기준전압(VREF)의 레벨이 감소할수록 입력신호(VIN)의 레벨 또한 감소하게 되어 입력버퍼(83)에서 생성되는 출력신호(OUT)의 듀티비는 일정하게 유지된다.
이상 살펴본 본 실시예의 집적회로는 기준전압(VREF)의 레벨 변동에 따라 풀-업부(821) 및 풀-다운부(822)의 구동력을 조절하여 입력신호(VIN)의 레벨을 변동시킨다. 따라서, 입력버퍼(83)에서 생성되는 출력신호(OUT)의 듀티비를 일정하게 유지되어, 출력신호에 포함된 데이터 손실이 방지된다.
실시예에 따라, 기준전압(VREF)은 메모리제어회로(7)에서 인가되지 않고, 반도체 메모리 장치(8)의 내부에 포함된 기준전압생성회로에서 생성되도록 집적회로를 구현할 수도 있다.

Claims (22)

  1. 임피던스 교정을 위한 코드 및 기준전압에 따라 조절된 구동력으로 입력신호를 구동하는 ODT회로; 및
    상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로.
  2. 제 1 항에 있어서, 상기 ODT회로는 상기 기준전압의 레벨이 감소하는 경우 상기 입력신호의 레벨을 감소시키고, 상기 기준전압의 레벨이 증가하는 경우 상기 입력신호의 레벨을 증가시키는 집적회로.
  3. 제 1 항에 있어서, 상기 ODT회로는 풀-다운코드 및 상기 기준전압에 응답하여 상기 입력신호를 풀-다운 구동하는 풀-다운부를 포함하되, 상기 풀-다운부는 상기 기준전압의 레벨이 증가할수록 작은 구동력으로 상기 입력신호를 풀-다운 구동하는 집적회로.
  4. 제 3 항에 있어서, 상기 풀-다운부는
    상기 기준전압의 레벨에 따라 조절된 구동력으로 상기 입력신호를 풀-다운 구동하는 제1 풀-다운부; 및
    상기 풀-다운코드에 따라 조절된 구동력으로 상기 입력신호를 풀-다운 구동하는 제2 풀-다운부를 포함하는 집적회로.
  5. 제 3 항에 있어서, 상기 ODT회로는 풀-업코드에 따라 조절된 구동력에 의해 상기 입력신호를 풀-업 구동하는 풀-업부를 더 포함하는 집적회로.
  6. 제 3 항에 있어서, 상기 ODT회로는 상기 풀-업코드 및 상기 기준전압에 응답하여 상기 입력신호를 풀-업 구동하는 풀-업부를 포함하되, 상기 풀-업부는 상기 기준전압의 레벨이 증가할수록 큰 구동력으로 상기 입력신호를 풀-업 구동하는 집적회로.
  7. 제 1 항에 있어서, 상기 입력신호 및 상기 기준전압은 메모리 제어회로에서 인가되는 집적회로.
  8. 풀-업코드 및 기준전압에 응답하여 입력신호를 풀-업 구동하되, 상기 기준전압의 레벨이 증가할수록 큰 구동력으로 상기 입력신호를 풀-업 구동하는 풀-업부; 및
    상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로.
  9. 제 8 항에 있어서, 상기 풀-업부는
    상기 기준전압의 레벨에 따라 조절된 구동력으로 상기 입력신호를 풀-업 구동하는 제1 풀-업부; 및
    상기 풀-업코드에 따라 조절된 구동력으로 상기 입력신호를 풀-업 구동하는 제2 풀-업부를 포함하는 집적회로.
  10. 제 8 항에 있어서, 풀-다운코드에 따라 조절된 구동력에 의해 상기 입력신호를 풀-다운 구동하는 풀-다운부를 더 포함하는 집적회로.
  11. 기준전압의 레벨에 따라 카운팅되는 풀-다운코드를 생성하는 코드생성부;
    상기 풀-다운코드에 따라 조절된 구동력으로 입력신호를 풀-다운 구동하는 풀-다운부를 포함하는 ODT회로; 및
    상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로.
  12. 제 11 항에 있어서, 상기 코드생성부는
    상기 기준전압과 설정전압을 비교하여 비교신호를 생성하는 비교부; 및
    상기 비교신호에 응답하여 상기 풀-다운코드를 카운팅하는 카운터를 포함하는 집적회로.
  13. 제 11 항에 있어서, 상기 풀-다운부는 상기 기준전압의 레벨이 증가할수록 작은 구동력으로 상기 입력신호를 풀-다운 구동하는 집적회로.
  14. 제 13 항에 있어서, 상기 ODT회로는 일정한 구동력으로 상기 입력신호를 풀-업 구동하는 풀-업부를 더 포함하는 집적회로.
  15. 기준전압의 레벨에 따라 카운팅되는 풀-업코드를 생성하는 코드생성부;
    상기 풀-업코드에 따라 조절된 구동력으로 입력신호를 풀-업 구동하는 풀-업부를 포함하는 ODT회로; 및
    상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로.
  16. 제 15 항에 있어서, 상기 코드생성부는
    상기 기준전압과 설정전압을 비교하여 비교신호를 생성하는 비교부; 및
    상기 비교신호에 응답하여 상기 풀-업코드를 카운팅하는 카운터를 포함하는 집적회로.
  17. 제 15 항에 있어서, 상기 풀-업부는 상기 기준전압의 레벨이 증가할수록 큰 구동력으로 상기 입력신호를 풀-업 구동하는 집적회로.
  18. 제 17 항에 있어서, 상기 ODT회로는 일정한 구동력으로 상기 입력신호를 풀-다운 구동하는 풀-다운부를 더 포함하는 집적회로.
  19. 기준전압의 레벨에 따라 카운팅되는 풀-업코드 및 풀-다운코드를 생성하는 코드생성부;
    상기 풀-업코드에 따라 조절된 구동력으로 입력신호를 풀-업 구동하는 풀-업부;
    상기 풀-다운코드에 따라 조절된 구동력으로 상기 입력신호를 풀-다운 구동하는 풀-다운부; 및
    상기 기준전압에 응답하여 상기 입력신호를 버퍼링하여 출력신호를 생성하는 입력버퍼를 포함하는 집적회로.
  20. 제 19 항에 있어서, 상기 코드생성부는
    상기 기준전압과 설정전압을 비교하여 비교신호를 생성하는 비교부;
    상기 비교신호에 응답하여 상기 풀-다운코드를 카운팅하는 제1 카운터; 및
    상기 비교신호에 응답하여 상기 풀-업코드를 카운팅하는 제2 카운터를 포함하는 집적회로.
  21. 제 19 항에 있어서, 상기 풀-업부는 상기 기준전압의 레벨이 증가할수록 큰 구동력으로 상기 입력신호를 풀-업 구동하는 집적회로.
  22. 제 19 항에 있어서, 상기 풀-다운부는 상기 기준전압의 레벨이 증가할수록 작은 구동력으로 상기 입력신호를 풀-다운 구동하는 집적회로.

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