KR100861373B1 - 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 외부저항이 연결된 패드; 패드의 전압과 기준전압을 비교하여 다수의 코드를 생성하는 코드 발생부; 상기 코드로부터 MOS 트랜지스터의 전류 특성에 관한 정보를 포함하는 스큐신호를 추출하는 스큐신호 추출부; 및 상기 스큐신호에 응답하여 구동력을 교정하는 구동부를 포함하는 스큐신호 생성회로를 제공한다.
Figure R1020070063932
스큐신호, 온-다이 터미네이션(ODT)

Description

스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치{Skew Signal Generator and Semiconductor Memory Device}
도 1은 본 발명에 의한 일 실시예에 따른 스큐신호 생성회로의 구성을 도시한 구성도이다.
도 2는 도 1에 포함된 풀업카운터, 스큐신호 추출부 및 풀업드라이버의 구성 을 보다 구체적으로 도시한 도면이다.
도 3은 도 2에 포함된 스큐신호 추출부의 회로도이다.
도 4은 도 1에 도시된 스큐신호 생성회로가 적용된 반도체 메모리 장치의 구성을 도시한 구성도이다.
도 5는 도 4에 포함된 지연부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 기준전압 생성부 2: 임피던스 교정부
20: 풀업 카운터 22: 풀업 드라이버
24: 스큐신호 추출부 ZQ: 외부저항
3: 온-다이 터미네이션부(ODT) 30: 풀다운 카운터
32: ODT 풀업 드라이버 34: ODT 풀다운 드라이버
4: 어드레스 입력버퍼 40: ODT 드라이버
400: 풀업ODT부 420: 풀다운 ODT부
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 임피던스 교정회로에서 트랜지스터의 전류 특성에 관한 정보를 추출하여, 내부회로의 타이밍 조절에 이용할 수 있도록 한 스큐신호 생성회로에 관한 것이다.
일반적으로, 반도체 장치의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체 칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 칩의 내부에 설치되는 형태의 온-다이 터미네이션 회로(ODT)가 주로 사용되고 있다. 온-다이 터미네이션 회로(ODT)는 온/오프 동작에 의해 내부에 흐르는 전류를 제어하는 스위칭 회로를 포함하기 때문에, 칩 외부에 설치된 터미네이션 저항에 비하여 소모 전력이 더 작다. 그러나 온-다이 터미네이션 회로(ODT)는 PVT(process, voltage, temperature) 변화에 따라 그 저항값이 변하기 때문에, 사용하기에 앞서 온-다이 터미네이션 회로(ODT)의 저항값을 교정하는 과정이 반드시 필요하다.
DDR 3에서는 임피던스 교정(ZQ Calivration)회로가 적용되어 온-다이 터미네이션 회로(ODT)의 저항값을 교정하고 있다. 출력임피던스 교정회로는 온-다이 터미네이션 회로(ODT)의 DQ 단자와 분리된 별도의 출력단자와 접지단 사이에 PVT(Process, Voltage, Temperature) 변화에 일정한 저항값을 갖는 외부저항(ZQ)을 구비하여 PVT 변화, 특히 트랜지스터의 스큐(skew) 변화에 따라 온-다이 터미네이션 회로(ODT)의 DQ단자 풀업구동력을 조절한다. 여기서, 트랜지스터의 스큐(skew)는 트랜지스터의 전류 특성을 나타내는 변수로, 제조업자가 요구하는 전류 특성에 따라 SLOW(전류량 적음), TYPICAL(전류량 평균), FAST(전류량 많음)로 나뉜다.
이와 같이, 온-다이 터미네이션 회로(ODT)의 경우에는 트랜지스터의 스큐(skew) 변화에 따라 출력임피던스 교정작업을 수행한다. 이에 반해, 반도체 메모리 장치 내부의 다른 내부 회로에 대해서는 트랜지스터의 스큐(skew) 변화에 따른 대응이 전혀 고려되고 있지 않아, 이에 대한 연구가 절실히 요청되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 임피던스 교정회로에서 트랜지스터의 전류 특성에 관한 정보를 추출하여 정보를 통해 내부회로에서 이용될 수 있는 스큐신호를 생성 할 수 있는 스큐신호 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부저항이 연결된 패드; 패드의 전압과 기준전압을 비교하여 다수의 코드를 생성하는 코드 발생부; 상기 코드로부터 MOS 트랜지스터의 전류 특성에 관한 정보를 포함하는 스큐신호를 추출하는 스큐신호 추출부; 및 상기 스큐신호에 응답하여 구동력을 교정하는 구동부를 포함하는 스큐신호 생성회로를 제공한다.
본 발명에서, 상기 코드는 MOS 트랜지스터의 전류 특성 변동에 따라 변하는 것이 바람직하다.
본 발명에서, 상기 코드 발생부는 상기 패드의 전압과 기준전압을 비교하는 비교기; 상기 비교기의 출력신호에 응답하여 카운팅되는 다수의 코드를 생성하는 카운터를 포함한다.
본 발명에서, 상기 스큐신호 추출부는 상기 다수의 코드 중 제1 및 제2 코드를 선택하여 상기 스큐신호로 추출하는 것이 바람직하다.
본 발명에서, 상기 스큐신호 추출부는 상기 제1 및 제2 코드를 입력받아 논리연산을 수행하여 제1 스큐신호를 생성하는 제1 논리소자; 상기 제1 코드의 반전신호 및 상기 제2 코드를 입력받아 논리연산을 수행하여 제2 스큐신호를 생성하는 제2 논리소자; 및 상기 제1 및 제2 코드를 입력받아 논리연산을 수행하여 제3 스큐신호를 생성하는 제3 논리소자를 포함한다.
본 발명에서, 상기 제1 논리소자는 부정논리합 연산을 수행하고, 상기 제2 논리소자는 부정논리합 연산을 수행하며, 상기 제3 논리소자는 논리곱 연산을 수행 하는 것이 바람직하다.
또한, 본 발명은 출력 임피던스를 교정하는 임피던스 교정 회로; 임피던스 교정 회로에서 트랜지스터의 전류 특성에 관한 정보를 포함하는 스큐신호를 추출하는 스큐신호 추출부; 및 상기 스큐신호에 응답하여 입력신호의 출력 타이밍을 조절하는 입력회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 임피던스 교정 회로는 외부저항이 연결된 패드의 전압과 기준전압을 비교하여 다수의 코드를 생성하는 코드 발생부; 및 상기 스큐신호에 응답하여 구동력을 교정하는 구동부를 포함한다.
본 발명에서, 상기 입력회로는 상기 제1 내지 제3 스큐신호에 응답하여 지연구간이 조절되는 지연부를 포함한다.
본 발명에서, 상기 지연부는 입력신호를 제1 지연구간만큼 지연시키는 제1 지연부; 입력신호를 제2 지연구간만큼 지연시키는 제2 지연부; 입력신호를 제3 지연구간만큼 지연시키는 제3 지연부; 상기 제1 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제1 전달부; 상기 제2 스큐신호에 응답하여 상기 제2 지연부의 출력신호를 전달하는 제2 전달부; 및 상기 제3 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제3 전달부를 포함한다.
본 발명에서, 상기 제1 내지 제3 지연부는 인버터체인인 것이 바람직하다.
본 발명에서, 상기 제1 내지 제3 전달부는 전달게이트인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 스큐신호 생성회로의 구성을 도시한 구성도이고, 도 2는 도 1에 포함된 풀업카운터, 스큐신호 추출부 및 풀업드라이버의 구성 을 보다 구체적으로 도시한 도면이며, 도 3은 도 2에 포함된 스큐신호 추출부의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예의 스큐신호 생성회로는 기준전압 생성부(1), 외부저항(ZQ)이 연결된 ZQ 패드(10), 임피던스 교정부(2), 스큐신호 추출부(24) 및 온-다이 터미네이션부(3)을 포함한다.
기준전압 생성부(1)는 기설정된 기준전압(VREF)를 생성하는 구성요소로, 일반적인 전압생성회로로 구현된다.
임피던스 교정부(2)는 기준전압(VREF)과 ZQ 패드(10)의 전압을 비교하여 출력하는 비교기(C1)와, 제1 비교기(C1)의 출력신호에 응답하여 카운팅하여 제1 내지 제10 코드(CNT[Z1:Z10])를 생성하는 풀업카운터(20)를 포함한다. 여기서, 풀업카운터(20)가 생성하는 코드의 수는 실시예에 따라서 다양하게 변경할 수 있다. 또한, 임피던스 교정부(2)는 제1 내지 제10 코드(CNT[Z1:Z10])에 응답하여 풀업구동력이 조절되는 풀업드라이버(22)로 구성된다. 임피던스 교정부(2)는 트랜지스터의 스큐(skew) 변화에 따라 온-다이 터미네이션부(3)의 저항값을 조절하는 일반적인 출력임피던스 교정회로로 구현할 수 있다.
온-다이 터미네이션부(3)는 DQ 단자로 부터의 신호와 기준전압(VREF)을 비교 하는 제2 비교기(C2)와 제2 비교기(C2)의 출력신호에 응답하여 카운팅 동작을 수행하는 풀다운카운터(30)와, ZQ 패드(10)로부터의 신호에 응답하여 DQ 단자를 풀업구동하는 ODT 풀업드라이버(32) 및 풀다운카운터(30)에서 생성되는 코드에 응답하여 DQ 단자를 풀다운구동하는 ODT 풀다운드라이버(34)로 구성된다. 온-다이 터미네이션부(3)는 DQ 버스(DQ Bus)로 입력되는 신호들의 반사를 억제하기 위해 디랩셀(DRAM cell)내부에 장착되며, 일반적인 온-다이 터미네이션 회로를 이용하여 구현할 수 있다.
도2를 참고하면, 풀업드라이버(22)는 전원전압(VDDC)과 ZQ 패드(10) 사이에 연결된 제1 내지 제10 풀업드라이버(221~230)를 포함하며, 제1 내지 제10 풀업드라이버(221~230)는 제1 내지 제10 코드(CNT[Z1:Z10]) 각각에 응답하여 턴온되는 PMOS 트랜지스터(P1~P10)와 저항(R1~R10)이 직렬로 연결된 구조이다. 또한, 스큐신호 추출부(24)는 제2 코드(CNT[Z2]) 및 제9 코드(CNT[Z9])를 입력받아 제1 내지 제3 스큐신호(S[1], S[2], S[3])를 추출한다.
도 3을 참고하면 스큐신호 추출부(24)는 제2 코드(CNT[Z2]) 및 제9 코드(CNT[Z9])를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR1)와, 제2 코드(CNT[Z2])의 반전신호 및 제9 코드(CNT[Z9])를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR2)와, 제2 코드(CNT[Z2]) 및 제9 코드(CNT[Z9])를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND1) 및 인버터(IV2)로 구성된다.
이와 같은 구성을 갖는 스큐신호 생성회로의 동작을 도1 내지 도3을 참고하여 설명하면 다음과 같다.
도 1에 도시된 임피던스 교정부(2)가 출력임피던스 교정 동작을 수행하면 풀업카운터(20)는 트랜지스터의 스큐(Skew)에 따라 제1 내지 제10 코드(CNT[Z1:Z10])를 카운팅한다. 이하, 풀업카운터(20)의 카운팅 동작을 보다 구체적으로 살펴본다.
트랜지스터의 스큐(Skew)가 SLOW 상태로 변화될수록 풀업드라이브(22)의 구동력이 떨어지고, ZQ 패드(10)의 레벨은 기준전압(VREF) 레벨보다 작아진다. 이에 따라, 풀업카운터(20)는 제1 내지 제10 코드(CNT[Z1:Z10]) 중 로우레벨로 인에이블되는 신호의 수를 증가시키는 카운팅 동작을 수행한다. 예를 들어, 제5 내지 제10 코드(CNT[Z5:Z10])가 로우레벨로 인에이블된 상황에서 상기 카운팅 동작이 수행되면 제4 내지 제10 코드(CNT[Z4:Z10])가 인에이블된 상태로 변한다. 도 2를 참고하면 제1 내지 제10 코드(CNT[Z1:Z10]) 중 인에이블된 신호의 수가 증가될수록 풀업드라이버(22)의 저항값은 감소되어 구동력이 향상되므로, ZQ 패드(10)의 레벨은 증가하게 된다. 이와 같은 풀업카운터(20)의 카운팅은 ZQ 패드(10)의 레벨이 기준전압(VREF) 레벨과 동등해질 때까지 계속된다.
한편, 트랜지스터의 스큐(Skew)가 FAST 상태로 변화될수록 풀업드라이브(22)의 구동력이 향상되고, ZQ 패드(10)의 레벨은 기준전압(VREF) 레벨보다 커진다. 이에 따라, 풀업카운터(20)는 제1 내지 제10 코드(CNT[Z1:Z10]) 중 로우레벨로 인에이블되는 신호의 수를 감소시키는 카운팅 동작을 수행한다. 예를 들어, 제5 내지 제10 코드(CNT[Z1:Z10])가 로우레벨로 인에이블된 상황에서 상기 카운팅 동작이 수행되면 제6 내지 제10 코드(CNT[Z6:Z10])가 인에이블된 상태로 변한다. 도 2를 참고하면 제1 내지 제10 코드(CNT[Z1:Z10]) 중 인에이블된 신호의 수가 감소될수록 풀업드라이버(22)의 저항값은 증가되어 구동력이 떨어지므로, ZQ 패드(10)의 레벨은 감소하게 된다. 이와 같은 풀업카운터(20)의 카운팅은 ZQ 패드(10)의 레벨이 기준전압(VREF) 레벨과 동등해질 때까지 계속된다.
이상 설명한 바와 같이, 임피던스 교정부(2)는 트랜지스터의 스큐(Skew)에 따라 제1 내지 제10 코드(CNT[Z1:Z10]) 중 인에이블되는 신호의 수를 변화시켜 풀업드라이버(22)의 구동력을 변화시킨다. 이는 트랜지스터의 스큐(Skew)와 인에이블되는 제1 내지 제10 코드(CNT[Z1:Z10])의 수가 밀접한 연관이 있음을 의미한다.
도 2에 도시된 본 실시예의 풀업카운터(20)는 트랜지스터의 스큐(Skew)가 SLOW 상태일 때는 적어도 제2 내지 제10 풀업드라이버(222~230)를 턴온시키기 위해 제2 내지 제10 코드(CNT[Z2:Z10])를 로우레벨로 인에이블시키고, 스큐(Skew)가 FAST 상태일 때는 제10 풀업드라이버(230) 만을 턴온시키기 위해 제10 코드(CNT[Z10])를 로우레벨로 인에이블시키도록 설정된다. 또한, 스큐(Skew)가 TYPICAL 상태일 때는 제2 내지 제10 풀업드라이버(222~230) 중 스큐(Skew)가 SLOW 상태일 때보다는 적고 스큐(Skew)가 FAST 상태일 때보다는 많은 풀업드라이버를 턴온시키도록 설정한다. 이와 같은 설정은 풀업드라이버(22)에 포함된 PMOS 트랜지스터(P1~P10) 및 저항(R1~R10)의 사이즈를 적절히 조절함으로써, 용이하게 구현할 수 있다. 또한, 트랜지스터의 스큐(Skew) 상태에 따라 제1 내지 제10 코드(CNT[Z1:Z10]) 중 인에이블되는 신호의 수 및 조합은 실시예에 따라 자유롭게 변경할 수 있다.
이상 설명한 제1 내지 제10 코드(CNT[Z1:Z10])의 특성을 통해 도 2에 도시된 스큐신호 추출부(24)는 트랜지스터의 스큐(Skew) 특성 정보를 포함한 제1 내지 제3 스큐신호(S[1], S[2], S[3])를 생성한다.
도 3을 참고하여 보다 구체적으로 살펴보면 스큐신호 추출부(24)는 제2 코드(CNT[Z2]) 및 제9 코드(CNT[Z9])의 조합에 따라 3가지 조합의 제1 내지 제3 스큐신호(S1~S3)를 생성한다. 즉, 제2 코드(CNT[Z2]) 및 제9 코드(CNT[Z9])가 모두 하이레벨인 경우(이하, '제1 조합'이라 칭한다.) 스큐신호 추출부(24)는 제1 내지 제3 스큐신호(S1~S3) 중 제3 스큐신호(S3)만 하이레벨로 생성하고, 제2 코드(CNT[Z2])가 하이레벨이고 제9 코드(CNT[Z9])가 로우레벨인 경우(이하, '제2 조합'이라 칭한다.) 스큐신호 추출부(24)는 제1 내지 제3 스큐신호(S1~S3) 중 제2 스큐신호(S2)만 하이레벨로 생성하며, 제2 코드(CNT[Z2]) 및 제9 코드(CNT[Z9])가 모두 로우레벨인 경우(이하, '제3 조합'이라 칭한다.) 스큐신호 추출부(24)는 제1 내지 제3 스큐신호(S1~S3) 중 제1 스큐신호(S1)만 하이레벨로 생성한다. 이때, 제2 코드(CNT[Z2])가 로우레벨이고 제9 코드(CNT[Z9])가 하이레벨인 조합은 발생될 수 없는데, 제2 코드(CNT[Z2])가 로우레벨이면 제3 내지 제10 코드(CNT[Z10) 모두가 로우레벨이 되기 때문이다.
여기서, 제1 조합은 제10 코드(CNT[Z2])만 로우레벨로 인에이블된 경우이므로 트랜지스터의 스큐(Skew)는 FAST 상태이다. 따라서, 제3 스큐신호(S3)가 하이레벨로 인에이블되는 경우 트랜지스터의 스큐(Skew)는 FAST 상태임을 확인할 수 있다. 그리고, 제3 조합은 적어도 제2 내지 제10 코드(CNT[Z2]~CNT[Z10])가 로우레벨로 인에이블된 경우이므로 트랜지스터의 스큐(Skew)는 SLOW 상태이다. 따라서, 제1 스큐신호(S1)가 하이레벨로 인에이블되는 경우 트랜지스터의 스큐(Skew)는 SLOW 상태임을 확인할 수 있다. 또한, 제2 조합은 제9 및 제10 코드(CNT[Z9]~CNT[Z10])는 로우레벨로 인에이블되고, 상기 제3 조합보다는 로우레벨로 인에이블된 코드 수가 적은 경우이므로 트랜지스터의 스큐(Skew)는 TYPICAL 상태이다.
스큐신호 추출부(24)를 통해 생성된 제1 내지 제3 스큐신호(S[1], S[2], S[3])는 반도체 메모리 장치 내부의 입력회로의 타이밍 조절에 사용된다. 이하, 도 4 및 도 5를 참고하여 제1 내지 제3 스큐신호(S[1], S[2], S[3])가 입력회로의 타이밍 조절에 사용되는 것을 자세히 설명한다.
도시된 바와 같이, 스큐신호 추출부(24)에서 생성된 제1 내지 제3 스큐신호(S[1], S[2], S[3])는 입력회로 중 하나인 어드레스버퍼(4)에 입력된다.
어드레스버퍼(4)는 어드레스신호(ADD)를 입력받아 정전기를 방출시키는 정전방지부(40)와, 정전기가 방출된 어드레스신호를 버퍼링하는 리시버(42)와, 제1 내지 제3 스큐신호(S[1], S[2], S[3])에 응답하여 리시버(42)에서 출력된 어드레스신호(ADD)를 소정 구간 지연시키는 지연부(44)로 구성된다. 어드레스버퍼(4)는 어드레스신호(ADD)를 입력받아 소정구간 지연시켜 어드레스신호(ADD)의 셋업/홀드 타임(setup/hold time)을 조정한다. 즉, 어드레스신호(ADD)의 클럭신호에 대한 타이밍을 조절한다.
도 4를 참고하면 지연부(44)는 입력신호(IN)를 제1 지연구간만큼 지연시키는 제1 지연부(440)와, 입력신호(IN)를 제2 지연구간만큼 지연시키는 제2 지연부(442) 와, 입력신호(IN)를 제3 지연구간만큼 지연시키는 제3 지연부(444)와, 제1 스큐신호(S1)에 응답하여 제1 지연부(440)의 출력신호를 전달하는 전달게이트 T1과, 제2 스큐신호(S2)에 응답하여 제2 지연부(442)의 출력신호를 전달하는 전달게이트 T2와, 제3 스큐신호(S3)에 응답하여 제3 지연부(444)의 출력신호를 전달하는 전달게이트 T3로 구성된다. 제1 내지 제3 지연부(440, 442, 444)는 인버터 체인으로 구성되고, 제1 지연부(440)의 지연구간이 가장 적고 제3 지연부(444)의 지연구간이 가장 크다.
이와 같이 구성된 지연부(44)는 제1 내지 제3 스큐신호(S[1], S[2], S[3])에 응답하여 입력된 신호(IN)를 지연시키는 지연구간을 조절한다. 예를 들어, 트랜지스터의 스큐(Skew)가 SLOW일 때 제1 스큐신호(S[1])가 하이레벨로 인에이블되고, 제2 및 제3 스큐신호(S[2], S[3])는 로우레벨이 되므로 전달게이트(T1)만 턴온되어 입력신호(IN)를 제1 지연부(440)의 지연구간만큼 지연시켜 출력한다. 또한, 트랜지스터의 스큐(Skew)가 TYPICAL일 때 제2 스큐신호(S[2])가 하이레벨로 인에이블되고, 제1 및 제3 스큐신호(S[1], S[3])는 로우레벨이 되므로 전달게이트(T2)만 턴온되어 입력신호(IN)를 제2 지연부(442)의 지연구간만큼 지연시켜 출력한다. 그리고, 트랜지스터의 스큐(Skew)가 FAST일 때 제3 스큐신호(S[3])가 하이레벨로 인에이블되고, 제1 및 제2 스큐신호(S[1], S[2])는 로우레벨이 되므로 전달게이트(T3)만 턴온되어 입력신호(IN)를 제3 지연부(444)의 지연구간만큼 지연시켜 출력한다.
이와 같이, 본 실시예에 따른 어드레스버퍼(4)는 제1 내지 제3 스큐신호(S[1], S[2], S[3])에 따라 어드레스신호(ADD)를 지연시키는 지연구간을 조절한다. 즉, 본 실시예의 어드레스버퍼(4)는 트랜지스터의 스큐(Skew)가 SLOW일 때는 인버터의 구동력이 감소하므로 지연부(44)의 지연구간을 줄이고, 트랜지스터의 스큐(Skew)가 FAST일 때는 인버터의 구동력이 증가하므로 지연부(44)의 지연구간을 늘임으로써, 어드레스신호(ADD)의 셋업/홀드 타임(setup/hold time)을 조절할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 스큐신호 생성회로는 임피던스 교정회로에서 트랜지스터의 전류 특성에 관한 정보를 추출하여, 내부회로의 타이밍 조절에 이용할 수 있도록 한 효과가 있다.

Claims (16)

  1. 외부저항이 연결된 패드;
    패드의 전압과 기준전압을 비교하여 다수의 코드를 생성하는 코드 발생부;
    상기 코드로부터 MOS 트랜지스터의 전류 특성에 관한 정보를 포함하는 스큐신호를 추출하는 스큐신호 추출부; 및
    상기 스큐신호에 응답하여 구동력을 교정하는 구동부를 포함하는 스큐신호 생성회로.
  2. 제 1항에 있어서, 상기 코드는 MOS 트랜지스터의 전류 특성 변동에 따라 변하는 스큐신호 생성회로.
  3. 제 1항에 있어서, 상기 코드 발생부는
    상기 패드의 전압과 기준전압을 비교하는 비교기;
    상기 비교기의 출력신호에 응답하여 카운팅되는 다수의 코드를 생성하는 카운터를 포함하는 스큐신호 생성회로.
  4. 제 1항에 있어서, 상기 스큐신호 추출부는 상기 다수의 코드 중 제1 및 제2 코드를 선택하여 상기 스큐신호로 추출하는 스큐신호 생성회로.
  5. 제 4항에 있어서, 상기 스큐신호 추출부는
    상기 제1 및 제2 코드를 입력받아 논리연산을 수행하여 제1 스큐신호를 생성하는 제1 논리소자;
    상기 제1 코드의 반전신호 및 상기 제2 코드를 입력받아 논리연산을 수행하여 제2 스큐신호를 생성하는 제2 논리소자; 및
    상기 제1 및 제2 코드를 입력받아 논리연산을 수행하여 제3 스큐신호를 생성하는 제3 논리소자를 포함하는 스큐신호 생성회로.
  6. 제 5항에 있어서, 상기 제1 논리소자는 부정논리합 연산을 수행하고, 상기 제2 논리소자는 부정논리합 연산을 수행하며, 상기 제3 논리소자는 논리곱 연산을 수행하는 스큐신호 생성회로.
  7. 출력 임피던스를 교정하는 임피던스 교정 회로;
    상기 임피던스 교정 회로에서 트랜지스터의 전류 특성에 관한 정보를 포함하는 스큐신호를 추출하는 스큐신호 추출부; 및
    상기 스큐신호에 응답하여 입력신호의 출력 타이밍을 조절하는 입력회로를 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 임피던스 교정 회로는
    외부저항이 연결된 패드의 전압과 기준전압을 비교하여 다수의 코드를 생성하는 코드 발생부; 및
    상기 스큐신호에 응답하여 구동력을 교정하는 구동부를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 코드 발생부는
    상기 패드의 전압과 기준전압을 비교하는 비교기;
    상기 비교기의 출력신호에 응답하여 카운팅되는 다수의 코드를 생성하는 카운터를 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 스큐신호 추출부는 상기 다수의 코드 중 제1 및 제2 코드를 선택하여 상기 스큐신호로 추출하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 스큐신호 추출부는
    상기 제1 및 제2 코드를 입력받아 논리연산을 수행하여 제1 스큐신호를 생성하는 제1 논리소자;
    상기 제1 코드의 반전신호 및 상기 제2 코드를 입력받아 논리연산을 수행하여 제2 스큐신호를 생성하는 제2 논리소자; 및
    상기 제1 및 제2 코드를 입력받아 논리연산을 수행하여 제3 스큐신호를 생성하는 제3 논리소자를 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제1 논리소자는 부정논리합 연산을 수행하고, 상기 제2 논리소자는 부정논리합 연산을 수행하며, 상기 제3 논리소자는 논리곱 연산을 수행하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 입력회로는 상기 제1 내지 제3 스큐신호에 응답하여 지연구간이 조절되는 지연부를 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 지연부는
    입력신호를 제1 지연구간만큼 지연시키는 제1 지연부;
    입력신호를 제2 지연구간만큼 지연시키는 제2 지연부;
    입력신호를 제3 지연구간만큼 지연시키는 제3 지연부;
    상기 제1 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제1 전달부;
    상기 제2 스큐신호에 응답하여 상기 제2 지연부의 출력신호를 전달하는 제2 전달부; 및
    상기 제3 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제3 전달부를 포함하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 제1 내지 제3 지연부는 인버터체인인 반도체 메모리 장치.
  16. 제 14항에 있어서, 상기 제1 내지 제3 전달부는 전달게이트인 반도체 메모리 장치.
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